KR920010828B1 - Process for manufacturing semiconductor integrated circuit device - Google Patents

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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.No content.

Description

반도체 집적회로장치의 제조방법Manufacturing method of semiconductor integrated circuit device

제1도, 제2도, 제4도 내지 제6도 및 제8도 내지 제16도는 바이폴라형 반도체 집적회로 장치의 제조공정을 도시한 단면도.1, 2, 4 through 6 and 8 through 16 are cross-sectional views showing the manufacturing process of a bipolar semiconductor integrated circuit device.

제3도는 제조공정 도중의 바이폴라형 반도체 집적회로 장치의 평면도.3 is a plan view of a bipolar semiconductor integrated circuit device during a manufacturing process.

제7도는 제5도의 단면도.7 is a cross-sectional view of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 기판 2 : 매입층1 substrate 2 embedding layer

3 : 에피택셜층 4 : 실리콘 산화막3: epitaxial layer 4: silicon oxide film

5 : 실리콘질화막 6 : 필드산화막5: silicon nitride film 6: field oxide film

7 : U 홈 10 : 분리용 산화막7: U groove 10: Separation oxide film

24 : 반도체 본체 27 : 포토레지스트막24 semiconductor body 27 photoresist film

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 집적회로장치에서 소자분리영역을 형성하는데 이용하여 유효한 소자 분리기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to device isolation technology effective for forming device isolation regions in semiconductor integrated circuit devices.

반도체 집적회로 장치에 있어서, 소자간의 분리법으로서는 확산층을 이용한 PN접합 분리법과 기판표면의 선택산화막을 이용한 산화막 분리법이 실행되고 있다.In the semiconductor integrated circuit device, as the separation method between elements, a PN junction separation method using a diffusion layer and an oxide film separation method using a selective oxide film on the substrate surface are performed.

그런데, 이들의 분리법에서는 소자분리영역의 폭이 비교적 넓어지므로, 소자를 미세화하여 감에따라 소자분리영역의 점유비율이 점차 증가하게 된다.However, in these separation methods, the width of the device isolation region becomes relatively wider, so that the proportion of the device isolation region gradually increases as the device becomes smaller.

이것은 LSI(Large Scale Integrated)의 고밀도화를 도모하는데 장애가 된다. 그래서, 본 출원인은 U홈 분리법이라 하는 분리기술을 제안하였다. 이 U홈 분리법에서는 소자의 활성영역 사이의 분리영역으로 되는 부분을 깍아서 U자 형상(이하 U홈이라 한다)을 형성한다. 이 U홈의 내측에 실리콘 산화막을 형성한 후 U홈의 중간을 폴리실리콘으로 채운다. 이것에 의하여 소자분리영역을 형성한다.This is an obstacle to achieving high density of large scale integrated (LSI). Thus, the present applicant has proposed a separation technique called the U-groove separation method. In this U-groove separation method, U-shaped shapes (hereinafter referred to as U-grooves) are formed by cutting out portions that become separation regions between active regions of the device. After the silicon oxide film is formed inside the U groove, the middle of the U groove is filled with polysilicon. This forms an element isolation region.

상술한 것은, 예를들면 “NIKKEI ELECTRONICS”1982년3월29일, No.287, PP.90∼101에 기술되어 있다.The above is described, for example, in "NIKKEI ELECTRONICS", March 29, 1982, No. 287, pp. 90-101.

바이폴라 트랜지스터는 바이폴라형 반도체 집적회로장치를 구성하는데 있어서 주된 소자이지만, 이것을 반도체 기판상에 고밀도로 배치하기 위해서는 상술의 U홈에 의하여 서로 분리할 필요가 있다.Bipolar transistors are the main elements in the construction of bipolar semiconductor integrated circuit devices, but in order to arrange them on a semiconductor substrate with high density, it is necessary to separate them from each other by the above-described U-groove.

한편, 바이폴라 트랜지스터의 크기를 작게 하기 위하여, 콜렉터 접속영역인 N＋형 반도체 영역과 P＋형 베이스 영역 사이를 절연물로 분리할 필요가 있다.On the other hand, in order to reduce the size of the bipolar transistor, it is necessary to separate between the N + type semiconductor region and the P + type base region, which are collector connection regions, with an insulator.

이 두가지 점을 동시에 만족시키고자 할때, 본 발명자의 검토에 의하면 다음의 문제점이 생긴다.In order to satisfy these two points at the same time, the present inventors have the following problems.

각 트랜지스터의 분리에 깊은 U홈을 사용하고, 베이스 영역과 콜렉터영역과의 분리에 얕은 U홈을 사용하였을때 제조공정이 복잡하게 되고, 또 콜렉터 저항의 증가에 의한 스위칭속도의 저하가 생기게 된다.When a deep U groove is used to separate each transistor and a shallow U groove is used to separate the base region and the collector region, the manufacturing process becomes complicated, and the switching speed decreases due to the increase of the collector resistance.

각 트랜지스터의 분리에 U홈을 사용하고, 베이스 영역과 콜렉터영역과의 분리에 필드산화막을 사용하였을때, 필드산화막내의 버드 비프(bird beak) 때문에 베이스 영역과 콜렉터영역 사이의 PN접합에서 항복전압이 저하한다.When the U-groove is used to separate each transistor and the field oxide film is used to separate the base region and the collector region, the breakdown voltage is increased at the PN junction between the base region and the collector region due to the bird beak in the field oxide film. Lowers.

본 발명의 목적은 바이폴라형 반도체집적회로장치의 집적도를 그 전기적 특성을 손상하지 않으면서 향상시키는데 있다.An object of the present invention is to improve the degree of integration of a bipolar semiconductor integrated circuit device without compromising its electrical characteristics.

본 발명의 다른 목적은 반도체 본체에 형성되는 반도체 소자의 전기적 특성을 향상시키는데 있다.Another object of the present invention is to improve electrical characteristics of a semiconductor device formed in a semiconductor body.

본 발명의 또 다른 목적은 제조공정을 증가시키지 않고 콜렉터 접촉 영역인 반도체영역과 베이스영역사이에 서로를 충분히 분리할 수 있는 반도체 집적회로장치의 제조공정을 제공하는데 있다.It is still another object of the present invention to provide a manufacturing process of a semiconductor integrated circuit device capable of sufficiently separating each other between a semiconductor region and a base region, which are collector contact regions, without increasing the manufacturing process.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과같다.Brief descriptions of representative ones of the inventions disclosed in the present application are as follows.

U홈 분리영역에 의하여 소자 사이의 분리가 실행된 바이폴라형 반도체 집적회로장치에 있어서, 분리용의 U홈내에서 실리콘산화막을 형성함과 동시에 콜렉터 접촉영역인 반도체영역과 베이스영역 사이에서 분리용산화막을 형성한다. 이로 인하여 분리용 산화막을 형성하는 공정을 따로 마련할 필요가 없다. 또, 형성된 분리용 산화막 N＋형 매입층에 도달하지 않으면서 그 양단부에 있어 U홈 분리영역의 경계부에 있어서도 충분한 두께를 갖는다.In a bipolar semiconductor integrated circuit device in which separation between devices is performed by a U groove isolation region, a silicon oxide film is formed in the separation U groove and a separation oxide film is formed between the semiconductor region and the base region, which are collector contact regions. Form. For this reason, there is no need to provide a separate process for forming the separation oxide film. Moreover, it has sufficient thickness also in the boundary part of a U groove isolation | separation area | region at both ends, without reaching the formed separation oxide film N + type embedding layer.

제1도 내지 제16도는 본 발명의 바이폴라형 반도체 집적회로장치에 적용하였을때의 실시예를 제조공정순서에 따라 도시한 것이다.1 to 16 show an embodiment when applied to the bipolar semiconductor integrated circuit device of the present invention according to the manufacturing process sequence.

본 실시예에서는 우선, 반도체본체(24)를 마련한다.In this embodiment, first, the semiconductor body 24 is prepared.

P형 단결정 실리콘으로 되는 반도체 기판(1)위에 형성된 실리콘 산화막의 적당한 위치에 매입층을 형성하기 위한 구멍을 뚫는다. 이 실리콘 산화막을 마스크로사용하여, N형 불순물이 기판(1)위로 열확산하여 부분적으로 N＋형 매입층(2)가 형성된다. 실리콘 산화막을 제거한 후, 기판(1)위에 기상성장법에 의하여 N－형 에피택셜층(3)을 성장시킨다. 이것에 의하여 반도체 본체(24)가 얻어진다.Holes for forming the buried layer are formed at appropriate positions of the silicon oxide film formed on the semiconductor substrate 1 made of P-type single crystal silicon. Using this silicon oxide film as a mask, N-type impurities are thermally diffused onto the substrate 1 to form a partially N + -type buried layer 2. After removing the silicon oxide film, the N − type epitaxial layer 3 is grown on the substrate 1 by the vapor phase growth method. Thereby, the semiconductor main body 24 is obtained.

반도체 본체(24)의 주표면상에 실리콘 산화막(SiO2막) (4)와 실리콘 질화막(Si3O4막)(5)를 형성한다.A silicon oxide film (SiO 2 film) 4 and a silicon nitride film (Si 3 O 4 film) 5 are formed on the main surface of the semiconductor main body 24.

칩 주변의 밴선영역으로 되는 부분의 실리콘 질화막(5)를 제거한다. 이 실리콘 질화막(5)를 마스크로 사용하여, 통상의 아이소플레이너(isoplanar)기술에 의하여 기판(1)의 주변을 깎은 후 열산화를 형성하여 제1도에 도시한 바와 같이 두께 1㎛∼1.2㎛의 필드산화막(6)을 형성한다. 필드산화막(6)이 두꺼우므로, 배선영역상에 배설되는 배선용량을 감소시킬 수 있다.The silicon nitride film 5 in the portion that becomes the band area around the chip is removed. Using the silicon nitride film 5 as a mask, the periphery of the substrate 1 was cut by a conventional isoplanar technique, and then thermal oxidation was formed, as shown in FIG. A field oxide film 6 having a thickness is formed. Since the field oxide film 6 is thick, the wiring capacitance disposed on the wiring area can be reduced.

실리콘 질화막(5)를 제거한후 다시 기판 전체에 걸쳐 실리콘 질화막(25)를 형성한다.After the silicon nitride film 5 is removed, the silicon nitride film 25 is formed over the entire substrate.

분리영역이 형성되는 부분 즉, 바이폴라 트랜지스터의 주위, 각 트랜지스터의 베이스영역과 콜렉터 접촉영역 사이에 있는 영역의 실리콘 질화막(25)를 에칭에 의하여 제거한다. 실리콘 질화막(25)를 마스크로 사용하여, 반도체 본체(24)의 표면을 선택적으로 열산화한다.The silicon nitride film 25 in the portion where the isolation region is formed, that is, around the bipolar transistor and between the base region and the collector contact region of each transistor, is removed by etching. Using the silicon nitride film 25 as a mask, the surface of the semiconductor main body 24 is selectively thermally oxidized.

이결과, 분리영역이 형성되는 부분에 두께 3000~3500Å의 실리콘 산화막(26a),(26b)가 제2도에 도시한 바와 같이 형성된다. 분리영역, 베이스영역, 콜렉터 접촉영역, 베이스영역과 콜렉터 접촉영역 사이의 분리영역은 실리콘 질화막(25)에 의하여 그 경계가 규정된다.As a result, silicon oxide films 26a and 26b having a thickness of 3000 to 3500 Å are formed as shown in FIG. The separation region, the base region, the collector contact region, and the separation region between the base region and the collector contact region are defined by the silicon nitride film 25.

베이스 영역과 콜렉터 접촉영역 사이에 있는 영역위를 포토레지스트막(27)로 덮은 후, 노출하고 있는 산화막(26a)를 습식 에칭으로 제거한다. 베이스영역과 콜렉터 접촉영역 사이의 실리콘 산화막(26b)는 그대로 나아서 반도체 본체(24)의 에칭과 이온주입의 마스크로서 사용된다. 포토레지스트막(27)을 제거한후, 하이드라진을 사용한 에칭에 의하여 홈의 입구가 제3도, 제4도와 같이 점점 뾰족하게 형성된다. 실리콘 산화막(26b)는 하이드라진에 의하여 에칭되지 않는다. 실리콘 산화막(2b)의 제거후, 반도체 본체(24)의 표면이 충분히 뾰족하게 되었을때, 하이드라진에 의한 에칭을 생략할 수 있다.After covering the region between the base region and the collector contact region with the photoresist film 27, the exposed oxide film 26a is removed by wet etching. The silicon oxide film 26b between the base region and the collector contact region is used as it is and is used as a mask for etching and ion implantation of the semiconductor main body 24. After the photoresist film 27 is removed, the inlet of the groove is formed increasingly sharply as shown in FIGS. 3 and 4 by etching with hydrazine. The silicon oxide film 26b is not etched by hydrazine. After removal of the silicon oxide film 2b, the etching by hydrazine can be omitted when the surface of the semiconductor main body 24 becomes sufficiently sharp.

실리콘 질화막(25)와 실리콘 산화막(26b)를 마스크로서Silicon nitride film 25 and silicon oxide film 26b as masks

사용한 드라이에칭에 의하여, 기판(1)까지 도달하는 깊이가 4㎛인 U홈(7)을 제5도에 도시한 바와 같이 형성한다. 실리콘 산화막(26b)도 에칭에 의하여 약 2000Å의 두께가 감소한다.By the used dry etching, the U groove 7 which is 4 micrometers in depth reaching the board | substrate 1 is formed as shown in FIG. The silicon oxide film 26b is also reduced in thickness by about 2000 GPa by etching.

실리콘 질화막(25)와 실리콘 산화막(26b)를 마스크로서 사용하여, U홈(7)의 아래 부분에 붕소등의 이온을 주입한다. 그후 열처리에 의하여 P＋형 채널 스토퍼(8)을 제6도에 도시한 바와 같이 형성한다. 실리콘 산화막(26b)가 형성되어 있는 영역의 반도체 본체(24) 표면으로 붕소는 도입되지 않는다. 베이스영역과 콜렉터 영역 사이의 PN 접합의 항복전압은 붕소가 도입됨으로써 높아진다. 실리콘 산화막(26b)의 두께가 약1000Å 정도이면 붕소가 반도체 본체(24)에 도입 되는 것을 방지할 수 있다.Using the silicon nitride film 25 and the silicon oxide film 26b as a mask, ions such as boron are implanted into the lower portion of the U groove 7. Thereafter, the P + type channel stopper 8 is formed by heat treatment as shown in FIG. Boron is not introduced to the surface of the semiconductor main body 24 in the region where the silicon oxide film 26b is formed. The breakdown voltage of the PN junction between the base region and the collector region is increased by introducing boron. If the thickness of the silicon oxide film 26b is about 1000 GPa, boron can be prevented from being introduced into the semiconductor body 24.

실리콘 질화막(25)를 마스크로 사용하여 반도체 본체(24)의 표면을 열산화 한다. 이로인하여 U홈(7)내에 실리콘 산화막(9)가 약 6000Å의 두께로 형성된다.The surface of the semiconductor main body 24 is thermally oxidized using the silicon nitride film 25 as a mask. As a result, a silicon oxide film 9 is formed in the U groove 7 to a thickness of about 6000 kPa.

이때, 베이스영역과 콜렉터 접촉영역 사이의 질화막(25)가 제거되어 있기 때문에, 이 부분에 7000Å∼8000Å정도의 비교적 두꺼운 분리용 산화막 (10)이 형성된다. 산소가 실리콘 산화막(26b)를 통하여 반도체본체(24)의 표면에 도달하므로 실리콘 산화막은 두꺼워진다.At this time, since the nitride film 25 between the base region and the collector contact region is removed, a relatively thick separation oxide film 10 of about 7000 kPa to 8000 kPa is formed in this portion. Since oxygen reaches the surface of the semiconductor body 24 through the silicon oxide film 26b, the silicon oxide film is thickened.

실리콘 산화막(10)은 실리콘 산화막(26b)의 두께 만큼 실리콘 산화막(9)보다 두껍다.The silicon oxide film 10 is thicker than the silicon oxide film 9 by the thickness of the silicon oxide film 26b.

이 상태를 제7도, 제8도, 제9도에 도시한다.This state is shown in FIG. 7, FIG. 8, and FIG.

여기서 제8도, 제9도는 각각 제7도의 B－B선 및 C－C선에 따른 도면을 표시한다. 또, 제7도에 있어서 2점 쇄선(21a), (21b) 및 (21c)는 후에 형성되는 접촉구멍 위치를 표시한다.Here, FIG. 8 and FIG. 9 show the drawings along the B-B line and the C-C line of FIG. 7, respectively. In FIG. 7, the dashed-dotted lines 21a, 21b, and 21c indicate the contact hole positions formed later.

제9도에 도시한 바와 같이, 실리콘 산화막(10)의 끝부분은 실리콘 산화막(9)와 연속이면서 대략 동일 두께로 형성된다. 이 때문에, 베이스영역과 콜렉터 접촉영역이 서로 확실히 분리된다. 또, U홈(7)과 실리콘 산화막(10)의 경계에서 결정 결함의 원인이 되는 응력 집중은 발생하지 않는다.As shown in FIG. 9, the end portion of the silicon oxide film 10 is formed continuously and substantially the same thickness as the silicon oxide film 9. For this reason, the base area and the collector contact area are surely separated from each other. In addition, stress concentrations that cause crystal defects do not occur at the boundary between the U groove 7 and the silicon oxide film 10.

반도체 본체(24)위의 전체에 CVD 등에 의하여 실리콘 질화막을 퇴적한다. 이로 인해 제10도와 같이 U홈(7)의 산화막(9)의 내측에서 실리콘 질화막(11)이 형성된다.A silicon nitride film is deposited over the semiconductor main body 24 by CVD or the like. Therefore, the silicon nitride film 11 is formed inside the oxide film 9 of the U groove 7 as shown in FIG.

반도체 본체(24) 위의 전체에 폴리실리콘을 CVD로 두껍게 퇴적하여 U홈(7)에 폴리실리콘을 채운다.Polysilicon is thickly deposited on the whole of the semiconductor main body 24 by CVD to fill the polysilicon in the U groove 7.

기판표면의 폴리실리콘층을 드라이에칭으로 제거하여 그 표면을 평탄화한다. 그 결과, 제11도와 같이 U홈(7)내의 폴리실리콘(12)가 남는다.The polysilicon layer on the substrate surface is removed by dry etching to planarize the surface. As a result, the polysilicon 12 in the U groove 7 remains as shown in FIG.

실리콘 질화막(25)을 마스크로 사용하여, U홈내의 폴리실리콘(12)의 표면을 열산화하는 것에 의하여 폴리실리콘(12)위에 두께 6000Å의 실리콘 산화막(13)을 형성한다. 그후 제12도와 같이 콜렉터 접촉영역 위의 실리콘 질화막(25)를 제거한다. 실리콘 질화막(25)를 마스크로 사용하여, N형 불순물을 주입하고, 열확산하여, 콜렉터 접촉영역인 N＋반도체영역(14)를 형성한다.By using the silicon nitride film 25 as a mask, the silicon oxide film 13 having a thickness of 6000 Å is formed on the polysilicon 12 by thermally oxidizing the surface of the polysilicon 12 in the U groove. Thereafter, as shown in FIG. 12, the silicon nitride film 25 on the collector contact region is removed. Using the silicon nitride film 25 as a mask, N-type impurities are implanted and thermally diffused to form an N + semiconductor region 14 serving as a collector contact region.

실리콘 산화막(13)을 마스크로 사용하여 실리콘 질화막(25)를 제거한 후, 반도체 본체(24)의 주면 전체에 베이스 영역을 형성하도록 P형 불순물을 주입한다. 반도체 본체(24)위에 다시 실리콘 질화막(15)를 형성한 후, 열처리를 하여 베이스영역인 P＋형 반도체영역(16)을 형성한다. 다음에 제13도에 도시한 바와 같이 에미터 영역으로 되는 부분의 실리콘 질화막(15)을 제거한다.After the silicon nitride film 25 is removed using the silicon oxide film 13 as a mask, P-type impurities are implanted to form a base region over the entire main surface of the semiconductor body 24. After the silicon nitride film 15 is formed on the semiconductor main body 24 again, heat treatment is performed to form a P + type semiconductor region 16 as a base region. Next, as shown in FIG. 13, the silicon nitride film 15 of the part which becomes an emitter area | region is removed.

에미터 영역으로 되는 부분의 표면의 산화막(4)를 에칭으로 제거한 후 반도체 본체(24)위의 전체에 CVD로 폴리실리콘을 엷게 퇴적시킨다. 이 폴리실리콘층에 비소와 같은 N형 불순물을 주입한후, 열처리를 하여 폴리실리콘층에서의 확산으로 에미터 영역인 N＋형 반도체영역(18)을 형성한다. 포토리도그래피에 의하여 제14도에 도시한 바와 같이 에미터영역(18)위에 폴리실리콘전극(19)가 남는다.The oxide film 4 on the surface of the portion that becomes the emitter region is removed by etching, and polysilicon is lightly deposited on the entire semiconductor body 24 by CVD. After implanting an N-type impurity such as arsenic into the polysilicon layer, heat treatment is performed to form an N + type semiconductor region 18 as an emitter region by diffusion in the polysilicon layer. By photolithography, the polysilicon electrode 19 remains on the emitter region 18 as shown in FIG.

상술한 경우, 폴리실리콘층에서의 확산에 의하여 에미터영역(18)을 형성하고 있지만, 폴리실리콘의 퇴적전에 에미터영역의 형성을 위한 이온주입과 열처리를 해도된다. 또, 폴리실리콘의 퇴적 전의 이온주입 및 확산과 폴리실리콘에서의 확산에 의하여 에미터영역을 형성해도 된다.In the above-described case, the emitter region 18 is formed by diffusion in the polysilicon layer, but ion implantation and heat treatment for forming the emitter region may be performed before the polysilicon is deposited. Further, the emitter region may be formed by ion implantation and diffusion before polysilicon deposition and diffusion in polysilicon.

반도체 본체(24)위에 PSG(Phospho silicate glass)막을 CVD로 형성하여, 층간 절연막(20)으로 한다.A PSG (Phospho silicate glass) film is formed on the semiconductor body 24 by CVD to form an interlayer insulating film 20.

포토레지스트막막을 마스크로 사용하여, 제15도에 도시한 바와 같이 접촉구멍(21a) 내지 (12c)를 에칭으로 형성하여 베이스영역, 에미터영역 및 콜렉터영역을 형성한다.Using the photoresist film as a mask, the contact holes 21a to 12c are formed by etching as shown in FIG. 15 to form a base region, an emitter region and a collector region.

반도체 본체(24)위의 전면에 알루미늄 등의 배선재료를 증착한 후, 포토리도그래피로 알루미늄 전극(21a) 내지 (22c) 및 알루미늄 배선을 형성한다. SiO2막과 같은 최종 표면 안정화막(23)을 제16도에 도시한 바와 같이 형성한다.After depositing a wiring material such as aluminum on the entire surface of the semiconductor main body 24, aluminum electrodes 21a to 22c and aluminum wirings are formed by photolithography. A final surface stabilization film 23, such as a SiO 2 film, is formed as shown in FIG.

제16도에 1개의 바이폴라 트랜지스터만이 표시되어 있다. 이 도면에서는 우측단에 형성된 다른 트랜지스터를 생략하고 에픽택셜층(3)을 표시하고 있다.Only one bipolar transistor is shown in FIG. In this figure, the epitaxial layer 3 is shown without the other transistor formed at the right end.

이것은 제12도 내지 제15도에 있어서도 마찬가지이다.This also applies to FIGS. 12 to 15.

본 실시예에 있어서, U홈(7) 분리영역내의 실리콘 산화막(9)의 형성과 동시에, 콜렉터 접촉영역(14)와 베이스영역(16) 사이에 분리용 산화막(10)이 형성된다.In this embodiment, the separation oxide film 10 is formed between the collector contact region 14 and the base region 16 simultaneously with the formation of the silicon oxide film 9 in the U groove 7 isolation region.

그러므로 분리용 산화막(10)을 형성하기 위한 공정은 불필요하게 된다. 그리고, 콜렉터 접촉영역(14)와 베이스영역(16) 사이가 얕은 U홈에 의하여 분리될때, U홈은 2공정으로 나누어서 깍아줄 필요가 있지만, 본 실시예에 의하면 U홈(7)을 1공정으로 형성할 수 있으므로 공정히 간단하게 된다.Therefore, the process for forming the separation oxide film 10 becomes unnecessary. When the collector contact area 14 and the base area 16 are separated by a shallow U-groove, the U-groove needs to be cut in two steps, but according to this embodiment, the U-groove 7 is one-step. It can be formed into a simple process.

분리용 산화막(10)이 실리콘 산화막(9)의 동시에 형성되기 때문에 분리용 산화막(10)이 제9도에 도시한 바와 같이 중앙부에서 양단부까지 대략 균일한 두께로 된다. 한편, 실리콘 산화막(9)와 분리용 산화막(10)을 별도의 공정으로 형성하였을대 산화막(10)의 양단부와 U홈 분리영역(7) 사이의 경계부가 얇게 되어, 베이스영역과 콜렉터영역 사이의 접합 항복 전압이 저하한다.Since the separation oxide film 10 is formed at the same time as the silicon oxide film 9, the separation oxide film 10 has a substantially uniform thickness from the center to both ends as shown in FIG. On the other hand, when the silicon oxide film 9 and the separation oxide film 10 are formed by separate processes, the boundary between the both ends of the oxide film 10 and the U groove isolation region 7 becomes thin, so that the gap between the base region and the collector region is reduced. The junction breakdown voltage decreases.

본 실시예에 의하여 항복전압이 저하하는 일 없이 충분한 항복 전압이 얻어진다.In this embodiment, a sufficient breakdown voltage is obtained without lowering the breakdown voltage.

또, 산화막(10)의 두께는 U홈 형상 분리영역의 두께보다 제어하기 쉬우므로 트랜지스터의 전기적 특성의 불균형이 적어진다. U홈 분리영역에 의하여 콜렉터 접촉영역(14)와 베이스영역(16) 사이를 분리할때 다음과 같은 단점이 생긴다. 즉, U홈이 에피텍셜층(3)을 관통하여 매입층(2)에 도달하면 콜렉터 저항이 증가하고, 한편 U홈이 얕으면 베이스영역과 콜렉터영역 사이의 접합 항복전압이 저하한다. 그러나 본 실시예에 의하면 트랜지스터의 전기적 특성이 향상한다.In addition, since the thickness of the oxide film 10 is easier to control than the thickness of the U groove-shaped isolation region, the variation in electrical characteristics of the transistor is reduced. The following disadvantages occur when separating between the collector contact region 14 and the base region 16 by the U groove separation region. That is, when the U-groove penetrates the epitaxial layer 3 and reaches the buried layer 2, the collector resistance increases, while when the U-groove is shallow, the junction breakdown voltage between the base region and the collector region decreases. However, according to this embodiment, the electrical characteristics of the transistor are improved.

본 실시예에서 트랜지스터가 형성되어 있지 않은 영역에는 두꺼운 필드산화막(6)이 형성된다. 이 두꺼운 필드산화막(6)위에 예를 들면 배선층이 형성된다.In the present embodiment, the thick field oxide film 6 is formed in the region where the transistor is not formed. On this thick field oxide film 6, for example, a wiring layer is formed.

따라서, 필드산화막(6)에 마련된 영역은 배선 채널로 사용된다. 폴리실리콘전극(19)를 형성하지 않으므로 직접 기판의 주면에 N형 불순물을 주입하여 에미터영역(18)을 형성해도 된다. 또, 콜렉터 접촉영역을 베이스영역, 에미터영역의 형성후에 형성해도 된다.Therefore, the region provided in the field oxide film 6 is used as the wiring channel. Since the polysilicon electrode 19 is not formed, the emitter region 18 may be formed by injecting N-type impurities directly into the main surface of the substrate. The collector contact region may be formed after the base region and the emitter region are formed.

또, 배선영역의 필드산화막(6)을 분리용 산화막(10)의 형성과 같도록 U홈 내의 실리콘 산화막(9)의 형성시와 동시에 형성해도 된다.The field oxide film 6 in the wiring region may be formed simultaneously with the formation of the silicon oxide film 9 in the U groove so as to form the separation oxide film 10.

분리용의 U홈내에서 산화막(절연물)의 형성과 동시에, 분리용 산화막(분리용 절연막)이 콜렉터 접촉영역과 베이스영역 사이에 마련된다. 이 결과 콜렉터 접촉영역과 베이스영역 사이의 분리용산화막(분리용 절연막)의 두께가 중앙부에 양단부까지 거의 균일하게 되고, 베이스영역과 콜렉터영역 사이가 완전히 분리되며, 분리용 산화막(분리용 절연막)의 두께가 거의 일정하다. 따라서, 트랜지스터의 특성이 향상되는 효과가 있다. 또, 콜렉터 접촉영역과 베이스영역 사이이 분리용 산화막을 형성하는 공정을 별도로 마련할 필요가 없으므로 공정이 간단하게 된다.Simultaneously with the formation of the oxide film (insulation material) in the separation U groove, a separation oxide film (separation insulating film) is provided between the collector contact region and the base region. As a result, the thickness of the separation oxide film (separation insulating film) between the collector contact region and the base region becomes almost uniform at both ends in the center, and the base region and the collector region are completely separated, and the separation oxide film (separation insulating film) The thickness is almost constant. Therefore, there is an effect that the characteristics of the transistor are improved. In addition, since the process of forming the separation oxide film between the collector contact region and the base region need not be provided separately, the process is simplified.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상시 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the said Example, this invention is not limited to an Example at all, Of course, it can change variously in the range which does not deviate from the summary.

예를 들면, 본 실시예에 있어서 배선 영역에 마련된 필드 산화막은 아이소플레이너 기술에 의하여 형성되는 것에 한정되지 않으며 반도체 표면을 에칭하는 일 없이 선택적으로 산화하여 얻는 산화막이라도 된다. 필드절연막의 바로 밑에 P＋형 매입층을 형성할 수도 있다. 또, 필드절연막을 없이하여도 좋다.For example, in this embodiment, the field oxide film provided in the wiring region is not limited to that formed by an isoplaner technique, and may be an oxide film obtained by selectively oxidizing without etching the semiconductor surface. A P + type buried layer may be formed directly under the field insulating film. In addition, the field insulating film may be omitted.

이상의 설명에서는 주로 본 발명자에 의하여 발명된 발명을 배경으로한 이용분야인 바이폴라형 반도체 집적회로 장치에 적용한 것에 대하여 설명하였다. 본 발명은 상술의 예에 한정되는 것은 아니고, 반도체 기판의 주면에 분리영역을 필요로 하는 반도체 장치에 이용할 수도 있다.In the above description, the application of the present invention to the bipolar semiconductor integrated circuit device, which is the field of use based on the invention invented by the present inventors, has been described. This invention is not limited to the above-mentioned example, It can also be used for the semiconductor device which requires a separation area in the main surface of a semiconductor substrate.

Claims (32)

(a) 반도체 본체의 표면에 에칭하여 반도체 본체의 1개 주표면에서 반도체 본체의 주표면을 다수개의 영역으로 분할하는 홈을 형성하는 공정, (b) 홈내에 마련된 반도체 본체의 표면위에 형성되는 제1의 분리용 산화막, 각각의 다수개의 영역의 표면의 일부분 위에 형성되고 각각의 다수개의 영역의 표면을 제1 및 제2의 서브영역으로 분할하는 제2의 분리용 산화막을 형성하는 공정, (c) 상기 1개의 서브영역내에서 제1전도형의 영역을 형성하기 위해 제1 및 제2의 서브영역중의 1개로 제1도전형의 불순물을 도입하는 공정과 (d) 상기 제1 및 제2의 서브영역의 나머지에 상기 제1도전형과는 반대의 도전형인 제2도전형의 영역을 형성하도록 상기 제1 및 제2의 서브영역의 나머지로 상기 제2도전형의 불순물을 도입하는 공정을 포함하며, 상기 (d) 공정에 의해 상기 제2의 분리용 산화막이 상기 제1도전형의 영역과 상기 제2도전형의 영역 사이에서 분리용 산화막으로 되어 반도체 집적회로 장치의 제조방법.(a) etching a surface of the semiconductor body to form a groove for dividing the main surface of the semiconductor body into a plurality of regions at one main surface of the semiconductor body; and (b) forming a groove formed on the surface of the semiconductor body provided in the groove. Forming a separation oxide film of 1, a second separation oxide film formed over a portion of the surface of each of the plurality of regions and dividing the surface of each of the plurality of regions into first and second sub-regions, (c A process of introducing impurities of the first conductivity type into one of the first and second sub-regions to form a region of the first conductivity type in the one sub-region, and (d) the first and second Introducing impurities of the second conductive type into the remainder of the first and second sub-regions so as to form regions of the second conductive type opposite to the first conductive type in the remainder of the sub-regions of the first and second sub-types; Including, by the step (d) And a second separation oxide film becomes a separation oxide film between the region of the first conductivity type and the region of the second conductivity type. 특허청구의 범위 제1항에 있어서, 제1 및 제2의 분리용 산화막은 동시에 형성되는 반도체 집적회로장치의 제조방법.The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the first and second separation oxide films are formed simultaneously. 특허청구의 범위 제1항에 있어서, 제1 및 제2의 분리용 산화막은 제1 및 제2 의 실리콘 산화막인 반도체 집적회로장치의 제조방법.The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the first and second separation oxide films are first and second silicon oxide films. 특허청구의 범위 제3항에 있어서, 반도체 본체는 실리콘으로 형성되고, 제1 및 제2실리콘 산화막은 실리콘 반도체 본체를 열산화하는 것에 의해 형성되는 반도체 집적회로 장치의 제조방법.The method for manufacturing a semiconductor integrated circuit device according to claim 3, wherein the semiconductor body is formed of silicon and the first and second silicon oxide films are formed by thermally oxidizing the silicon semiconductor body. 특허청구의 범위 제2항에 있어서, 상기 제2의 분리용 산화막은 기판을 열산화하는 것에 의해 형성되는 반도체 집적회로 장치의 제조방법.The method for manufacturing a semiconductor integrated circuit device according to claim 2, wherein the second separation oxide film is formed by thermally oxidizing a substrate. 특허청구의 범위 제5항에 있어서, 다수개의 바이폴라 트랜지스터의 각각은 다수개의 영역의 각각에 형성되고, 제1도전형의 상기 영역과 제2e전형의 상기 영역은 각각 다수개의 영역의 각각에 형성된 바이폴라 트랜지스터의 베이스와 콜렉터 접촉 영역으로 되는 반도체 집적회로 장치의 제조방법.6. The bipolar transistor according to claim 5, wherein each of the plurality of bipolar transistors is formed in each of the plurality of regions, and the region of the first conductive type and the region of the second e type are each bipolar formed in each of the plurality of regions. A method for manufacturing a semiconductor integrated circuit device comprising a base of a transistor and a collector contact region. 특허청구의 범위 제6항에 있어서, 상기 홈은 다수개의 영역마다 각각의 바이폴라 트랜지스터를 분리하기 위해 마련되는 깊은 홈인 반도체 집적회로 장치의 제조방법.The method of claim 6, wherein the groove is a deep groove provided to separate each bipolar transistor in each of a plurality of regions. 특허청구의 범위 제7항에 있어서, 상기 제2분리용 산화막은 상기 제1의 분리용 산화막과 두께가 같고 제1의 분리용 산화막과 연속되는 끝부분을 갖는 반도체 집적회로 장치의 제조방법.The method of claim 7, wherein the second separation oxide film has a thickness that is the same as that of the first separation oxide film and is continuous with the first separation oxide film. 특허청구의 범위 제7항에 있어서, 상기 제2의 분리용 산화막은 두께가 일정한 반도체 집적회로장치의 제조방법.The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein the second separation oxide film has a constant thickness. 특허청구의 범위 제1항에 있어서, 상기 제2의 분리용 산화막은 상기 제1의 분리용 산화막과 두께가 같고 상기 제1의 분리용 산화막과 연속되는 끝부분을 갖는 반도체 집적회로 장치의 제조방법.The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the second separation oxide film has the same thickness as the first separation oxide film and has an end portion which is continuous with the first separation oxide film. . 특허청구의 범위 제1항에 있어서, 제2의 분리용 산화막은 두께가 일정한 반도체 집적회로장치의 제조방법.The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the second separation oxide film has a constant thickness. 특허청구의 범위 제1항에 있어서, 상기 반도체 본체 위에 필드산화영역을 형성하는 공정을 또 포함하고, 상기 필드산화영역은 상기 제1 및 제2의 산화막을 형성할 때와 동시에 형성되는 반도체 집적회로 장치의 제조방법.The semiconductor integrated circuit of claim 1, further comprising forming a field oxide region on the semiconductor body, wherein the field oxide region is formed simultaneously with the formation of the first and second oxide films. Method of manufacturing the device. 특허청구의 범위 제1항에 있어서, 폴리실리콘으로 된 상기 제1의 분리용막을 가지며, 그후 상기 폴리실리콘위에 실리콘 산화막을 형성한 상기 홈을 채우는 것에 의해 상기 분리영역이 형성되는 반도체 집적회로 장치의 제조방법.2. The semiconductor integrated circuit device according to claim 1, wherein said separation region is formed by having said first separation film made of polysilicon, and then filling said groove in which a silicon oxide film is formed on said polysilicon. Manufacturing method. 특허청구의 범위 제1항에 있어서, 채널 스토퍼층을 형성하기 위한 이온이 상기 홈의 아래부분에 주입되는 반도체 집적회로 장치의 제조방법.The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein ions for forming a channel stopper layer are implanted into the lower portion of the groove. 특허청구의 범위 제1항에 있어서, 상기 반도체 본체는 제1도전형의 베이스, 상기 베이스위의 제2도전형의 매입층, 상기 매입층 위의 상기 제2도전형의 에피택셜층, 상기 반도체 본체의 상기 1개의 주표면에서 상기 에픽택셜층과 상기 매입층을 거쳐서 상기 베이스로 연장한 상기 홈으로 되는 반도체 집적회로 장치의 제조방법.The semiconductor body of claim 1, wherein the semiconductor body comprises a base of a first conductivity type, an embedding layer of a second conductivity type on the base, an epitaxial layer of the second conductivity type on the embedding layer, and the semiconductor. A method for manufacturing a semiconductor integrated circuit device comprising the groove extending from the one main surface of the main body to the base via the epitaxial layer and the buried layer. 특허청구의 범위 제1항에 있어서, 홈을 형성하는 상기 공정은 반도체 본체에서 서로 떨어져 있는 제1 및 제2의 서브홈을 형성하는 공정, 상기 제1 및 제2의 서브 홈 사이에 있는 반도체 본체의 영역을 덮도록 상기 제1 및 제2의 서브홈을 표면위에 단일 절연막을 형성하는 공정, 배선과 상기 반도체 본체사이의 기생용량을 최소화하도록 상기 배선을 상기 반도체 본체로부터 분리하기 위해 작용하고 상기 제1 및 제2의 서브 홈 사이에 상기 영역을 덮도록 형성된 상기 단일 절연막위에 상기 집적회로 장치의 상기 배선을 형성하는 공정을 또 포함하는 반도체 집적회로 장치의 제조방법.The method of claim 1, wherein the forming of the grooves comprises forming first and second subgrooves that are spaced apart from each other in the semiconductor body, and the semiconductor body between the first and second subgrooves. Forming a single insulating film on the surface of the first and second sub-grooves to cover an area of the semiconductor substrate, acting to separate the wirings from the semiconductor body to minimize parasitic capacitance between the wirings and the semiconductor body; And forming the wiring of the integrated circuit device on the single insulating film formed to cover the region between the first and second sub grooves. 특허청구의 범위 제16항에 있어서, 상기 단일막은 상기 제1 및 제2의 서브홈 사이의 상기 영역을 덮고 상기 제1 및 제2의 서브홈의 상기 표면위에 계속하여 연장하도록 형성되는 반도체 집적회로 장치의 제조방법.The semiconductor integrated circuit of claim 16, wherein the single layer is formed to cover the region between the first and second subgrooves and to continue to extend over the surface of the first and second subgrooves. Method of manufacturing the device. (a) 제1도전형의 반도체 기판, 상기 기판위의 제2도전형의 매입층, 상기 매입층 위의 상기 제2도전형의 에피택셜층으로 되는 반도체 본체를 형성하는 공정, (b) 상기 반도체 본체의 1개의 주표면에서 상기 반도체 기판까지 도달하고 상기 매입층과 에피택셜층을 다수개의 영역으로 분할하는 홈을 상기 반도체 본체의 1개 주표면에 상기 반도체 본체를 에칭하여 형성하는 공정, (c) 상기 홈 사이에 마련된 상기 반도체 본체의 상기 표면위에 형성된 상기 제1의 실리콘 산화막, 각각의 다수개의 영역에 있는 상기 에피택셜층의 각각의 표면을 제1 및 제2의 영역으로 분할하고 각각의 다수개의 영역에 있는 각각의 상기 에피택셜층의 상기 표면의 일부분에 형성된 상기 제2의 실리콘 산화막을 일체로 동시에 형성하는 공정, (d) 상기 홈을 사용하며, 그 각각이 상기 홈에 의해 분할된 상기 다수개의 영역을 서로 분리하는 분리 영역을, 상기 홈을 사용하여 형성하는 공정과 (e) 상기 에피택셜층의 상기 제2의 영역내에 형성되고 상기 에피택셜층의 제1의 부분에 형성된 상기 제1도전형의 베이스영역, 상기 베이스영역의 일부분내에 형성된 상기 제2도전형의 에미터영역, 상기 매입층, 상기 에피택셜층의 제2의 부분과 상기 에피택셜층의 상기 제1의 영역내에 형성되고 상기 에피택셜층의 다른 위치내에 형성된 상기 제2도전형의 콜렉터 접촉영역을 갖는 콜렉터 영역을 포함하는 바이폴라 트랜지스터를 상기 분리된 다수개의 영역의 각각에서 형성되는 공정을 포함하며, 상기 (e) 공정에 의해 상기 제2의 실리콘 산화막이 상기 베이스영역으로부터 상기 콜렉터 접촉영역을 분리하고, 상기 홈을 사용하여 형성된 분리영역이 바이폴라 트랜지스터를 서로 분리하는 형성되는 반도체 집적회로 장치의 제조방법.(a) forming a semiconductor body comprising a semiconductor substrate of a first conductive type, a buried layer of a second conductive type on the substrate, and an epitaxial layer of the second conductive type on the buried layer, (b) the Etching a semiconductor body to one main surface of the semiconductor body by forming a groove reaching the semiconductor substrate from one main surface of the semiconductor body and dividing the buried layer and the epitaxial layer into a plurality of regions; c) dividing each surface of the first silicon oxide film formed on the surface of the semiconductor body provided between the grooves, each surface of the epitaxial layer in each of a plurality of regions, into first and second regions and Integrally and simultaneously forming said second silicon oxide film formed on a portion of said surface of each said epitaxial layer in a plurality of regions, (d) using said grooves, each of said Forming a separation region for separating the plurality of regions divided by each other using the grooves; and (e) a first portion of the epitaxial layer formed in the second region of the epitaxial layer. A base region of the first conductive type formed in the first conductive type, an emitter region of the second conductive type formed in a portion of the base region, the buried layer, a second portion of the epitaxial layer and the first of the epitaxial layer Forming a bipolar transistor in each of said separated plurality of regions, said bipolar transistor comprising a collector region having said second conductive type collector contact region formed within a region of said epitaxial layer and formed within another location of said epitaxial layer; In step (e), the second silicon oxide film separates the collector contact region from the base region, and the separation region formed by using the groove is A method for fabricating a semiconductor integrated circuit device formed to separate the polar transistor with each other. 특허청구의 범위 제18항에 있어서, 상기 제2의 실리콘 산화막은 상기 베이스영역으로부터 상기 콜렉터 접촉영역을 분리하는 상기 산화막의 일부를 형성하고, 상기 베이스영역으로부터 상기 콜렉터 접촉영역을 분리하는 상기 산화막은 두께가 일정한 반도체 집적회로 장치의 제조방법.19. The method of claim 18, wherein the second silicon oxide film forms a portion of the oxide film that separates the collector contact region from the base region, and the oxide film that separates the collector contact region from the base region. A method for manufacturing a semiconductor integrated circuit device having a constant thickness. 특허청구의 범위 제18항에 있어서, 상기 제2의 실리콘 산화막은 상기 베이스영역으로부터 상기 콜렉터 접촉영역을 분리하는 상기 산화막의 일부분를 형성하고, 상기 베이스영역으로부터 상기 콜렉터 접촉영역을 분리하는 상기 산화막은 상기 제1의 실리콘 산화막과 두께가 같고 상기 제1의 실리콘 산화막과 연속되는 끝부분을 갖는 반도체 집적회로 장치의 제조방법.19. The method of claim 18, wherein the second silicon oxide film forms a portion of the oxide film that separates the collector contact region from the base region, and wherein the oxide film that separates the collector contact region from the base region comprises: A method for fabricating a semiconductor integrated circuit device having the same thickness as a first silicon oxide film and having an end portion continuous with the first silicon oxide film. 특허청구의 범위 제18항에 있어서, 상기 제1 및 제2의 실리콘 산화막은 상기 반도체 본체를 선택적으로 열산화하여 형성되는 반도체 집적회로 장치의 제조방법.20. The method of claim 18, wherein the first and second silicon oxide films are formed by selectively thermally oxidizing the semiconductor body. 특허청구의 범위 제21항에 있어서, 상기 제1및 제2의 실리콘 산화막은 두께가 같은 반도체 집적회로 장치의 제조방법.22. The method of claim 21 wherein the first and second silicon oxide films have the same thickness. 특허청구의 범위 제21항에 있어서, 상기 분리영역은 상기 홈을 폴리실리콘으로 채워서 상기 폴리실리콘의 표면을 실리콘 산화막으로 덮는 것에 의해 형성되는 반도체 집적회로 장치의 제조방법.The method of claim 21, wherein the isolation region is formed by filling the groove with polysilicon to cover the surface of the polysilicon with a silicon oxide film. 특허청구의 범위 제18항에 있어서, 상기 방법은 (f) 상기 홈이 형성되는 영역과 상기 제2의 실리콘 산화막이 형성되는 영역을 제외한 상기 반도체 본체의 1개의 주표면위에 제1의 마스크를 형성하는 공정과 (g) 상기 제2의 실리벨 산화막이 형성되는 영역위에 제2의 마스크를 형성하는 공정을 포함하며, 상기 홈의 그후 상기 제1 및 제2의 마스크를 사용하여 상기 반도체 본체를 에칭하여 형성되고, 상기 제1 및 제2의 실리콘 산화막은 상기 제1마스크를 사용하여 형성되는 반도체 집적회로 장치의 제조방법.19. The method of claim 18, wherein the method comprises: (f) forming a first mask on one major surface of the semiconductor body except for the region where the groove is formed and the region where the second silicon oxide film is formed. And (g) forming a second mask on the region where the second silicide oxide film is formed, and etching the semiconductor body using the first and second masks after the groove. And the first and second silicon oxide films are formed using the first mask. 특허청구의 범위 제24항에 있어서, 상기 제1의 마스크는 실리콘 질화막으로 이루어지고, 상기 제1 및 제2의 실리콘 산화막은 상기 반도체 본체를 선택적으로 열산화하여 형성되는 반도체 집적회로 장치의 제조방법.The method of claim 24, wherein the first mask is formed of a silicon nitride film, and the first and second silicon oxide films are formed by selectively thermally oxidizing the semiconductor body. . 특허청구의 범위 제24항에 있어서, 상기 제1의 마스크를 사용하여 상기 반도체 본체를 선택적으로 열산화하여 형성되는 실리콘 산화막으로 상기 제2의 마스크가 이루어지는 반도체 집적회로 장치의 제조방법.25. The method of claim 24, wherein the second mask is formed of a silicon oxide film formed by selectively thermally oxidizing the semiconductor body using the first mask. 특허청구의 범위 제26항에 있어서, 실리콘 산화막은 상기 홈과 상기 제2의 마스크가 동시에 형성되는 영역위에 형성되고, 상기 실리콘 산화막은 상기 공정(g)에서 제거되는 반도체 집적회로 장치의 제조방법.27. A method for fabricating a semiconductor integrated circuit device as recited in claim 26, wherein a silicon oxide film is formed over an area where the groove and the second mask are formed at the same time, and the silicon oxide film is removed in the step (g). 특허청구의 범위 제27항에 있어서, 상기 홈을 형성하는 공정(b)를 실행한 후, 상기 제2의 마스크가 존재하고 있는 동안 상기 제1의 마스크를 사용하여 상기 반도체 기판을 열산화하여 상기 제1 및 제2의 실리콘 산화막을 형성하며, 상기 제2의 실리콘 산화막은 상기 제1의 실리콘 산화막보다 두꺼운 반도체 집적회로 장치의 제조방법.28. The method of claim 27, wherein after performing the step (b) of forming the groove, the semiconductor substrate is thermally oxidized using the first mask while the second mask is present. Forming a first and a second silicon oxide film, wherein the second silicon oxide film is thicker than the first silicon oxide film. 특허청구의 범위 제18항에 있어서, 또(h) 상기 홈을 형성하는 공정(b)를 실행한 후, 상기 제2의 마스크가 존재하고 있는 동안 상기 제1 및 제2의 마스크를 사용하여 이온주입에 의해 상기 반도체 본체로 도입되는 불순물 농도가 상기 반도체 기판의 불순물 농도보다 높고, 상기 홈의 바닥면의 상기 반도체 본체내에 있는 상기 제1도전형의 반도체 영역을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.19. The method according to claim 18, further comprising (h) after the step (b) of forming the grooves, using the first and second masks while the second mask is present. And forming a semiconductor region of the first conductivity type in which the impurity concentration introduced into the semiconductor body by implantation is higher than the impurity concentration of the semiconductor substrate and in the semiconductor body at the bottom surface of the groove. Method of manufacturing the device. 특허청구의 범위 제18항에 있어서, 또 상기 반도체 본체의 표면위에 필드산화막을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.The method for manufacturing a semiconductor integrated circuit device according to claim 18, further comprising the step of forming a field oxide film on the surface of the semiconductor body. 특허청구의 범위 제30항에 있어서, 상기 필드산화막과 상기 제1 및 제2의 실리콘 산화막은 동시에 형성되는 반도체 집적회로 장치의 제조방법.31. The method of claim 30 wherein the field oxide film and the first and second silicon oxide films are formed simultaneously. (a) 제1도전형의 기판, 제2도전형의 매입층, 제2도전형의 에피택셜층을 갖는 반도체 본체를 형성하는 공정, (b) 제2의 부분과 상기 제2의 부분보다 두꺼운 제1의 부분을 갖는 제1의 실리콘 산화막을 상기 반도체 본체위에 형성하는 공정, (c) 상기 제1의 실리콘 산화막, 상기 에피택셜층, 상기 매입층을 거쳐서 상기 기판으로 연장하는 것에 의해 상기 에피택셜층과 상기 매입층을 다수개의 분리영역으로 분할하는 홈을 상기 반도체 본체에서 형성하는 공정, (d) 홈내의 제1의 막, 적어도 하나의 분리된 영역의 표면의 적어도 한 부분에 상기 제1의 실리콘 산화막의 제2의 부분보다 두꺼운 상기 제1의 실리콘 산화막내의 제2의 막을 포함하는 제2의 실리콘 산화막을 동시에 형성하며, 각각의 분리영역의 에피택셜층의 표면이 상기 제2의 막에 의해 제1의 부분과 제2의 부분으로 분할되는 공정, (e) 상기 홈내에 분리용 물질을 형성하는 공정과 (f) 상기 에피택셜층의 제1의 부분내에 있는 제1도전형의 베이스 영역, 상기 에피택셜층의 제2부분에 있고 제1도전형과는 반대의 도전형인 제2도전형의 콜렉터 영역을 포함하는 반도체소자를 분리영역의 적어도 일부에 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.(a) forming a semiconductor body having a substrate of a first conductivity type, an buried layer of a second conductivity type, and an epitaxial layer of a second conductivity type, (b) thicker than the second portion and the second portion Forming a first silicon oxide film having a first portion on the semiconductor body, and (c) extending the epitaxial film to the substrate through the first silicon oxide film, the epitaxial layer, and the buried layer. Forming a groove in the semiconductor body that divides the shir layer and the buried layer into a plurality of separation regions, (d) a first film in the groove, and at least one portion of the surface of at least one separated region; Simultaneously forming a second silicon oxide film comprising a second film in the first silicon oxide film thicker than a second portion of the silicon oxide film, wherein the surface of the epitaxial layer in each isolation region is formed by the second film. First part and second (E) forming a separation material in the groove, and (f) a base region of a first conductivity type in a first portion of the epitaxial layer, and a second portion of the epitaxial layer. And forming a semiconductor device in at least a part of the isolation region, the semiconductor device comprising a collector region of the second conductivity type, the conductivity type opposite to the first conductivity type.
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