KR920009172B1 - 반도체 세라믹 축전기 및 그 제조방법 - Google Patents

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반도체 세라믹 축전기 및 그 제조방법

제1도는 첫번째 전도성층이 세라믹 바디의 상, 하 표면의 각각에 형성된 본 발명에 따르는 반도체 세라믹 축전기의 세라믹 바디의 정면도.

제2도는 두번째 전도성층이 첫번째 전도성층의 각각에 또한 형성된 제1도에 예시된 세라믹 바디의 정면도.

제3도는 본 발명에 따라 양산된 반도체 세라믹 축전기의 구혀예를 보인 수직 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 세라믹 바디 12 : 첫번째 전도성층

14 : 상 표면 16 : 하 표면

18 : 두번째 전도성층

본 발명은 반도체 세라믹 축전기를 위한 반도체 세라믹 조성물에 관한 것이다. 특히 계면-층형 반도체 세라믹 축전기에 사용하기 적합한 SrTiO₃-Y₂O₃-Nb₂O₅계 반도체 세라믹 조성물과 그러한 축전기에 관한 것이다.

수동 전자회로 소자로서 적당한 반도체 세라믹 축전기는 일반적으로 표면-층형과 계면-층형으로 분류된다. 표면-층형 반도체 세라믹 축전기에는 환원과 재산화형 반도체 세라믹 축전기 그리고 장벽-층형 반도체 세라믹 축전기가 있다.

환원과 재산화형 반도체 세라믹 축전기는 일반적으로 다음 과정에 따라 제조된다. 반도전성을 띄도록 첨가제가 첨가된 BaTiO₃또는 SrTiO₃계 압분체를 대기에서 소성하여 유전성 세라믹을 제조하고 환원성 분위기에서 열처리하여 반도체 세라믹 바디를 제조한다. 상기 제조된 반도체 세라믹 바디를 대기 또는 산소 분위기에서 열처리함으로써 산소가 표면을 통하여 세라믹 바디속으로 확산되어 산소 결함이 충족된다. 그 결과 표면층이 유전층(재산화층)으로 되고 내부가 반도체로 되는 합성 세라믹 바디가 제조된다. 또한 합성 세라믹 바디의 양 표면에 전극을 배열시켜서 정전 용량이 표면층의 두께에 따라 결정되고 두께가 증가함에 따라 인가 전압을 증가시킬 수 있는, 크기는 작지만 용량이 큰 반도체 세라믹 축전기를 제공한다.

장벽-층형 반도체 축전기의 제조에 대해서는 다음과 같다.

반도전성을 위한 첨가제가 첨가된 대표적인 BaTiO₃계 물질로 이루어진 압분체를 대기에서 소성시키고 중착법에 의해서 구리와 같은 금속막을 소성된 압분체의 표면에 형성시킨다. 그때 산화물의 형태로 P-형 반도체를 쉽게 형성하는 은과 같은 물질의 전극을 금속막에 적용시키고 그것을 대기에서 열처리하여 표면에 약 0.3-3μ인 장벽층을 형성시킨다. 그 결과 그것의 표면은 외부 전극이 배열되어 있는 장벽층 절연체를 이루고 내부는 반도체를 되는 장벽-층형 반도체 세라믹 축전기가 제조된다. 상기 형태의 축전기는 비록 장벽층의 두께가 매우 얇아서 절연 내력이 감소되지만 정전 용량이 크기때문에 전압이 작고 용량이 큰 축전기로서 사용하는 것이 적당하다.

계면-층형 반도체 세라믹 축전기는 전형적으로 다음의 공정에 따라 제조된다.

반도전성을 위하여 첨가제가 첨가된 BaTiO₃또는 SrTiO₃계 압분체를 환원성 분위기에서 소성하여 반도체 세라믹 바디를 제조한다. 그때 세라믹 바디의 표면에 Bi₂O와 같은 금속 산화물을 적용시키고 대기에서 열처리하여 그 결과 금속이온이 세라믹 바디 내부로 침투하여 세라믹 바디의 입계에 금속이온을 포함하고 있는 절연층이 형성된다. 세라믹 결정 입자들의 각각의 내부는 도전성을 부여하기 위한 첨가제로 도우핑된 원자가-조절 반도체로 된다. 따라서, 세라믹 바디에서 입계층들의 각각의 내부는 원자가-조절 반도체를 둘러싼 절연층으로 바뀐다. 상기 형성된 입계층은 매트릭스 형태로 모든 방향에서 연결되어 스펀지-형 유전체로 된다. 이후, 전극이 소성되어 입계-층형 반도체 세라믹 축전기로 된다.

전술한 반도체 세라믹 축전기는 크기가 작고 용량이 크지만 전압 특성, 유전손실 그리고 주파수 특성에서 열세에 있기 때문에 바이패스(bypass)에 대한 사용에 있어서 제한을 받는다. 그러나 상기 특성을 개량시키기에 충분할 정도로 제조 기술이 발달하여, SrTiO₃계 물질로써 바탕 물질이 이루어져 있고 결합(coupling), 신호회로 그리고 펄스회로에서부터 반도체 노이즈의 방지에 이르기까지 다양한 목적에 광범위하게 사용할 수 있는 반도체 세라믹 조성물이 제조되었다.

그럼에도 불구하고 상기 반도체 세라믹 축전기의 전기적 특성은 그러한 발전에 무관하게 표 1에서처럼 여전히 열세에 있다. 특히 계면-층형 축전기에 비해서 환원 재산화형 축전기의 절연저항은 작고 유전손실이 크다. 유사하게 장벽-층형 축전기는 유전 항복 전압이 60∼80V의 낮은 정도로 감소되고 절연저항이 감소되며 유전손실이 증가되는 결점을 지니고 있다. 또한 원자가 -조절형 축전기에도 그러한 결점이 존재한다.

상기 표면-층형 반도체 세라믹 축전기의 기본재료는 SrTiO₃계이며, 그 결과 세라믹 바디의 두께로 인하여 축전기는 5nF/㎟이상의 큰 축전기 용량을 나타내지 못한다.

계면-층형 반도체 세라믹 축전기는 그 기본재료가 BaTiO₃와 다른 SrTiO₃계이기 때문에 표면 층형과 비교하여 절연저항이 크고 유전손실이 작다. 그러나 상기 축전기는 그 용량이 3.0nF/㎟의 정도로 작고, 5nF/㎟이상의 큰 용량(Cs)을 나타내지 못한다.

[표 1]

* SCC : 반도체 세라믹 축전기

**εs : 유전율, Eb : 단위 두께당 절연항복전압

Cs와 tan δ는 1KHz와 1V rms의 조건아래에서 측정되었다. IR은 50V에서 1분 동안 측정되었다. Vb는 30-50V/sec의 직류전압증가속도에서 측정되었다.

표면-층형 반도체 세라믹 축전기에서, 용량 C는 두께에 역비례하지 않는다. 따라서 유전율을 하기 식으로 구할 수 있다.

따라서,

표 1에서 기재된 항 εsㆍEb는 상기식으로부터 계산되었다.

전술한 종래의 반도체 세라믹 축전기의 각 전극은 일반적으로 세라믹 바디의 표면에 은분말, 유리분말, 그리고 유기 전색제(organic vehicle)로 이루어진 은 페이스트(silver paste)를 적용시키고 그것을 소성하여 점착시킴으로써 형성된다. 또한 니켈을 무전해 도금함으로써 형성될 수 있다.

은 페이스트를 소성하여 전극을 형성시킬 때, 세라믹 축전기가 목적하는 정전 용량과 유전손실을 지니며 또한, 전극의 인장강도와 납땜적성(solderability)이 충분하게 된다는 장점이 있다. 그러나 은이 값비싼 귀금속이기 때문에 양산되는 세라믹 축전기의 값은 비싸다. 또한 은은 금속 원자 이동을 하기 쉬운 또 다른 결점이 있다.

무전해 니켈 도금은, 일반적으로 세라믹 바디의 표면을 플루오르화 암모늄과 질산의 혼합 용액을 사용하여 거친 표면으로 만드는 처리를 행하고, 그 표면을 염화 주석 용액과 염화팔라듐 용액으로 처리한 다음, 그것을 무전해 니켈 도금 용액에 함침시켜 표면에 무전해 니켈 점착물을 형성함으로써 수행된다. 또한 상기 도금에는 방식제(resist)를 전극이 형성되는 니켈 점착물의 일부분에 적용하고 질산등과 에칭(etching) 용액에 세라믹 바디를 함침시켜 니켈 점착물의 불필요한 부분을 제거시키는 단계가 포함되어 있다. 따라서 세라믹 바디는 전극이 형성되는 동안에 그 표면이 분해되어 산과 기타의 것을 포함하는 각종의 용액에 의해서 손상을 입거나 침식된다. 또한 오염물 때문에 세라믹 바디에 있는 도금 용액등이 이탈되어 용량에서의 저하가 발생한다.

본 발명은 종래 기술의 전술한 결점을 해결하기 위해서 수행되었다.

따라서 본 발명의 목적은 유전율이 크고 주파수 특성과 온도특성이 뛰어나며 유전손실이 작은 반도체 세라믹 조성물을 제공하는데 있다.

본 발명의 다른 목적은 절연저항이 큰 반도체 세라믹 조성물을 제공하는데 있다.

본 발명의 다른 목적은 SrO/TiO₂비의 적절한 범위를 크게 할 수 있는 반도체 세라믹 조성물을 제공하는 데 있다.

본 발명의 또 다른 목적은 작은 크기에 상관없이 물리적, 전기적 특성이 뛰어난 반도체 세라믹 축전기, 특히 계면-층형 반도체 세라믹 축전기를 제공할 수 있는 반도체 세라믹 조성물을 제공하는데 있다.

본 발명의 또 다른 목적은 유전율과 절연저항이 큰 반도체 세라믹 축전기, 특히 계면-층형 축전기를 제공하는데 있다.

본 발명의 또 다른 목적은 값이 저렴하고 납땜적성과 인장강도가 뛰어나고 금속원자 이동이 발생하지 않는 매우 신뢰성이 있는 전극을 포함하고 있는 반도체 세라믹 축전기, 특히 계면-층형 축전기를 제공하는데 있다.

본 발명의 또 다른 목적은 상기 목적들을 성취한 반도체 세라믹 축전기를 제공할 수 있는 반도체 세라믹 축전기의 제조공정을 제공하는데 있다.

본 발명의 일면에 따르면, 반도체 세라믹 조성물이 제공된다. 상기 조성물은 SrTiO₃로 구성되는 기본재료와 Y₂O₃와 Nb₂O₅로 구성되는 반도전성을 부여하기 위한 첨가제로 구성되어 있다. Y₂O₃와 Nb₂O₅은 각각 조성물에 대해 0.1∼0.4몰% 만큼 존재한다.

본 발명의 다른 일면에 따르면, 반도체 세라믹 축전기가 제공된다. 상기 축전기는 SrTiO₃계 반도체 세라믹 조성물로 형성되어 있는 반도체 세라믹 바디를 포함하고 있다. 세라믹 바디 표면에 아연분말과 알루미늄분말의 군으로부터 선택한 금속분말로 주로 이루어진 물질로써 형성된 첫번째 전도성층을 피복한다. 또한 상기 축전기는 첫번째 전도성 층위에 피복되고 주로 구리분말로 이루어진 물질로 형성된 두번째 전도성층을 포함하고 있다.

본 발명의 또 다른 일면에 따르면, 반도체 세라믹 축전기의 제조공정이 제공된다. 상기 공정에서 첫번째 전도성 페이스트를 반도체 세라믹 바디의 표면에 적용시키고 그것을 소성하여 세라믹 바디에 첫번째 전도성층을 형성시킨다. 이어서, 두번째 전도성 페이스트를 첫번째 전도성층에 적용시키고 그것을 소성시켜 두번째 전도성층을 형성시킨다.

본 발명의 상기 목적 및 다른 목적들 그리고 부수의 많은 장점들은 첨부된 도면과 관련하여 고려함으로써 하기 자세한 설명을 참조로 하여 더욱 쉽게 이해될 수 있다.

본 발명은 반도체 세라믹 조성물에 관한 것이다. 본 발명의 세라믹 조성물은 SrTiO₃로 구성되는 기본재료와 Y₂O₃와 Nb₂O₅로 구성되는 반도전성을 위한 첨가제를 포함하고 있다. Y₂O₃와 Nb₂O₅은 각각 조성물에 대해 0.1∼0.4몰% 만큼 존재한다. 조성물에 대해 0.02∼0.2몰%의 MnO를 상기 조성물에 포함시킬 수 있다. 또한 조성물에 대해 0.01∼0.1몰%의 SiO₂를 포함시킬 수 있다.

본 발명은 또한 반도체 세라믹 축전기에 관한 것이다. 상기 축전기는 전술한 것처럼 SrTiO₃계 반도체 세라믹 조성물로 형성된 반도체 세라믹 바디를 포함하고 있다. 상기 축전기는 또한 세라믹 바디의 표면에 피복된 첫 번째 전도성층과 첫번째 전도성층위에 피복된 두 번째 전도성층을 포함하고 있다. 첫번째 전도성층은 아연분말과 알루미늄분말의 군으로부터 선택한 금속분말로 주로 구성된 물질로 형성되며 두번째 전도성층은 구리분말로 주로 구성되는 물질로 형성된다.

또한 본 발명은 전술한 반도체 세라믹 축전기의 제조공정에 관한 것이다. 공정에 있어서, 첫번째 전도성 페이스트를 반도체 세라믹 바디의 표면에 적용시키고 그것을 소성하여 세라믹 바디에 첫번째 전도성층을 형성시킨다. 그때 두번째 전도성 페이스트를 첫번째 전도성층위에 적용시키며 그것을 소성하여 두번째 전도성층을 형성시킨다.

더욱 상세하게는, 반도체 세라믹 축전기를 제1도, 제2도 그리고 제3도에 예시된 형태로 제조할 수 있다. 상기 축전기는 기본재료인 SrTiO₃와, Y₂O₃및 Nb₂O₅로 구성된 반도전성을 위한 첨가제로 이루어진 반도체 세라믹 조성물로 형성된 반도체 세라믹 바디(10)를 포함하고 있다. Y₂O₃와 Nb₂O₅각각은 상기 조성물에 대해 0.4∼0.4몰%의 양만큼 존재하는 것이 바람직하다. 상기 조성물에 MnO와 SiO₂중 적어도 하나를 포함시킬 수 있다. MnO와 SiO₂는 조성물에 대해 각각 0.02∼0.2몰% 그리고 0.01∼0.1몰%의 양만큼 존재할 수 있다. 구현예에서, 조성물을 소결처리할 때 조성물의 입계에 Bi가 존재하게 될 수 있다.

상기 축전기는 또한 세라믹 바디(10)의 표면에 피복된 첫번째 전도성층(12)을 포함하고 있다. 구현예에서 첫번째 전도성층(12)은 소성에 의하여 세라믹 바디의 상 표면(14)과 하 표면(16)에 각각 피복된다. 첫번째 전도성층은 아연분말 또는 알루미늄분말로 주로 구성되는 첫번째 전도성 페이스트로 형성된다. 또한 첫번째 전도성 페이스트에는 프리트 유리(frit glass)분말등의 유리분말과 유기결합제로서 작용하는 유기 전색제중 적어도 하나가 포함될 수 있다. 또한 첫 번째 전도성 페이스트가 아연분말로 주로 구성될 때, 그것은 은, 알루미늄, 구리 및 그들의 산화물로 구성되는 군으로부터 선택된 적어도 하나의 물질의 분말을 추가로 함유할 수도 있고, 반면 상기 페이스트가 알루미늄분말로 주로 구성될때, 그것은 은, 아연, 구리 및 그들의 산화물로 구성되는 군으로부터 선택된 적어도 하나의 물질의 분말을 함유할 수도 있다. 상기 분말을 첨가함으로써 상기 축전기의 장점이 증대된다. 구현예에서의 축전기는 또한 첫번째 전도성층(12)의 각각에 소성에 의하여 피복된 두 번째 전도성층(18)을 포함하고 있다. 구리분말로 주로 구성되는 두번째 전도성 페이스트로써 두번째 전도성층(10)을 형성시킨다. 또한 그것에는 프리트 유리분말등의 유리분말, 금속산화물분말 그리고 유기결합제로 작용하는 유기전색제중 적어도 하나가 포함될 수 있다. 특히 금속산화물분말을 첨가함으로써 두 번째 전도성층의 성능이 증대된다.

상기와 같이 형성된 본 발명의 반도체 세라믹 축전기는 정전용량, 유전손실 탄젠트(tan δ) 및 절연저항이 뛰어나며, 인장강도의 크고 납땜적성이 좋은 전극을 포함하고 있다.

또한 은에 있어서의 금속원자 이동이 아연 또는 알루미늄에 있어서는 야기되지 않기 때문에 상기 축전기는 신뢰성이 크고, 아연 및 알루미늄은 은에 비해서 크게 저렴하기 때문에 상기 축전기를 적은 비용으로 제조할 수 있다.

두번째 전도성층은 주로 납땜적성이 뛰어난 구리로 구성되기 때문에 첫번째 전도성층위에 두번째 전도성층을 형성시킴으로써 축전기의 납땜적성이 크게 향상된다.

본 발명은 하기 실시예를 참조하여 쉽게 이해될 것이다. 그러나, 이들 실시예는 본 발명을 설명하기 위한 것이며 본 발명의 영역을 제한하지 않는다.

[실시예 1]

반도체 세라믹 조성물로 제조했다.

기본재료로서 SrCO₃, TiO₂, MnCO₃그리고 SiO₂를 사용했고 반도전성을 위한 첨가제로서 Y₂O₃와 Nb₂O₅를 사용했다. 기본재료와 반도전성을 위한 첨가제를 칭량하여 각 조성물이 표 2와 표 3에 예시된 조성비로 되도록 한다. 기본재료와 반도전성 물질을 교반시키면서 물과 페블(pebbles)을 사용하는 합성수지로된 보올 밀에서 20시간 동안 습식 혼합시켜 혼합물을 제조했다. 이렇게 수득된 혼합물을 건조하여 수분을 제조시켰고, 예비적으로 소성하고 200℃/hr의 속도로 냉각시켰으며 1200℃의 온도에서 2시간 동안 안정화시켜 혼합물에서 화학 반응을 일으키게 한다. 다음에 상기 혼합물을 분말화하고, 물과 페블을 배치한 보올 밀에서 16시간 동안 배합한 다음 탈수하여 건조시키고, 여기에 유기결합제로서 폴리 비닐알코올(PVA)을 첨가하여 입상화시키고 분류하여 입상화된 분말을 제조했다. 상기 입상화된 분말을 약 3톤/㎠의 압력으로 지름이 10㎜이고 두께가 0.5㎜인 디스크-형 압분체로 형성시켰다. 상기 압분체를 800℃에서 1시간 동안 처리하여 결합체를 제거하고, 환원성 대기(H₂+N₂대기)의 흐름속에서 약 1450℃의 온도에서 약 2시간 동안 소성하여 압분체가 반도전성을 띄도록 하여 그 결과 직경이 8.5㎜이고 두께가 0.4㎜인 반도체 세라믹 소자가 제조되었다. 이후에 Bi₂O₃-CuO계 페이스트를 스크린 프린팅에 의해 세라믹 소자의 양쪽 표면에 3㎎의 양만큼 적용하여 확산물질로서 작용하게 했고 그때 공기중에서 1150℃에서 2시간 동안 소성시켜 결국 입계가 절연층으로 되는 반도체 세라믹 바디를 제조하였다. 그때 은 페이스트를 양쪽 표면에 적용시키고 전극으로 800℃에서 소성시켰다.

상기 제조된 각 시편의 전기적 특성은 표 2와 표 3에 예시된 것과 같다. 여기서 유전율(εs)과 유전손실(tan δ)율 1kHz의 주파수에서 측정했고 절연저항은 59V의 인가전압에서 20℃의 상온에서 측정했다.

[표 2]

[표 3]

표 2와 표 3에서 알 수 있듯이, 본 발명의 반도체 세라믹 조성물의 유전율(εs)이 약 75,000 또는 그 이상의 높은 정도로 증가되었으며 유전 손실(tan δ)이 0.29∼0.72%로 크게 감소되었다.

또한 표 2와 표 3에서 반도전성을 위한 첨가제로서 Y₂O₃와 Nb₂O₅중 단지 하나만 첨가할때 조성물의 유전율(εs)와 D.C. 항복전압(Eb)이 증가되지 않는다는 것을 알 수 있다(시편번호 1, 2, 3, 7, 11 및 23). 또한 Y₂O₃와 Nb₂O₅를 각각 0.1몰 %미만의 양으로 모두 첨가할 때 유전율(εs)와 D.C. 항복전압(Eb)이 증가되지 않는다는 것을 알 수 있다(시편번호 4, 5, 6, 12 및 27). 또한 Y₂O₃가 0.4몰 %를 초과할때 유전율이 감소했고 (시편번호 27∼29) Nb₂O₅가 0.4몰 %를 초과할 때 D.C. 항복전압이 감소했다(시편번호 6, 22, 29).

또한 MnO가 0.02몰 %미만일 때 절연저항 IR이 증가되지 않았고(시편번호 14, 15)MnO가 0.2몰 %를 초과할때 유전손실이 증가했고 유전율이 감소했다(시편번호 20).

또한 표 3에서 SiO₂를 0.01몰 %미만의 양으로 첨가할 때 SrO/TiO₂비의 적당한 범위가 0.002로 좁아지고(시편번호 30∼37), 반면에 SiO₂를 0.01몰 %보다 많은 양을 첨가할때 유전율이 감소했다(시편번호 50, 51). 반대로 SiO₂가 0.01∼0.1몰 %일때 SrO/TiO₂비의 적당한 범위가 0.004∼0.006으로 증가했다.

그래서 상기 실시예의 반도체 세라믹 조성물이 전술한 본 발명의 장점을 효과적으로 만족하게 된다.

[실시예 2]

아연과 구리로 형성된 전극을 포함하고 있는 반도체 세라믹 조성물과 반도체 세라믹 축전기를 제조하였다.

(1)반도체 세라믹 조성물의 제조 ;

실시예 1을 반복하여 표 4와 표 5에 예시된 것과 같은 조성 비율을 갖는 각각의 조성물을 수득했다.

상기 제조된 각 시편의 전기적 특성은 표 4와 표 5에서와 같으며, 여기서 유전율(εs)와 유전손실(tan δ)을 1kHz의 주파수에서 측정했고 절연저항을 50V의 인가전압과 20℃의 상온에서 측정했다.

[표 4]

[표 5]

표 4와 표 5에서 알 수 있듯이, 본 발명의 반도체 세라믹 조성물의 유전율(εs)이 약 115000 또는 그 이상의 높은 정도로 증가했고 유전 손실(tan δ)이 0.35∼0.86%로 크게 감소했다.

또한 표 4와 표 5에서 반도전성을 위한 첨가제로서 Y₂O₃또는 Nb₂O₅중에서 단지 하나만을 첨가할때 상기 조성물의 유전율(εs)과 D.C. 항복전압(Eb)이 증가하지 않는다는 것을 알 수 있다(시편번호 1, 2, 3, 7, 11 및 23). 또한 Y₂O₃와 Nb₂O₅를 각각 0.1몰 % 미만의 양으로 모두 첨가할때 유전율과 D.C. 항복전압이 증가하지 않았다(시편번호 4, 5, 6, 12 및 27). 또한 Y₂O₃가 0.4몰 %를 초과할때 유전율이 감소했고(시편번호 27∼29) Nb₂O₅가 0.4몰 %를 초과했을때 D.C. 항복전압이 감소했다(시편번호 6, 22, 29).

또한, MnO가 0.02몰 %미만일때 절연저항 IR이 증가되지 않았고(시편번호 14, 15) MnO가 0.2몰 %를 초과했을때 유전손실이 증가했고 유전율이 감소했다(시편번호 20).

또한 표 5에서 SiO₂가 0.01몰 %미만일 때 SrO/TiO₂비의 적당한 범위가 0.002로 좁아지고(시편번호 30∼37), 반면 SiO₂가 0.01몰 %를 초과할때 유전율이 감소하는 것을 알 수 있다(시편번호 50, 51). 반면에 SiO₂가 0.01∼0.1몰 %의 범위에 있을때 SrO/TiO₂의 적당한 범위는 0.004∼0.006으로 증가했다.

(2) 반도체 세라믹 축전기의 형성;

아연과 구리전극이 포함되어 있는 반도체 세라믹 축전기를 상기 제조된 반도체 세라믹 바디를 사용하여 다음 과정에 따라서 제조했다.

아연 페이스트의 제조 :

평균 입자직경이 2.5㎛인 아연 분말 100 중량부를 사용했고 325 메쉬의 시이브(sieve)를 통과하는 입도를 지니는 B₂O₃(25 중량 %)-SiO₂(10 중량 %)-ZnO(65 중량 %)계 프리트 유리분말을 표 6에서 예신된 혼합비로 아연 분말에 첨가했다. 또한 세미한 은이나 금속산화물 분말 그리고 유기 결합제로서 작용하는 에틸 셀룰로오스와 부틸 카르비톨의 유기 전색제를 첨가하여 혼합물을 형성시켰고 교반에 의해 혼합하여 아연 페이스트를 제조했다.

[표 6]

첫번째 전도성층의 형성 :

첫번째 전도성층을 전술한 것처럼 아연 페이스트를 사용하여 반도체 세라믹 바디 표면에 형성시켰다. 상호명이 ＂테토론(Tetoron)＂인 폴리에스테르 합성수지로된 200 메쉬 스크린을 사용하여 프리팅함으로써 반도체 세라믹 바디의 상 표면에 아연 페이스트를 적용시켰다. 그때 상기 세라믹 바디를 125℃의 건조 오븐에서 약 10분 동안 건조시켰다.

또한 아연 페이스트를 반도체 세라믹 바디의 하 표면에 적용시켰고 전술한 방법으로 건조시켰으며 그때 스테인레스강 와이어 메쉬(stainless steel wire mesh)에서 운반하여 배취로(batch furnace)로 공급하여 약 700℃의 온도에서 10분동안 소성시켰다. 소성시간은 온도를 증가시키고 감소시키는 작동을 모두 포함하여 60분이 소요되었다. 따라서 아연으로 주로 구성되고 지름이 약 7.5㎜인 첫번째 전도성 층이 반도체 세라믹 바디의 양쪽 표면의 각각에 형성되었다. 이렇게 세라믹 바디의 구조는 제1도에 예시된 것과 같다.

구리의 페이스트의 제조 :

평균입자 직경이 0.5㎛인 구리 분말 100 중량부를 사용했고, 325 메쉬의 시이브를 통과하는 입도를 지니는 B₂O₃(50 중량 %)-PbO(50 중량 %)계 프리트 유리분말을 표 5에 예시된 혼합비로 구비 분말에 첨가했으며, 또한 금속 산화물 분말 및, 유리 결합제로서 작용하고 에틸 셀룰로오스와 부틸 카르비톨로 구성되는 유기 전색제를 첨가했고, 교반하여 함께 혼합시켜서 구리 페이스트를 제조했다.

두번째 전도성층의 형성 :

상기 제조된 구리 페이스트를 프린팅에 의해서 각 첫번째 전도성층에 적용시켰고 전술한 아연 페이스트에서와 같은 방법으로 건조시켰다. 그때 상기를 환원성 대기(90 % N₂+10% H₂)의 흐름속에서, 360℃에서 20분동안 소성시켰으며 그 결과 구리로 주로 구성되고 지름이 약 5㎜인 두 번째 전도성층이 제2도에서 예시된 것과 같은 형태로 첫번째 전도성층의 각각에 형성되었다. 따라서, 반도체 세라믹 바디, 바디의 양쪽 표면에 피복되고 아연으로 주로 구성된 첫번째 전도성층, 첫 번째 전도성층에 피복되고 구리로 주로 구성된 두번째 전도성층으로 이루어져 있는 본 발명의 반도체 세라믹 축전기가 제조되었으며 그것의 구조는 제3도에 예시된 것과 같다.

전극의 평가 :

상기 수득된 반도체 세라믹 축전기의 전극을 평가하기 위하여 전극의 유전율(εs), 유전손실 탄젠트(tan δ), 납땜적성 그리고 인장강도를 측정했다. 그 결과는 표 6에서와 같다. 본 발명의 반도체 세라믹 축전기의 전극에 대한 평가 기준을 설정하기 위하여, 은 전극구조를 지니는 종래의 SrTiO₃계 반도체 세라믹 축전기(차후, ＂종래의 축전기＂라 칭함)를 다음의 과정에 따라서 제조했다. 특히 SrTiO₃계 반도체 세라믹 바디를 상기 실시예에서와 본질적으로 조성과 모양이 동일하도록 제조했고 은 페이스트를 은 전극을 형성시키는 종래의 방법에 따라 소성하여 세라믹 바디의 한 표면에 피복시켰다. 이어서, 종래의 축전기에 대하여 전기적, 기계적 시험을 수행하여 유전율(εs), 유전손실 탄젠트(tan δ)(%), 납때적성 그리고 전극의 인장강도 T(kg)를 측정했다. 그 결과, 유전율(εs)가 75,000, 유전손실 탄젠트(tan δ)가 0.5%이고 납땜적성이 양호하며 인장강도 T가 1.4㎏인 것을 알았다. 종래의 축전기에서의 시험결과의 측면에서, 바람직한 반도체 세라믹 축전기의 유전율은 100,000 이상이고 유전손실 탄젠트는 1.0%이하이며 납땜적성은 종래의 축전기보다 좋고 인장강도 T는 0.5㎏이상이라고 생각된다.

또한, 비교적으로, 제1도에 예시된 형태와 같은 구조 또는 첫 번째 전도성층은 있지만 두번째 전도성층이 없는 종래의 축전기에 대하여 시험을 수행했다. 그 결과 유전율과 유전손실 탄젠트는 실시예의 세라믹 축전기에 대한 값과 유사하였으나 납땜적성이 소멸되었고 인장강도를 측정할 수 없었다.

표 6에서 알 수 있듯이 시편번호 4∼26인 세라믹 축전기는 결함이 없으며 종래의 축전기에 비해 유전율과 인장강도가 뛰어나다. 따라서 본 실시예에서 세라믹 축전기의 크기를 작게 할 수 있다는 것이 주목되어 진다.

또한 본 실시예에서 사용한 아연 분말과 구리 분말의 비용은 종래의 축전기에서 사용한 은 분말에 대해 약 1/200 그리고 1/50이며 따라서 제조비용이 각각 크게 절감된다. 첫번째와 두번째 전도성 층을 스크린 프린팅등으로 형성시키기 때문에 세라믹 바디 축전기의 신뢰성을 저하시키는 도금 용액에 의한 부식과 같은 손상에 직면할 위험성이 없다.

따라서 본 실시예에서의 반도체 세라믹 조성물과 축전기에 전술한 본 발명의 장점이 존재한다는 것이 주목된다.

또한 본 실시예에서 하기 사항이 밝혀졌다.

(a) 본 실시예의 전술한 장점은 평균 입자직경이 각각 5㎛, 10㎛ 그리고 30㎛인 아연 분말을 사용했을 때 나타난다.

(b) 본 실시예의 전술한 장점은 평균 입자직경이 각각 0.1㎛, 0.3㎛, 1㎛, 5㎛ 그리고 10㎛인 구비 분말을 사용했을 때 나타난다.

(c) 아연 페이스트와 구리 페이스트이 각각에 대한 유리분말로서 연화점이 330℃∼800℃의 범위인 각종 유리분말을 사용했을 때 본 실시예의 전술한 장점이 나타난다. 특히 PbO, ZnO, Bi₂O₃, BaO, B₂O₃, SiO₂, ZrO₂, TiO₂, Al₂O₃, CaO 그리고 SrO로 구성되는 군으로부터 선택한 최소한 두가지로 구성되고 연화점이 330℃∼800℃의 범위인 종래의 프리트 유리를 사용할때 같은 결과가 나타났다. 상기 프리트 유리에는 PbO-B₂O₃계, PbO-B₂O₃-SiO₂계, ZnO-B₂O₃-SiO₂계등이 있다.

(d) 첫번째 전도성층을 형성케 하기 위하여 아연 페이스트의 소성온도는 아연의 용융점(419.5℃)와 끊는점(930℃) 사이의 온도가 적당하며 500℃∼900℃의 범위가 더욱 적당하다는 것이 밝혀졌다. 용융점 이하의 온도에서 실용적인 첫 번째 전도성층이 형성되지 않았고, 층의 인장강도가 감소되었으며, 반면 끊는점 이상의 온도에서는 전기 저항을 증가시킬 정도로 아연의 산화가 발생했다.

(e) 또한 두번째 전도성층을 형성케 하기 위하여 구리 페이스트의 소성 온도는 200℃∼800℃의 범위인 것이 바람직하며, 250℃∼500℃의 범위가 더욱 바람직하다는 것이 밝혀졌다. 200℃이하의 온도에서 첫번째 전도성층과 두번째 전도성층 사이가 충분하게 결합되지 않기 때문에 전극의 인장강도가 감소했다. 800℃이상의 온도에서는 축전기의 특성을 저하시키는 반도체 세라믹 바디표면의 환원이 야기되었다.

[실시예 3]

알루미늄과 구리로 형성된 전극을 포함하고 있는 반도체 세라믹 조성물과 반도체 세라믹 축전기를 제조했다.

(1) 반도체 세라믹 조성물의 제조;

실시예 1을 반복하여 조성 비율이 표 7과 표 8에 예시된 것과 같은 조성물을 수득했다.

[표 7]

[표 8]

상기 제조된 각 시편의 전기적 특성은 표 7과 표 8에 예시된 것과 같으며, 여기서 것과 같으며, 여기서 유전율(εs)과 유전손실 탄젠트(tan δ)을 1KHz의 주파수에서 측정했고 절연저항을 50V의 인가 전압에서, 20℃의 온도에서 측정했다.

표 7과 표 8에서 알 수 있듯이, 본 발명의 반도체 세라믹 조성물의 유전율(εs)이 약 110,000 또는 그 이상의 높은 정도로 증가됐고 유전손실(tan δ)은 0.38∼0.92%로 크게 감소했다.

또한 표 7과 표 8에서 반도전성을 위한 첨가제로서 Y₂O₃또는 Nb₂O₅중 단지 하나만을 첨가할 때 조성물의 유전율(εs)과 D.C. 항복전압(Eb)이 증가되지 않는다는 것을 알 수 있다(시편번호 1, 2, 3, 7, 11 및 23). 또한 Y₂O₃와 Nb₂O₅중 어느 하나가 0.1몰% 미만의 양으로 둘 모두 첨가될때 유전율과 D.C.항복전압이 증가되지 않았다(시편번호 4, 5, 6, 12 및 27). 또한 Y₂O₃가 0.4몰%를 초과할 때 유전율이 감소했고(시편번호 27∼29) Nb₂O₅가 0.4몰%를 초과할때 D.C.항복전압이 감소했다(시편번호 6,22, 및 29).

또한 MnO가 0.02몰% 미만일때 절연저항 IR이 증가되지 않았고(시편번호 14,15) MnO가 0.2몰%를 초과할때 유전손실이 중가했고 유전율이 감소했다(시편번호 20).

또한, 표 8에서 SiO₂가 0.01몰% 미만일 때 SrO/TiO₂비의 적당한 범위가 0.002로 좁아지고(시편번호 30∼37), 반면 SiO₂가 0.10몰%를 초과할 때 유전율이 감소하는 것을 알 수 있다(시편번호 50, 51). 반면에 SiO₂가 0.01∼0.1몰%의 범위에 있을때 SrO/TiO₂의 적당한 범위는 0.004∼0.006으로 증가했다.

(2) 반도체 세라믹 축전기의 형성;

알루미늄과 구리전극이 포함되어 있는 반도체 세라믹 축전기를 상기 제조된 반도체 세라믹 바디를 사용하여 하기 과정에 따라서 제조했다.

알루미늄 페이스트의 제조 :

평균 입자직경이 10㎛인 알루미늄 분말 100중량부를 사용했고 325메쉬의 시이브를 통과하는 입도를 지니는 B₂O₃(25중량%)-SiO₂(10중량%)-ZnO(65중량%)계 프리트 유리분말을 표 9에 예시된 혼합비로 알루미늄 분말에 첨가했다. 또한 미세한 은이나 금속산화물 분말 그리고 유기 결합제로서 작용하는 에틸셀룰로오스와 부틸 카르비톨의 유기 전색제를 첨가하여 혼합물을 형성시켰고, 교반에 의해 혼합하여 알루미늄페이스트를 제조했다.

[표 9]

* 중량부

첫번째 전도성층의 형성 :

첫번째 전도성층을 전술한 것처럼 알루미늄 페이스트를 사용하여 반도체 세라믹 비다 표면에 형성시켰다. 상호명이 ＂테토론＂인 폴리에스테르 합성수지로된 200메쉬 스크린을 사용하여 프린팅함으로써 반도체 세라믹 바디의 상표면에 알루미늄 페이스트를 적용시켰다. 그때 상기 세라믹 바디를 125℃의 건조오븐에서 약 10분동안 건조시켰다.

또한 알루미늄페이스트를 반도체 세라믹 바디의 하표면에 적용시켰고 전술한 방법으로 건조시켰으며 그때 스테인레스강 와이어 메쉬에서 운반하여 배치로로 공급하여 약 900℃의 온도에서 10분 동안 소성시켰다. 소성시간은 온도를 증가시키고 감소시키는 작동을 모두 포함하여 60분이 소요되었다.

따라서 알루미늄으로 주로 구성되고 지름이 약 7.5㎜인 첫번째 전도성 층이 반도체 세라믹 바디의 양쪽 표면에 각각 형성되었다.

구리페이스트의 제조 :

평균입자 직경이 0.5㎛인 구리분말 100중량부를 사용했고, 325메쉬의 시이브를 통과하는 입도를 지니는 B₂O₃(50중량%-PbO(50중량%)-PbO(50중량%)계 프리트 유리분말을 표 9에 예시된 혼합비로 구리분말에 첨가했으며, 또한 금속산화물 2분말 그리고 유기결합제로서 작용하고 에틸 셀룰로오스와 부틸 카르비톨로 구성되는 유기 전색제를 첨가했고, 교반하여 함께 혼합시켜서 구리 페이스트로 제조했다.

두번째 전도성층의 형성 :

상기 제조된 구리 페이스트를 프린팅에 의해서 각 첫번째 전도성층에 적용시켰고 전술한 알루미늄 페이스트에서 같은 방법으로 건조시켰다. 그때 상기 환원성 대기(90% N₂+10% H₂)의 흐름속에서, 360℃에서 20분동안 소성시켰으며 그 결과 구리로 주로 구성되고 지름이 약 5㎜인 두번째 전도성층이 첫번째 전도성층의 각각에 형성되었다. 따라서 반도체 세라믹 바디, 바디의 양쪽표면에 피복되고 알루미늄으로 주로 구성된 두번째 전도성층으로 이루어져 있는 본 발명의 반도체 세라믹 축전기가 제조되었다.

전극의 평가 :

상기 수득된 반도체 세라믹 축전기의 전극에 대한 평가를 실시예 2에서와 같은 방법으로 수행했다. 그 결과가 표 9에 예시되었다.

표 9에서 알 수 있듯이 시편번호 4∼26인 세라믹 축전기는 결함이 없으며 종래의 축전기에 비해 유전율과 인장강도가 뛰어나다. 따라서 세라믹 축전기의 크기를 작게할 수 있다는 것이 주목되어진다.

또한 실시예에서 사용한 알루미늄 분말과 구리분말의 비용은 종래의 축전기에서 사용한 은 분말의 비용에 대해 약 1/100 그리고 1/50이며 따라서 제조비용이 각각 크게 절감된다. 첫번째와 두번째 전도성을 스크린 프린팅 등으로 형성시키기 때문에 세라믹 바디가 축전기의 신뢰성을 저하시키는 도금 용액에 의한 부식과 같은 손상에 직면할 위험성이 없다.

따라서 본 실시예에서의 반도체 세라믹 조성물과 축진기에 본 발명의 전술한 장점이 존재한다는 것이 주목된다.

또한, 본 실시예에서 실시예 2에서 지적된 (a)∼(c) 그리고 (e)항의 사실 뿐만 아니라 하기 사항도 밝혀졌다.

상세히 첫번째 전도성층을 형성케 하기 위하여 알루미늄 페이스트의 소성온도는 알루미늄의 녹는점(660.2℃)과 끊는점(2060℃) 사이의 온도가 바람직하며 800℃와 1200℃ 사이가 더욱 바람직하다는 것이 밝혀졌다. 용융점 이하의 온도에서 실용적인 첫 번째 전도성층이 형성되지 않았고, 층의 인장강도가 감소되었으며, 반면 끊는 점이 상의 온도에서는 전기저항을 증가시킬 정도로 알루미늄의 산화가 발생했다.

본 발명의 어느 정도의 특성은 실시예를 참조하여 설명되었지만 상기 설명들로부터 개량과 변화가 가능하다는 것이 명백하다. 그러므로 특허청구의 범위안에서, 본 발명이 특별히 설명된 것과 다르게 실행될 수 있음을 알 수 있다.

Claims (20)

1. SrTiO₃계 반도체 세라믹 조성물로 형성된 반도체 세라믹 바디 ; 상기 반도체 세라믹 바디의 표면에 피복되며, 아연 분말 및 알루미늄 분말로 구성된 군에서 선택한 금속 분말로 주로 구성되는 물질로 형성된 첫번째 전도성층 ; 및 상기 첫 번째 전도성층에 피복되며 주로 구리분말로 구성되는 물질로 형성된 두번째 전도성층으로 이루어진 반도체 세라믹 축전기.
2. 제1항에 있어서, 상기 첫번째 및 두번째 전도성층이 소성에 의해 형성됨을 특징으로 하는 반도체 세라믹 축전기.
3. 제1항에 있어서, 상기 반도체 세라믹 조성물이 SrTiO₃로 구성된 기본재료, 및 상기 조성물에 대해 각각 0.1∼0.4몰%의 Y₂O₃와 Nb₂O₅로 구성된 반도전성을 위한 첨가제를 함유함을 특징으로 하는 반도체 세라믹 축전기.
4. 제1항에 있어서, 상기 SrTiO₃계 반도체 세라믹 조성물이 상기 조성물에 대하여 0.02∼0.2물%의 MnO를 추가로 함유함을 특징으로 하는 반도체 세라믹 축전기.
5. 제1항에 있어서, 상기 SrTiO₃계 반도체 세라믹 조성물이 0.01∼0.1몰%의 SiO₂를 추가로 함유함을 특징으로 하는 반도체 세라믹 축전기.
6. 제4항에 있어서, 상기 SrTiO₃계 반도체 세라믹 조성물이 0.01∼0.1몰%의 SiO₂를 추가로 함유하는 반도체 세라믹 축전기.
7. 제1항에 있어서, 상기 SrTiO₃계 반도체 세라믹 조성물을 소결시켜 상기 조성물의 입계에 Bi가 존재케 되는 반도체 세라믹 축전기.
8. 제1항에 있어서, 상기 첫번째 전도성층을 위한 상기 물질이 주로 아연으로 구성되고 또한 은, 알루미늄 및 구리중의 최소한 하나의 금속을 추가로 함유하는 반도체 세라믹 축전기.
9. 제8항에 있어서, 상기 첫번째 전도성층에 함유된 상기 최소한 하나의 금속이 단순물질의 형태로 첨가되는 반도체 세라믹 축전기.
10. 제8항에 있어서, 상기 첫번째 전도성층에 함유된 상기 최소한 하나의 금속이 산화물의 형태로 첨가되는 반도체 세라믹 축전기.
11. 제1항에 있어서, 상기 두번째 전도성층에 금속 산화물이 추가로 함유된 반도체 세라믹 축전기.
12. 아연분말과 알루미늄 분말로 구성된 군에서 선택되는 금속분말로 주로 구성된 첫번째 전도성 페이스트를 반도체 세라믹 바디의 표면에 적용시키고 상기 첫번째 전도성 페이스트를 소성하여 상기 반도체 세라믹 바디에 첫번째 전도성층을 형성하고 ; 구리분말로 주로 구성된 두번째 전도성 페이스트를 상기 첫번째 전도성층의 표면에 적용시키고 상기 두번째 전도성 페이스트를 소성하여 상기 첫번째 전도성층성에 두번째 전도성층을 형성시키는 단계로 구성됨을 특징으로 하는 반도체 세라믹 축전기의 제조방법.
13. 제12항에 있어서, 상기 두번째 전도성 페이스트를 중성 또는 환원성 대기하에서 소성시킴을 특징으로 하는 반도체 세라믹 축전기의 제조방법.
14. 제12항에 있어서, 상기 첫번째 전도성 페이스트가 아연분말, 유리분말, 그리고 은, 알루미늄, 구리 및 이들의 산화물로 구성된 군으로부터 선택된 최소한 하나의 물질의 분말을 함유함을 특징으로 하는 반도체 세라믹 축전기의 제조방법.
15. 제14항에 있어서, 상기 첫번째 전도성 페이스트가 유기 전색제를 추가로 함유함을 특징으로 하는 반도체 세라믹 축전기의 제조방법.
16. 제12항에 있어서, 상기 첫번째 전도성 페이스트가 알루미늄 분말, 유리분말, 그리고 은, 아연, 구리 및 이들의 산화물로 구성되는 군으로부터 선택된 최소한 하나의 물질의 분말을 함유함을 특징으로 하는 반도체 세라믹 축전기의 제조방법.
17. 제16항에 있어서, 상기 첫번째 전도성 페이스트가 유기 전색제를 추가로 함유함을 특징으로 하는 반도체 세라믹 축전기의 제조방법.
18. 제12항에 있어서, 상기 두번째 전도성 페이스트가 구리분말, 유리분말 및 유기 전색제를 함유함을 특징으로 하는 반도체 세라믹 축전기의 제조방법.
19. 제12항에 있어서, 상기 두번째 전도성 페이스트가 구리분말, 유리분말 및 금속산화물 분말을 함유함을 특징으로 하는 반도체 세라믹 축전기의 제조방법.
20. 제19항에 있어서, 상기 두번째 전도성 페이스트가 유리 전색제를 추가로 함유함을 특징으로 하는 반도체 세라믹 축전기의 제조방법.