KR920007191B1 - 반도체 소자 제조방법 - Google Patents

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안동준
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문정환
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Abstract

내용 없음.

Description

반도체 소자 제조방법
제1a도는 종래 반도체 소자 제조방법에 의한 반도체의 평면도. 제1b도는 종래 반도체 소자 제조방법에 의한 반도체의 단면도.
제2a도는 본 발명 방법에 의한 반도체의 평면도. 제2b도는 본 발명 방법에 의한 반도체의 A-A선 단면도.
본 발명은 반도체 소자 제조공정중 마지막 공정인 본딩 패드 에칭(Bonding Pad Etching)공정에 있어 보호층(Passivation layer)이 에칭이 약간 덜되어서 얇게 남아 있거나 또는 과다 에칭되어서 금속층이 착색되거나 요철이 심하게 되지않도록 에칭의 최종시점을 감시할수 있는 에칭 감시 영역을 측면부위에 형성하도록 한 반도체 소자의 제조방법에 관한 것이다.
종래에는 제1a도, 제1b도와 같이 사각형의 패드 매탈(Pad Metal : 20)을 형성시킨 다음 그 위에 보호층(Passivation Layer : 21)을 증착하되 보호층(21)의 일부(21')를 에칭하여 패드 매탈(20)안에 본딩 패드(23)를 형성하였으나 보호층(21)의 두께는 그 밑의 금속층, 산화실리콘층 및 실리콘층등에 따라서 그 두께가 조금씩 다르게 증착되어 본딩패드 에칭의 마지막 시점의 감지가 어렵게 되므로, 순간적인 과다 에칭시에는 패드 메탈(20)이 착색되어 불량처리되고, 또한 부족한 에칭이 되면 보호층(21)이 패드매탈(20)상에 남아있게 되어 와이어 본딩이 불량된다는 문제점이 있다.
따라서 본 발명은 종래의 이러한 문제점들은 모두 에칭의 최종 시점을 감지하기 어려움에 기인한 것을 감안하여 메탈 아래층에 형성된 실리콘 산화막 고유의 색상이 본딩 패드에 연속되어 나타날 수 있도록 에칭감시 영역을 형성하여 산화막 고유의 색상을 식별하여 에칭의 최종 시점을 감지할 수 있도록 하므로서 보호층의 과다 및 부족 에칭을 방지할 수 있고 이에 따라서 반도체 공정의 일드율을 높힐수 있는 반도체 제조방법을 제공하는 것을 목적으로 하며 이하 첨부된 도면을 참조하면서 본 발명을 상세히 설명하면 다음과 같다.
우선 제2a도, 제2b도를 참조하면, 본 발명은 반도체 제조공정을 거친 기판(1)위의 산화막(2)위에 2개 이상의 돌출부(3)가 일체로 형성된 금속층(4)을 형성하고 그 위에 보호층(Passivation Layer : 5)을 증착 형성한 다음 2개 이상의 돌출부(3)와 그 주위의 실리콘 산화층 부위(2') 및 본딩 패드(6)의 영역위에 있는 보호층(5')을 에칭하되, 실리콘 산화층 부위(2')의 산화막 고유색상을 관찰하면서 에칭 최종시점을 감시하는 단계를 포함하여 된 것이다.
이러한 본 발명의 작용 효과를 설명하자면, 금속층(4)밑의 산화막(2)은 자체 두께에 따라서 고유의 색상을 지니며 반도체 소자를 제조할 경우 산화막의 두께는 주어진 공정 허용치 이내 있으므로 일정 색상을 갖는 점을 이용하여 본딩패드 에칭 후 노출된 산화막이 고유 색상을 관찰하여 에칭의 최종시점을 감시하도록 한 것이다.
즉, 실리콘 산화층 부위(2')와 돌출부(3) 및 본딩 패드(6)위의 보호층(5')을 에칭하면 보호층(5')이 점점 에칭되면서 금속층(4)밑의 실리콘 산화막(2)의 색상이 실리콘 산화층 부위(2')에서 나타나기 시작될 것이고, 이러한 실리콘 산화막(2)의 색상이 실리콘 산화층 부위(2')에 완전히 선명하게 나타나는 시점이 바로 에칭의 최종 시점이 되는 것이다.
본 발명에 의하면, 이상에서 설명된 바와같이 보호층의 에칭 기준점 또는 기준 색상을 제공하므로서 에칭의 최종 시점을 관찰할 수 있으므로 보호층의 과다에칭 또는 부족한 에칭에 기인한 반도체 소자의 불량율을 낮출 수 있어 재질의 절약 및 작업율을 향상시킬 수 있는 것이다.

Claims (1)

  1. 반도체 제조공정을 거친 기판(1)위의 산화막(2)위에 2개의 이상의 돌출부(3)가 일체로 형성된 금속층(4)을 형성하고 그 위에 보호층(Passivation Layer : 5)을 증착 형성한 다음 2개 이상의 돌출부(3)와 그 주위의 실리콘 산화층 부위(2') 및 본딩 패드(6)의 영역위에 있는 보호층(5')을 에칭하되, 실리콘 산화층 부위(2')의 산화막 고유색상을 관찰하면서 에칭 최종시점을 감시하는 단계를 특징으로 하는 반도체 소자 제조방법.
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