JPH05235118A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH05235118A JPH05235118A JP3656392A JP3656392A JPH05235118A JP H05235118 A JPH05235118 A JP H05235118A JP 3656392 A JP3656392 A JP 3656392A JP 3656392 A JP3656392 A JP 3656392A JP H05235118 A JPH05235118 A JP H05235118A
- Authority
- JP
- Japan
- Prior art keywords
- passivation film
- semiconductor element
- marking
- defective
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】半導体素子のＰ／Ｗにおいて、針を使用して不
良マーキングを実施する際の、パッシベーション膜に依
る適用可能な半導体素子の制限解除。 【構成】半導体素子のパッシベーション膜９，１７の上
に、このパッシベーション膜下の半導体素子の部分とは
接続しないＰ／Ｗ不良マーキング用のアルミニウムパタ
ーン１０，１８を形成する。 【効果】パッシベーション膜の膜質に制限されることな
くＰ／Ｗ不良マーキングを実施することが可能となる。
良マーキングを実施する際の、パッシベーション膜に依
る適用可能な半導体素子の制限解除。 【構成】半導体素子のパッシベーション膜９，１７の上
に、このパッシベーション膜下の半導体素子の部分とは
接続しないＰ／Ｗ不良マーキング用のアルミニウムパタ
ーン１０，１８を形成する。 【効果】パッシベーション膜の膜質に制限されることな
くＰ／Ｗ不良マーキングを実施することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子に係わり、特
に半導体素子をウエハー状態で電気的に良品、不良品の
判定する試験（以下、Ｐ／Ｗ、と略す）において、不良
品にその旨のマーキングを行なう半導体素子に関する。
に半導体素子をウエハー状態で電気的に良品、不良品の
判定する試験（以下、Ｐ／Ｗ、と略す）において、不良
品にその旨のマーキングを行なう半導体素子に関する。
【０００２】
【従来の技術】従来、半導体基板上に設けられた半導体
素子の構造としては、パッシベーション膜は最上層の膜
であり、その上に導電膜等は形成されていないのが一般
的である。従って、Ｐ／Ｗ不良品のマーキングはレーザ
ー光線もしくは針を用いてパッシベーション膜を破り半
導体素子を破壊する方法、またはパッシベーション膜上
にインクを付着させる方法が採られている。
素子の構造としては、パッシベーション膜は最上層の膜
であり、その上に導電膜等は形成されていないのが一般
的である。従って、Ｐ／Ｗ不良品のマーキングはレーザ
ー光線もしくは針を用いてパッシベーション膜を破り半
導体素子を破壊する方法、またはパッシベーション膜上
にインクを付着させる方法が採られている。
【０００３】
【発明が解決しようとする課題】この従来のレーザー光
線を用いてＰ／Ｗマーキングを行なう場合は、マーキン
グ時の飛散物が隣接する半導体素子に付着したり、ある
いはＰ／Ｗ測定針に付着するという問題点があった。
線を用いてＰ／Ｗマーキングを行なう場合は、マーキン
グ時の飛散物が隣接する半導体素子に付着したり、ある
いはＰ／Ｗ測定針に付着するという問題点があった。
【０００４】また、針を用いてＰ／Ｗマーキングを行な
う場合は、パッシベーション膜の種類に依って針では破
れないパッシベーション膜があり、適用できる半導体素
子が限定されてしまう問題点があった。
う場合は、パッシベーション膜の種類に依って針では破
れないパッシベーション膜があり、適用できる半導体素
子が限定されてしまう問題点があった。
【０００５】さらにインクを用いてＰ／Ｗマーキングを
行なう場合は、インク打点の大きさが限定されている
為、ある一定サイズ以下のは動態素子には適用できない
問題点があった。
行なう場合は、インク打点の大きさが限定されている
為、ある一定サイズ以下のは動態素子には適用できない
問題点があった。
【０００６】
【課題を解決するための手段】本発明の特徴は、電極の
所定表面を除き半導体基板上を被覆したパッシベーショ
ン膜を有した半導体素子において、Ｐ／Ｗの結果、不良
品と判定された場合に不良品であることのマーキングを
付けるアルミニウムパターンを前記パッシベーション膜
上に形成した半導体素子にある。
所定表面を除き半導体基板上を被覆したパッシベーショ
ン膜を有した半導体素子において、Ｐ／Ｗの結果、不良
品と判定された場合に不良品であることのマーキングを
付けるアルミニウムパターンを前記パッシベーション膜
上に形成した半導体素子にある。
【０００７】
【実施例】次に図面を参照して本発明を説明する。図１
は本発明の一実施例のＭＯＳトランジスタの断面図であ
る。半導体基板１にソース３、ドレイン２を形成し、両
者間にゲート酸化膜４を介してゲート電極６が形成され
ている。半導体基板１の表面の絶縁膜８に形成された開
口を通してソース電極５およびドレイン電極７がソース
３およびドレイン２にそれぞれ接続されている。さらに
ゲート電極６、ソース電極５およびドレイン電極７のリ
ードやボンディングワイヤーと接続する表面部分あるい
は測定針が接触する表面部分を除き全体にパッシベーシ
ョン膜９が付着形成している。本発明ではパッシベーシ
ョン膜９上に、電極、配線等の他の部分と電気的に接続
しないＰ／Ｗ不良マーキング用のアルミニウムパターン
１０が島状に形成されている。この半導体素子が不良の
場合には、このアルミニウムパターン１０に針を用いて
マーキングマークを付ける。
は本発明の一実施例のＭＯＳトランジスタの断面図であ
る。半導体基板１にソース３、ドレイン２を形成し、両
者間にゲート酸化膜４を介してゲート電極６が形成され
ている。半導体基板１の表面の絶縁膜８に形成された開
口を通してソース電極５およびドレイン電極７がソース
３およびドレイン２にそれぞれ接続されている。さらに
ゲート電極６、ソース電極５およびドレイン電極７のリ
ードやボンディングワイヤーと接続する表面部分あるい
は測定針が接触する表面部分を除き全体にパッシベーシ
ョン膜９が付着形成している。本発明ではパッシベーシ
ョン膜９上に、電極、配線等の他の部分と電気的に接続
しないＰ／Ｗ不良マーキング用のアルミニウムパターン
１０が島状に形成されている。この半導体素子が不良の
場合には、このアルミニウムパターン１０に針を用いて
マーキングマークを付ける。
【０００８】図２は本発明の他の実施例のバイポーラト
ランジスタの断面図である。半導体基板１１にベース１
２、エミッタ１３を形成し、半導体基板１１の表面の絶
縁膜１６に形成された開口を通してベース電極１４およ
びエミッタ電極１５がベース１２およびエミッタ１３に
それぞれ接続されている。さらにベース電極１４および
エミッタ電極１５のリードやボンディングワイヤーと接
続する表面部分あるいは測定針が接触する表面部分を除
き全体にパッシベーション膜１７が付着形成している。
本発明ではパッシベーション膜１７上に、電極、配線等
の他の部分と電気的に接続しないＰ／Ｗ不良マーキング
用のアルミニウムパターン１８が島状に形成されてい
る。この半導体素子が不良の場合には、このアルミニウ
ムパターン１８に針を用いてマーキングマークを付け
る。
ランジスタの断面図である。半導体基板１１にベース１
２、エミッタ１３を形成し、半導体基板１１の表面の絶
縁膜１６に形成された開口を通してベース電極１４およ
びエミッタ電極１５がベース１２およびエミッタ１３に
それぞれ接続されている。さらにベース電極１４および
エミッタ電極１５のリードやボンディングワイヤーと接
続する表面部分あるいは測定針が接触する表面部分を除
き全体にパッシベーション膜１７が付着形成している。
本発明ではパッシベーション膜１７上に、電極、配線等
の他の部分と電気的に接続しないＰ／Ｗ不良マーキング
用のアルミニウムパターン１８が島状に形成されてい
る。この半導体素子が不良の場合には、このアルミニウ
ムパターン１８に針を用いてマーキングマークを付け
る。
【０００９】
【発明の効果】以上説明したように本発明は、半導体基
板上にパッシベーション膜を形成した後に、パッシベー
ション膜下の半導体素子の部分とは接続しない、Ｐ／Ｗ
不良マーキングを実施する為だけのアルミニウムパター
ンをパッシベーション膜上に形成する。これによりパッ
シベーション膜を破って不良マークとする必要がなくな
り、パッシベーション膜の膜質に制限されることなく針
を用いてＰ／Ｗ不良マーキングを実施することが可能に
なるという効果を有する。
板上にパッシベーション膜を形成した後に、パッシベー
ション膜下の半導体素子の部分とは接続しない、Ｐ／Ｗ
不良マーキングを実施する為だけのアルミニウムパター
ンをパッシベーション膜上に形成する。これによりパッ
シベーション膜を破って不良マークとする必要がなくな
り、パッシベーション膜の膜質に制限されることなく針
を用いてＰ／Ｗ不良マーキングを実施することが可能に
なるという効果を有する。
【図１】本発明の一実施例を示す断面図。
【図２】本発明の他の実施例を示す断面図。
１，１１ 半導体基板 ２ ドレイン ３ ソース ４ ゲート酸化膜 ５ ソース電極 ６ ゲート電極 ７ ドレイン電極 ８，１６ 絶縁膜 ９，１７ パッシベーション膜 １０，１８ Ｐ／Ｗ不良マーキング用のアルミニウム
パターン １２ ベース １３ エミッタ １４ ベース電極 １５ エミッタ電極
パターン １２ ベース １３ エミッタ １４ ベース電極 １５ エミッタ電極
Claims (1)
- 【請求項１】 電極の所定表面を除き半導体基板上を被
覆したパッシベーション膜を有した半導体素子におい
て、電気的試験で不良品と判定された場合に不良品であ
ることのマーキングを付けるアルミニウムパターンを前
記パッシベーション膜上に形成したことを特徴とする半
導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3656392A JPH05235118A (ja) | 1992-02-24 | 1992-02-24 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3656392A JPH05235118A (ja) | 1992-02-24 | 1992-02-24 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235118A true JPH05235118A (ja) | 1993-09-10 |
Family
ID=12473231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3656392A Withdrawn JPH05235118A (ja) | 1992-02-24 | 1992-02-24 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1984002354A1 (en) * | 1982-12-09 | 1984-06-21 | Univ California | High strength, low carbon, dual phase steel rods and wires and process for making same |
-
1992
- 1992-02-24 JP JP3656392A patent/JPH05235118A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1984002354A1 (en) * | 1982-12-09 | 1984-06-21 | Univ California | High strength, low carbon, dual phase steel rods and wires and process for making same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6531709B1 (en) | Semiconductor wafer and fabrication method of a semiconductor chip | |
| JPS59121871A (ja) | 半導体装置 | |
| JPH05235118A (ja) | 半導体素子 | |
| JPH10189671A (ja) | 半導体ウェーハのプロービングパッド構造 | |
| JPH0748511B2 (ja) | 半導体集積回路装置の検査方法 | |
| JPH06244239A (ja) | 半導体装置 | |
| JPH01219566A (ja) | プローブ・カード | |
| JP3116469B2 (ja) | バンプ型電極の形成方法及び半導体装置の製造方法 | |
| JPH0529376A (ja) | 半導体装置のボンデイングパツド | |
| JP3856426B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0897339A (ja) | 半導体集積回路装置 | |
| JP2001284394A (ja) | 半導体素子 | |
| JPH01319956A (ja) | 半導体集積回路 | |
| JP2707483B2 (ja) | 半導体装置の製造方法 | |
| JP2005019651A (ja) | 半導体ウェハ及び半導体ウェハの検査方法 | |
| JPS6151863A (ja) | 半導体装置 | |
| JP2855884B2 (ja) | 半導体装置 | |
| JP2000232123A (ja) | 半導体装置 | |
| JP3727040B2 (ja) | プローブカード | |
| JPH04254342A (ja) | 半導体集積回路装置 | |
| JP2704054B2 (ja) | 層間絶縁膜の検査方法 | |
| KR20000056451A (ko) | 관통하는 복수개의 슬릿들을 가지는 반도체소자용 본딩패드 | |
| JPH04290272A (ja) | 半導体装置およびその製造方法 | |
| JPS6225433A (ja) | 半導体素子特性測定装置 | |
| JPH09307024A (ja) | チップキャリア |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |