KR920005384A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 반도체 장치의 구조를 도시한 단면도.
Claims (8)
- 반도체 기판(11), 상기 반도체 기판 상에 균일하게 형성되어 상기 반도체 기판 보다도 산소 낮고 상기 반도체 기판과는 상이한 도전형의 반도체층(12), 상기 반도체 층의 내부에 섬모양으로 형성되어 그 저면이 상기 반도체 기판 표면에서 1 내지 20㎛ 떨어져 있고, 상기 반도체층과는 상이한 도전형의 웰 영역(13) 및 상기 반도체 기판과는 전기적으로 절연되어 상기 반도체층 또는 상기 웰 영역에 형성된 MOS형 전계 효과 트랜지스터 또는 용량, 또는 그 양자를 갖고 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체 기판의 산소 농도가 8×1017cm-3내지 12×1017cm-3의 범위이고, 상기 반도체층의 산소농도가 3×1017cm-3이하인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체층이 에피택셜 성장층이고, 그 두께가 30㎛를 넘지 않는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체 기판은, 불순물 농도가 1×1014내지 5×1018cm-3의 범위에 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 웰 영역은, 접합 깊이가 1㎛ 내지 8㎛의 범위에 있는 것을 특징으로 하는 반도체장치
- 반도체 기판(11)의 표면을 복원성 분위기 중 또는 불활성 가스 분위기 중에서 열처리하는 공정, 상기 열처리한 반도체 기판의 표면 영역에 불순물을 확산해서 상기 반도체 기판의 도전형과는 상이한 도전형의 반도체층(12)를 형성하는 공정, 상기 반도체층 내에 상기 반도체층과는 상이한 도전형의 웰 영역(13)을 형성하는 공정 및 상기 반도체층 내 또는 웰 영역내에 MOS형 전계 효과 트랜지스터 또는 용량, 또는 그 양자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
- 도전형이 서로 상이한 산소 농도가 높은 반도체 기판과 산소 농도가 낮은 반도체 기판의 접합면을 중합하여 양자를 접합하는 공정, 상기 반도체 기판의 한쪽을 연마해서 반도체층으로 하는 공정, 상기 반도체층 내에 상기 반도체층과는 상이한 도전형의 웰 영역을 형성하는 공정 및 상기 반도체층 내 또는 웰 영역 내에 MOS형 전계효과 트랜지스터 또는 용량, 또는 그 양자를 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 MOS형 전계 효과 트랜지스터 및 용량이 CMOS 구조를 갖는 메모리로 구성하는 것을 특징으로 하는 반도체장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| JP22893290 | 1990-08-30 | ||
| JP90-228932 | 1990-08-30 | ||
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Publications (2)
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| KR940009583B1 KR940009583B1 (ko) | 1994-10-15 |
Family
ID=16884119
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|---|---|---|---|
| KR1019910015003A KR940009583B1 (ko) | 1990-08-30 | 1991-08-29 | 반도체 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940009583B1 (ko) |
-
1991
- 1991-08-29 KR KR1019910015003A patent/KR940009583B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940009583B1 (ko) | 1994-10-15 |
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