KR920005168B1 - 이중화 동기회로 - Google Patents

Abstract

내용 없음.

Description

이중화 동기회로

제1도는 본 발명의 일실시예 회로구성도.

제2도는 본 발명에서의 주요 신호간 관계를 나타내는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 3 : 카운터 4 : D플립플롭

5 : AND게이트 C : 캐패시터

본 발명은 전자교환기에 수용되는 이중화 동기회로에 관한 것이다.

전자교환기의 클럭 발생보드가 이중화 되어 있는 경우, 보드간에 서로 동기를 맞추어 항상 동일한 클럭을 시스템에 공급할 수 있도록 해야 한다.

따라서, 본 발명은 전자교환기 내에 수용되는 이중화된 클럭 발생보드가 항상 동일한 클럭을 시스템에 공급할 수 있도록 카운터회로의 리플캐리출력을 이용하여 보드간에 서로 동기를 맞추는 이중화 동기회로를 제공하는데 그 목적을 두고 있다.

본 발명은 상기 목적을 달성하기 위하여 기준클럭을 입력하여 분주클럭과 리플캐리출력을 발생시키는 직렬 연결된 카운터회로, 상기 카운터회로의 최종 리플캐리출력 파형을 정형하고 지연시키는 캐패시터, 상기 카운터회로 및 캐패시터에 연결되어 발생된 분주클럭과 리플캐리출력으로 리셋신호를 발생시키는 D플립플롭, 상기 D플립플롭의 리셋신호 출력과 상대 보드에서 보내주는 리셋신호를 논리곱하여 카운터회로를 리셋시키는 논리곱 수단을 구비하고 있는 것을 특징으로 하고 있다.

이하, 첨부된 도면을 참고하여 본 발명의 일실시예를 상세히 설명하기로 한다.

제1도는 본 발명의 일실시예 회로구성도이고, 제2도는 본 발명 회로에서의 주요 신호간 관계를 나타내는 타이밍도이다.

도면에서 1, 2 및 3은 카운터회로를 구성하는 제1카운터 내지 제3카운터를, 4는 D플립플롭을, 5는 AND게이트를, C는 캐패시터를 각각 나타낸다.

본 실시예에서는 기준클럭(CP)으로 32.768MHz를 사용하고, D플립플롭으로는 74LS74 소자를 사용하였다.

제1도에서 카운터회로(1, 2, 3)는 기준클럭(CP)를 제1카운터, 제2카운터 및 제3카운터에 병렬로 입력한다.

제1카운터(1)에서는 입력된 기준클럭을 분주하여, 분주된 클럭(Q1)을 D플립플롭(4)의 데이타 입력단(D) 및 클리어단(CD)으로 보내고, 그 리플캐리출력(TC1)은 후단의 제2카운터(2) 인에이블단(CET2)으로 보낸다.

제2카운터(2)는 인에이블단(CET2)으로 상기 제1카운터로부터의 리플캐리출력(TC1)을 입력하며, 그 상태가 "하이(High)"인 경우에 한하여 기준클럭(CP)을 분주하여 그 리플캐리출력(TC2)을 후단의 제3카운터(3) 인에이블단(CET3)으로 보낸다.

제3카운터(3)은 인에이블단(CET3)으로 상기 제2카운터로부터의 리플캐리출력(TC2)을 입력하며, 그 상태가 '하이(High)'인 경우에 한하여 기준클럭(CP)을 분주하여 카운터회로(1, 2, 3)의 최종 리플캐리출력(TC3)을 발생시킨다.

캐패시터(C)는 상기 카운터회로의 최종 리플캐리출력(TC3)을 정형시키고 지연시키는 것이다.

D플립플롭(4)은 상기 카운터회로의 제1카운터로부터의 분주클럭(Q1)을 데이타 입력단(D) 및 클리어단(CD)으로 입력하여 입력데이타 및 클리어수단으로 사용하고, 상기 캐패시터(C)를 거친 최종 리플캐리출력(TC3)을 그 클럭(CP1)으로 사용하여 리셋신호(/MR1)를 발생시킨다.

AND게이트(5)는 상기 D플립플롭(4)으로부터 출력된 리셋신호(/MR1)와 상대 보드에서 보내주는 리셋신호(/MR2)를 논리곱하여 마스터 리셋신호(/MR)를 발생시켜 카운터회로의 모든 카운터(1, 2, 3)를 리셋시킨다. 이때 상기 마스터 리셋신호(/MR)는 상기 기준클럭의 한 주기에 상당하는 동기를 제공하는 것이며, 8KHz이다.

제2도에서 32.78MHz클럭의 상단에 표시된 숫자들은 카운터회로가 카운팅하는 횟수를 나타내며, 이 클럭을 8분주한 클럭 및 카운터회로의 최종 리플캐리출력의 파형은 각각 도면에 도시된 Q1, TC3와 같다.

이때, D플립플롭(4)에서는 상기 제1카운터(1)의 분주된 출력클럭(Q1)을 입력데이타 및 클리어수단으로 하고, 상기 캐패시터(C)를 거친 최종 리플캐리출력(TC3)을 클럭으로 하여 데이타를 래치하면, 32.768MHz를 4080번 카운팅한 곳에서 발생하는 2.048MHz 클럭의 '하이(High)'부분에서의 소자의 지연때문에 발생하는 펄스로 인하여, 카운팅하는 한 주기 내에 2개의 리셋신호가 존재하게 되며, 이 신호로 상대보드의 카운터회로를 구동시키면 상대보드가 완전한 카운팅을 수행할 수 없게 된다.

따라서, 본 발명에서는 상기 캐패시터(C)를 거친 최종 리플캐리출력클럭(TC3)을 지연시켜, 4096 카운팅을 끝냈을 때에만 /Q와 같은 리셋신호가 발생하게 하여 제대로 카운팅이 될 수 있게 하였다.

기존에는 직렬 연결된 카운터회로의 최종 리플캐리출력으로 다른 카운터회로를 구동시키게 되면, 카운터소자의 지연특성으로 인하여 상기의 다른 카운터회로가 완전한 카운팅을 수행할 수 없게 되기 때문에, 이중화 동기회로에서 최종 리플캐리출력을 사용하지 못하였으나, 본 발명에서는 상술한 바와 같이 구성하여 직렬연결된 카운터회로의 최종 리플캐리출력으로 상대 보드의 카운터회로를 구동시킴으로써 이중화된 보드의 동기회로를 최적으로 구현하고, 클럭 발생 보드가 이중화 되어 있는 경우에도 서로 동기를 맞추어 항상 동일한 클럭을 시스템에 공급할 수 있도록 하는 효과를 갖는다.

Claims (4)

1. 이중화된 보드의 동기를 맞추는 이중화 동기회로에 있어서, 기준클럭(CP)을 입력하여 분주한 클럭(Q1) 및 그 리플캐리출력(TC1)을 공급하는 제1카운터(1) ; 상기 제1카운터(1)의 리플캐리출력(TC1)에 인에이블단(CET2)을 연결하고, 기준클럭을 클럭입력단(CP)에 연결하여 그 리플캐리출력(TC2)을 공급하는 제2카운터(2) ; 상기 제2카운터(2)의 리플캐리출력(TC2)을 인에이블단(CET3)에 연결하고, 기준클럭을 클럭입력단(CPI)에 연결하여 최종 리플캐리출력단(TC3)을 공급하는 제3카운터(3) ; 상기 제3카운터(3)의 최종 리플캐리출력(TC3)에 연결되어 그 파형을 정형시키고 지연시키는 캐패시터(C) ; 상기 캐패시터(C)를 거친 최종 리플캐리출력(TC3)을 클럭입력단(CP1)에 연결하고, 상기 제1카운터(1)의 분주클럭출력단(Q1)에 데이타 입력단(D)과 클리어단(CD)을 연결하여, 상기 분주클럭을 입력데이타 및 클리어수단으로 사용하여 제1리셋신호(/Q)를 발생시키는 D플립플롭(4) ; 및 상기 D플립플롭(4)에서 발생한 제1리셋신호(/Q)와 상대 보드에서 보내주는 제2리셋신호(/MR2)를 논리곱하여 마스터 리셋신호(/MR)를 발생시켜 상기 제1 내지 제3카운터(1, 2, 3)를 모두 리셋시키는 논리곱 수단(5)을 구비하고 있는 것을 특징으로 하는 이중화 동기회로.
2. 제1항에 있어서, 상기 기준클럭(CP)은 32.768MHz인 것을 특징으로 하는 이중화 동기회로.
3. 제1항 또는 제2항에 있어서, 상기 마스터 리셋신호(/MR)는 상기 기준클럭(CP)의 한 주기에 상당하는 동기를 제공하고, 8KHz인 것을 특징으로 하는 이중화 동기회로.
4. 제1항 또는 제2항에 있어서, 상기 제1카운터(1)의 분주클럭(Q1)은 2.048MHz인 것을 특징으로 하는 이중화 동기회로.

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