KR910017784A - 디코더회로 - Google Patents

디코더회로 Download PDF

Info

Publication number
KR910017784A
KR910017784A KR1019900004172A KR900004172A KR910017784A KR 910017784 A KR910017784 A KR 910017784A KR 1019900004172 A KR1019900004172 A KR 1019900004172A KR 900004172 A KR900004172 A KR 900004172A KR 910017784 A KR910017784 A KR 910017784A
Authority
KR
South Korea
Prior art keywords
output
input
group
value
line
Prior art date
Application number
KR1019900004172A
Other languages
English (en)
Inventor
정호선
Original Assignee
정호선
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정호선 filed Critical 정호선
Priority to KR1019900004172A priority Critical patent/KR910017784A/ko
Priority to US07/573,408 priority patent/US5168551A/en
Publication of KR910017784A publication Critical patent/KR910017784A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • Computational Linguistics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Logic Circuits (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

내용 없음

Description

디코더회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 SLP 모델을 이용한 2진 8421 리코더의 실시회로.

Claims (7)

  1. M비트 디지탈 신호를 받아 2M개의 출력선중의 하나에 논리상태 “1”을 출력하는 디코더회로에 있어서, 상기 M비트 디지탈 신호에 연결되는 입력측 뉴런군; 상기 2M개의 출력선의 각각에 대응하는 출력측 뉴런군; 상기 M비트 디지탈 신호를 입력으로 받아들여, 이 입력값에 대한 10진 숫자의 출력선에만 논리상태 “1”을 출력하기 위하여, 상기 입력측 뉴런군과 출력측 뉴런군과의 사이에 주어진 코드에 따라 연결된 시냅스군; 그리고 상기 시냅스군의 각각이 가지고 있는 값과 동일한 입력에 의해서만 상기 출력측 뉴런의 출력이 “1”이 되도록 하기 위해서 상기 각 출력측 뉴런의 입력라인에 연결된 바이어스군을 구비한 것을 특징으로 하는 디코더회로.
  2. 제1항에 있어서, 상기 입력측 뉴런군의 각각은 직렬로 연결된 2개의 CMOS 인버터로 구성되고, 전단의 CMOS 인버터의 출력을 반전출력으로, 후단의 CMOS 인버터의 출력을 비반전출력으로 하는 것을 특징으로 하는 디코더회로.
  3. 제1항에 있어서, 상기 출력측 뉴런군의 각각은 직렬로 연결된 2개의 CMOS 인버터로 구성된 것을 특징으로 하는 디코더회로.
  4. 제1항에 있어서, 상기 M비트 디지탈신호의 각 입력이 모두 0일경우, 이 입력값에 대응되는 시냅스는 드레인 전극에 제1전원전압이 가해지고, 게이트전극에 입력 버퍼증폭기의 비반전 출력라인이 연결되고, 소오스전극에 출력 버퍼증폭기의 입력라인이 연결되는 PMOS 트랜지스터로 구성된 것을 특징으로 하는 디코더회로.
  5. 제4항에 있어서, 상기 M비트 디지탈신호의 각 입력에 1의 값이 적어도 하나 이상의 경우, 1의 입력값에 대응되는 시냅스들은 드레인전극에 제1전원 전압이 가해지고, 게이트전극에 입력 버퍼증폭기의 반전출력라인이 연결되고, 소오스전극에 출력 버퍼증폭기의 입력라인이 연결되는 PMOS 트랜지스터들과 0의 입력값에 대응되는 시냅스들은 소오스전극에 제2전원전압이 가해지고, 게이트전극에 입력 버퍼증폭기의 비반전 출력라인이 연결되고, 드레인전극에 출력 버퍼 증폭기의 입력라인이 연결되는 NMOS 트랜지스터들로 구성된 것을 특징으로 하는 디코더회로.
  6. 제5항에 있어서, 상기 바이어스군은 게이트 전극에 제1전원 전압이 가해지고, 소오스전극에 제2전원 전압이 가해지며, 드레인전극에 출력 버퍼증폭기들은 각 입력라인이 연결되는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 디코더회로.
  7. 제6항에 있어서, 상 시냅스군의 PMOS 트랜지스터는 기하학적 형상비(W/L)가 6㎛/2㎛인 것을 컨덕턴스 값 1로 하고, NMOS 트랜지스터는 기하학적 형상비(W/L)가 2㎛2㎛인것을 컨덕턴스 값 1로 하여, 바이어스군의 NMOS 트랜지스터의 기하학적 형상비(W/L)는 (2ㆍN)㎛2㎛(여기서, N은 출력 버퍼증폭기들의 각 입력라인에 연결되는 PMOS 트랜지스터의 수)인 것을 특징으로 하는 디코더회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900004172A 1990-03-28 1990-03-28 디코더회로 KR910017784A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019900004172A KR910017784A (ko) 1990-03-28 1990-03-28 디코더회로
US07/573,408 US5168551A (en) 1990-03-28 1990-08-28 MOS decoder circuit implemented using a neural network architecture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900004172A KR910017784A (ko) 1990-03-28 1990-03-28 디코더회로

Publications (1)

Publication Number Publication Date
KR910017784A true KR910017784A (ko) 1991-11-05

Family

ID=19297435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900004172A KR910017784A (ko) 1990-03-28 1990-03-28 디코더회로

Country Status (2)

Country Link
US (1) US5168551A (ko)
KR (1) KR910017784A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3278080B2 (ja) * 1993-02-22 2002-04-30 直 柴田 半導体集積回路
US5479574A (en) * 1993-04-01 1995-12-26 Nestor, Inc. Method and apparatus for adaptive classification
US5995016A (en) * 1996-12-17 1999-11-30 Rambus Inc. Method and apparatus for N choose M device selection
FI107767B (fi) * 1998-05-26 2001-09-28 Nokia Mobile Phones Ltd Menetelmä ja järjestely konvoluutiodekoodauksen toteuttamiseksi
FI107484B (fi) * 1999-05-21 2001-08-15 Nokia Mobile Phones Ltd Menetelmä ja järjestely konvoluutiodekoodauksen toteuttamiseksi
US7173470B2 (en) * 2005-03-11 2007-02-06 Analog Devices, Inc. Clock sources and methods with reduced clock jitter
US8515885B2 (en) * 2010-10-29 2013-08-20 International Business Machines Corporation Neuromorphic and synaptronic spiking neural network with synaptic weights learned using simulation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4876534A (en) * 1988-02-05 1989-10-24 Synaptics Incorporated Scanning method and apparatus for current signals having large dynamic range
US4904881A (en) * 1989-02-10 1990-02-27 Intel Corporation EXCLUSIVE-OR cell for neural network and the like
US4962342A (en) * 1989-05-04 1990-10-09 Synaptics, Inc. Dynamic synapse for neural network
US4988891A (en) * 1989-05-09 1991-01-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor neural network including photosensitive coupling elements
US4956564A (en) * 1989-07-13 1990-09-11 Intel Corporation Adaptive synapse cell providing both excitatory and inhibitory connections in an associative network
US4978873A (en) * 1989-10-11 1990-12-18 The United States Of America As Represented By The Secretary Of The Navy CMOS analog four-quadrant multiplier

Also Published As

Publication number Publication date
US5168551A (en) 1992-12-01

Similar Documents

Publication Publication Date Title
US4871978A (en) High-speed static differential sense amplifier
KR870001516A (ko) 2진수의 보수 발생 장치
US4871933A (en) High-speed static differential sense amplifier
KR930020850A (ko) 레벨 변환회로
KR910017784A (ko) 디코더회로
KR970049453A (ko) N-모스를 이용한 스테이틱 및 다이나믹 전 가산기
KR890016767A (ko) 직접회로
US4709346A (en) CMOS subtractor
KR890013769A (ko) 중간전위생성회로
KR850005060A (ko) 상보전계 효과 트랜지스터 구비형 디지탈 집적회로
KR940008076A (ko) 반도체 집적회로 장치의 입력 회로
JPH01166128A (ja) キャリィルックアヘッド回路
KR960015197A (ko) 고속 다이나믹 바이너리 인크리멘터
KR930008848A (ko) 반도체 집적회로
KR900015465A (ko) Cmos 전압레벨 시프팅 및 함수회로
KR920009096B1 (ko) 신경회로망을 이용한 에러정정회로
Current A CMOS quaternary threshold logic full adder circuit with transparent latch
KR940004480A (ko) 절대치회로
KR910017785A (ko) 우선순위 인코우더
KR940000255Y1 (ko) 병렬 처리 3비트 가산기 회로
KR940000267B1 (ko) 직렬 비교기 집적회로
KR950006081Y1 (ko) 4비트 디지탈 비교회로
KR940000256Y1 (ko) 반가산기 회로
KR950021570A (ko) 고속동작 2진 보수 발생기
KR940002465Y1 (ko) 아날로그/디지탈 변환회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E801 Decision on dismissal of amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

J2X2 Appeal (before the supreme court)

Free format text: APPEAL BEFORE THE SUPREME COURT FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL