KR920009096B1

KR920009096B1 - 신경회로망을 이용한 에러정정회로

Info

Publication number: KR920009096B1
Application number: KR1019900009406A
Authority: KR
Inventors: 정호선
Original assignee: 정호선
Priority date: 1990-06-25
Filing date: 1990-06-25
Publication date: 1992-10-13
Also published as: US5177746A; KR920001338A

Abstract

내용 없음.

Description

신경회로망을 이용한 에러정정회로

제1도는 종래의 신경회로망 개념을 이용한 에러정정회로의 일실시회로도.

제2도는 본 발명에 의한 신경회로망을 이용한 에러정정회로의 바람직한 일실시회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 벡터유니트 11 : 제3시냅스

20 : 저장유니트 21 : 제1시냅스

22 : 제2시냅스 23 : 바이어싱시냅스

N1∼N7 : 뉴런 INV1∼INV16 : 인버터

TG1∼TG7 : 전송게이트 BL1∼BL16 : 바이어스 라인

NRL1∼NRL7 : 비반전출력라인 FL1∼FL16 : 출력라인

RL1∼RL7 : 반전출력라인 IL1∼IL7 : 입력라인

본 발명은 에러정정회로에 관한 것으로, 특히 신경회로망을 이용한 에러정정회로에 관한 것이다.

기존의 논리회로에 의해 설계된 시스템은 보다 커지고 복잡해짐에 따라 회로의 복잡성이나 코스트 상승등의 문제점이 나타나고 있다. 또한 시스템의 각 블럭이나 서브시스템의 정확성, 신뢰성을 높이기 위해 에러정정 기술들을 필요로 하게 되었다. 그러나, 논리회로방식의 시스템은 사용된 로직게이트들의 물리적 성질때문에 시스템의 응용에 많은 어려움이 지적되고 있다.

최근, 논리회로방식의 시스템의 한계점을 극복하기 위하여 신경회로망 개념을 이용한 시스템 구현이 활발히 연구진행되고 있다.

Yoshiyasu Takefuji, Paul Hollis, Yoon Pin Foo, 및 Yony B. Cho 등은 제1도에 도시된 신경회로망을 이용한 에러정정시스템을 1987년 6월, 신경회로망 IEEE 1차년도 국제 회의에서 발표하였다(IEEE Catalog #87TH0191-7).

상기 논문발표에 의한 에러정정시스템은 Hopfield 모델에 근거한 신경회로망 개념을 이용한 것으로 기존의 에러정정회로보다 원하는 결과를 더 빨리 낼 수 있는 회로를 설계하였다. 그러나 Yoshiyasu Takefuji등의 회로는 뉴런으로 OP앰프를, 시냅스로 수동저항소자 회로망을 채용하고 있기 때문에 VLSI화에는 문제점을 가지고 있었다. 왜냐하면, 반도체장치에 있어서, 저항소자 회로망은 보다 적은 소비전력, 고집적화를 방해하는 요인으로 작동하게 된다. 또한, 상기 회로는 NMOS 및 CMOS 디자인방식을 따르는 디지탈시스템과는 별도의 인터페이싱이 요구되는 문제점을 가지고 있다.

따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 MOS트랜지스터를 이용하므로써 반도체 집적회로화가 용이한 신경회로망을 이용한 에러정정회로를 제공하는 데 있다.

본 발명의 다른 목적은 기존의 다른 NMOS 및 CMOS 디지탈시스템과 별도의 인터페이싱없이 직접 연결가능한 신경회로망을 이용한 에러정정회로를 제공하는 데 있다.

상기 목적들을 달성하기 위하여 본 발명은 (n,K) 코드어(전체 n비트중 k개의 데이타 비트와, (n-k)개의 검사 비트로 된 코드어)를 n개의 입력라인에 입력하여 그의 비반전 출력라인들 및 반전출력라인들을 구동하기 위한 n개의 뉴런들; 바이어스라인에 가해지는 흥분의 세기와 억제의 세기의 차에 따라 출력라인을 흥분 또는 억제상태로 구동하기 위한 2^k개의 인버터들; 상기 비반전출력라인들과 상기 바이어스라인들 사이의 각 교차부중 상기 2^k개의 (n,k) 코드어들의 bit신호 ＂0＂에 대응하는 각 교차부에 위치하여 상기 뉴런의 비반전출력신호에 응답하여 상기 바이어스라인에 단위연결세기 ＂1'로 억제상태를 전달하기 위한 복수의 제1시냅스들; 상기 반전출력라인들과 상기 바이어스라인들 사이의 각 교차부중 상기 2^k개의 (n,k) 코드어들의 비트신호 ＂1＂에 대응하는 각 교차부에 위치하여 상기 뉴런의 반전출력신호에 응답하여 바이어스라인에 단위연결세기 ＂1＂로 흥분상태를 전달하기 위한 복수의 제2시냅스들; 상기 각 바이어스라인에 연결되는 제2스냅스들의 갯수에서 정정할 수 있는 bit수를 뺀값이 양수일 때에는 상기 뺀값의 연결세기의 억제상태로, 음수일 때에는 뺀값의 연결세기의 흥분상태로 각 바이어스라인을 바이어스하기 위한 복수의 바이어스시냅스들; 상기 뉴런들의 입력라인들과 상기 인버터들의 출력라인들 사이의 각 교차부중에서 상기 2^k개의 (n,k) 코드어들의 비트신호 ＂0＂에 대응하는 각 교차부에 위치하여 상기 인버터의 출력신호에 응답하여 입력라인에 단위연결세기로 억제상태를 전달하며, 비트신호 ＂1＂에 대응하는 교차부에 위치하여 상기 인버터의 출력신호에 응답하여 입력라인에 2^k-1연결세기로 흥분상태를 전달하기 위한 제3시냅스들; 및 상기 뉴런의 각 입력라인에 클럭신호에 따라 입력단자를 연결하기 위한 n개의 전송게이트를 구비하여서 된 것을 특징으로 한다.

여기서 입력측 및 출력측 뉴런은 2개의 CMOS 인버터를 종속연결한 버퍼증폭기이고, 흥분상태를 전달하기 위한 시냅스는 PMOS 트랜지스터, 억제상태를 전달하기 위한 시냅스는 NMOS 트랜지스터로 구성한다. 시냅스들의 연결 세기를 NMOS 및 PMOS 트랜지스터의 기하학적 형상비(W/L; 채널폭/채널길이)로 설정한다.

이와 같이 본 발명에서는 CMOS 디자인기술로 신경회로망을 이용한 에러정정회로를 설계함으로써 다른 디지털시스템과 별도의 인터페이싱없이 통상의 CMOS 프로세서기술로 직접 원칩상에 같이 집적화시킬 수 있다.

첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.

먼저 에러정정체계에 대해서 알아보면, (n,k) 코드어는 k bits의 데이타 bit와 (n-k) bit의 체크bit로 구성이 된다. 즉 전체가 n bits, 그리고 k개의 데이타 bits로 구성된 코드어라는 것을 나타낸다. 일반적으로, (n,k) 코드어는 다음의 다항식 표현기법을 이용하여 모두 2^k개의 코드를 얻을 수 있다. 즉 C(x)=D(x)×G(x) 여기서, C(x)는 n-1차 이하의 코드다항식, D(x)는 k-1차 이하의 정보다항식, G(x)는 n-k차의 생성다항식이다.

따라서, 정보다항식 D(x)를 보호화한다는 것은 D(x)에 G(x)에 곱하여 코드다항식 C(x)를 얻는 것을 말한다.

(7,4) 코드어의 1bit 에러정정회로에 있어서, 먼저, 4bits의 데이타를 (7,4) 코드어로 부호화하기 위하여 생성다항식 G(x)=x³+x+1을 적용하면 다음 [표 1]과 같은 (7,4) 코드어를 얻을 수 있다.

[표 1]

상기 표 1에서 1bit만이 에러가 발생했을 때 나타낼 수 있는 모든 경우의 수는 7개가 된다. 즉 ＂1011000＂ 코드어에 대해서 자세히 살펴보면 [표 2]와 같다.

[표 2]

상기 표 2에서 나타낸 바와 같이 ＂1011000＂의 1bit만이 에러상태는 나머지 다른 코드어와 일치하지 않는다. 최소의 Hamming 거리를 생각해 보면 다음 식으로 체크비트수를 계산할 수 있다.

제2도를 참조하면, 본 발명에 의한 (7,4) 코드어의 1bit 에러정정회로는 피드백형 연상메모리방식의 신경회로망이다. 도면의 오른쪽 아래부분에서 입력이 들어가서 왼쪽 아래부분으로 출력이 나오게 된다. 오른쪽 부분이 벡터유니트(10) 부분이 되고, 왼쪽 부분이 저장유니트(20) 부분이 된다. 이들 사이에 인버터(INV1∼INV16)를 통하여 피드백되고 또, 신호의 증폭역할을 한다. 입력부분에 전송게이트(TG1∼TG7)를 사용하여 입력신호를 클럭신호(CK)에 따라 제어한다. 이는 피드백된 신호와 입력신호가 겹치는 것을 방지하기 위한 것이다. 전송게이트(TG1∼TG7)를 통과한 신호는 벡터유니트(10) 부분을 그냥 거쳐서 저장유니트(20) 부분의 제1 및 제2시냅스(21), (22), 즉 NMOS 및 PMOS 트랜지스터들을 온/오프 시킨다.

저장유니트(20) 부분은 7개의 뉴런(N1∼N7), 제1 및 제2시냅스(21,22), 그리고 바이어스시냅스(23)들을 가진다. 각 뉴런들(N1∼N7)은 두개의 CMOS인버터들 종속 결합한 것으로서, 전단인버터의 출력라인을 비반전출력라인(NRL1∼NRL7)으로 하고 후단인버터의 출력라인을 반전출력라인(RL1∼RL7)으로 한다. 벡터유니트(10) 부분은 16개의 인버터들(INV1∼INV7)과 복수의 제3시냅스들(11)를 가진다. 상기 제1시냅스(21)인 NMOS 트랜지스터들은 상기 뉴런들의 비반전출력라인들과 상기 인버터들의 바이어스라인들(BL1∼BL16) 사이의 교차부중에서, 상기 [표 1]에 나타낸 모두 16개의 코드어의 ＂0＂에 해당되는 각 위치의 각 교차부에 결합되고, 상기 제2시냅스(21)인 PMOS 트랜지스터들은 ＂1＂에 해당되는 각 위치의 교차부에 결합된다. 상기 각 NMOS 트랜지스터들은 그들의 게이트에 연결되는 비반전출력라인인 ＂HIGY＂상태이면 턴온되어 그들의 드레인이 연결되는 바이어스라인에 억제상태, 즉 Vss 또는 그라운드전위를 단위연결세기로 전달한다. PMOS 트랜지스터들은 그들의 게이트에 연결되는 반전출력라인이 ＂LOW＂상태이면 턴온되어 그들의 드레인이 연결되는 바이어스라인에 흥분상태, 즉 Vcc 또는 공급전압을 단위연결세기로 전달한다. 여기서, PMOS 트랜지스터의 W/L값은 6/2[㎛/㎛)로 하고 NMOS 트랜지스터의 W/L값은 2/2[㎛/㎛]로 하며 이들 단위연결세기 1로 한다. 따라서 흥분과 억제의 세기가 동일할 때에는 흥분상태의 단위연결세기, 즉 PMOS 트랜지스터의 콘덕턴스가 NMOS 트랜지스터의 콘덕턴스보다 우세하게 되므로 흥분상태로 인식되게 된다. 또한 인버터들의 각 바이어스라인에는 바이어스시냅스(23), 즉 NMOS 및 PMOS 트랜지스터가 연결된다.

바이어스시냅스(23)는 입력라인에 연결된 제2시냅스(22)들의 갯수에서 정정할 수 있는 비트의 수를 뺀값을 그들의 연결세기의 값으로 가진다. 예를 들면 0001011의 패턴인 경우 위에서 두번째 인버터(INV2)의 바이어스라인에 연결되는 바이어스시냅스는 PMOS 트랜지스터의 갯수가 3이고 1bit 에러정정이므로 3-1=2의 연결세기로 억제상태를 전달하기 위하여 NMOS 트랜지스터로 구성된다. 이 NMOS 트랜지스터는 W/L=2(2/2)[㎛/㎛]의 기하학적 형상비를 가진다. 첫번째 인버터(INV1)의 바이어스라인(BL1)에 연결되는 바이어스시냅스는 PMOS 트랜지스터의 개수가 0이고 1bit 에러정정이므로 0-1=-1의 연결세기로 흥분상태를 전달하기 위하여 PMOS 트랜지스터로 구성된다. 이 바이어스시냅스(23)들은 들어온 입력이 16개 코드어중에서 자신이 연결된 바이어스라인에 연결된 시냅스패턴과 가장 비슷한 패턴을 가진 코드어를 거친 인버터의 출력라인만 흥분시킨다.

즉 ＂0＂의 값으로 되고 나머지 15개의 출력라인은 억제상태, 즉 ＂1＂의 상태가 되도록 반전된다. 벡터유니트(10) 부분에서는 피드백되는 자기패턴을 찾아서 그 신호가 최종출력으로 나오게 된다. 벡터유니트(10)의 제3시냅스(11)는 뉴런(N1∼N7)들의 입력라인들과 인버터(INV1∼INV6)들의 출력라인들(FL1∼FL16)사이의 각 교차부중에서 상기 1개의 코드어의 각 1bit값이 ＂0＂인 위치에 해당하는 교차부에서는 그에 연결되는 입력라인(IL)에 단위연결세기로 억제상태를 전달하며, 각 bit값이 ＂1＂인 위치에 해당하는 교차부에서는 그에 연결되는 입력라인(IL)에 2^4-1즉 8의 연결세기로 흥분상태를 전달하기 위한 NMOS 및 PMOS 트랜지스터로 구성된다. 여기서 NMOS 트랜지스터의 기하학적 형상비는 W/L=2/2[㎛/㎛]이며 PMOS 트랜지스터의 기하학적 형상비는 W/L=48/2[㎛/㎛]이다. 왜냐하면, 인버터를 거치므로 한 부분만 ＂0＂이 되고 나머지 15부분은 1의 신호가 나오게 된다. 이럴때 하나의 PMOS와 8개의 NMOS가 온되는 경우가 생길 수 있다. 이런 상태를 거친 값이 1이 될려면 PMOS 트랜지스터의 기하학적 형상비는 W/L=8(6/2)[㎛/㎛]로 되어야 한다. 즉 흥분과 억제상태의 동일연결세기에서는 흥분상태가 우세하게 작용된다. 다음 [표 3]은 에러정정회로의 입력데이타에 대한 결과를 나타낸 것이다.

[표 3]

이와 같이 본 발명에서는 신경회로망의 시냅스를 NMOS 및 PMOS 트랜지스터로 구현하고 뉴런을 CMOS 버퍼증폭기로 구현함으로써 VLSI화가 용이하고 주변시스템과 접속이 용이해진다.

Claims

(n,k) 코드어(전체 n비트중 k개의 데이타 비트와, (n-k)개의 검사 비트로 된 코드어)를 n개의 입력라인(IL1∼IL7)에 입력하여 그의 비반전출력라인들 (NRL1∼ NRL7) 및 반전출력라인들(RL1∼RL7)을 구동하기 위한 n개의 뉴런들 (N1∼N7); 바이어스라인(BL)에 가해지는 흥분의 세기와 억제의 세기의 차에 따라 출력라인(FL)를 흥분 또는 억제상태로 구동하기 위한 2^k개의 인버터들(INV1∼ INV16); 상기 비반전출력라인들(NRL1∼NRL7)과 상기 바이어스라인들 (BL1∼BL16) 사이의 각 교차부중 상기 2^k개의 (n,k) 코드어들의 bit신호 ＂0＂에 대응하는 각 교차부에 위치하여 상기 뉴런의 비반전출력신호에 응답하여 상기 바이어스 (BL)에 단위연결세기 ＂1＂로 억제상태를 전달하기 위한 복수의 제1시냅스들(21); 상기 반전출력라인들(RL1∼RL7)과 상기 바이어스라인들(BL1∼BL16) 사이의 각 교차부중 상기 2^k개의 (n,k) 코드어들의 비트신호 ＂1＂에 대응하는 각 교차부에 위치하여 상기 뉴런의 반전출력신호에 응답하여 바이어스라인(BL)에 단위연결세기 ＂1＂로 흥분상태를 전달하기 위한 복수의 제2시냅스들(22); 상기 각 바이어스라인(BL1∼BL16)에 연결되는 제2시냅스들(22)의 갯수에서 정정할 수 있는 bit수를 뺀값이 양수일 때에는 상기 뺀값의 연결세기의 억제상태로, 음수일 때에는 뺀값의 연결세기의 흥분상태로 각 바이어스라인을 바이어스하기 위한 복수의 바이어스시냅스들(23); 상기 뉴런들(N1∼N7)의 입력라인들(IL1∼IL7)과 상기 인버터들(INV1∼INV16)의 출력라인들(FL1∼FL16) 사이의 각 교차부중에서 상기 2^k개의 (n,k) 코드어들의 비트신호 ＂0＂에 대응하는 각 교차부에 위치하여 상기 인버터의 출력신호에 응답하여 입력라인(IL)에 단위연결세기로 억제상태를 전달하며, 비트신호 ＂1＂에 대응하는 교차부에 위치하여 상기 인버터의 출력신호에 응답하여 입력라인에 2^k-1연결세기로 흥분상태를 전달하기 위한 제3시냅스들(11); 및 상기 각 뉴런(N)의 각 입력라인(IL)에 클럭신호(CK)에 따라 입력단자(IN1∼IN7)를 연결하기 위한 n개의 전송게이트(TG1∼TG7)를 구비하여서 된 것을 특징으로 하는 신경회로망을 이용하는 에러정정회로.
제1항에 있어서, 상기 각 뉴런들(N1∼N7)은 두개의 CMOS 인버터들의 종속연결된 것을 특징으로 하는 신경회로망을 이용한 에러정정회로.
제2항에 있어서, 상기 흥분상태를 전달하기 위한 시냅스들은 PMOS 트랜지스터들로, 억제상태를 전달하기 위한 시냅스들은 NMOS 트랜지스터들로 이루어진 것을 특징으로 하는 신경회로망을 이용한 에러정정회로.
제3항에 있어서, 상기 각 시냅스들의 연결세기는 PMOS 및 NMOS 트랜지스터의 기하학적 형성비(채널폭/채널길이)로 설정하는 것을 특징으로 하는 신경회로망을 이용한 에러정정회로.