KR920009094B1

KR920009094B1 - 신경회로망을 이용한 에러정정회로

Info

Publication number: KR920009094B1
Application number: KR1019900009552A
Authority: KR
Inventors: 정호선
Original assignee: 정호선
Priority date: 1990-06-27
Filing date: 1990-06-27
Publication date: 1992-10-13
Also published as: US5166938A; KR920001336A

Abstract

내용 없음.

Description

신경회로망을 이용한 에러정정회로

제1도는 종래의 신경회로망을 이용한 에러정정시스템의 회로도.

제2도는 본 발명에 의한 (7, 4) 코드어의 1bit 에러정정회로의 바람직한 일 실시 회로도.

제3a도 및 제3b도는 본 발명에 의한 (14, 6) 코드어의 2bit 에러정정회로의 바람직한 다른 실시 회로도.

제4도는 제3도의 입력파형도.

제5도는 제4도의 입력파형에 대한 출력파형도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 디코더 20 : 인코더

11 : 제1시냅스 12 : 제2시냅스

21 : 제3시냅스 13 : 제1바이어싱시냅스

22 : 제2바이어싱시냅스 1N1~1N7 : 입력측 뉴런

ON1~ON16 : 출력측 뉴런 NRL1~NRL7 : 비반전출력 라인

RL1~RL7 : 반전출력 IL1~IL16 : 입력라인

OL1~OL16 : 출력라인 L1~L7 : 라인

INV1~INV7 : 인버터

본 발명은 에러정정회로에 관한 것으로, 특히 신경회로망을 이용한 에러정정회로에 관한 것이다.

기존의 논리회로에 의해 설계된 시스템은 보다 커지고 복잡해짐에 따라 회로의 복잡성이나 코스트 상승등의 문제점이 나타나고 있다. 또한 시스템의 각 블럭이나 서브시스템의 정확성, 신뢰성을 높이기 위해 에러 정정 기술들을 필요로 하게 되었다. 그러나, 논리회로방식의 시스템은 사용된 로직게이트들의 물리적 성질 때문에 시스템의 응용에 많은 어려움이 지적되고 있다.

최근, 논리회로방식의 시스템은 한계점을 극복하기 위하여 신경회로망 개념을 이용한 시스템 구현이 활발히 연구진행되고 있다.

Yoshiyasu Takefuji, Paul Hollis, Yoon Pin Foo, 및 Youg B. Cho 등은 제1도에 도시된 신경회로망을 이용한 에러정정시스템을 1987년 6월, 신경회로망 IEEE 1차년도 국제회의에서 발표하였다 (IEEE Cataloy #87THO191-7).

상기 논문 발표에 의한 에러 정정시스템은 Hopfield 모델에 근거한 신경회로망 개념을 이용한 것으로 기존의 에러정정회로보다 원하는 결과를 더 빨리 낼 수 있는 회로를 설계하였다. 그러나 Yoshiyasu Takefuji 등의 회로는 뉴런으로 OP 앰프를, 시냅스로 수동저항소자회로망을 채용하고 있기 때문에 VLSI화에는 문제점을 가지고 있었다. 왜냐하면, 반도체장치에 있어서, 저항소자회로망은 보다 적은 소비전력, 고집적화를 방해하는 요인으로 작용하게 된다. 또한, 상기 회로는 NMOS 및 CMOS 디자인 방식을 따르는 디지탈시스템과는 별도의 인터페이싱이 요구되는 문제점을 가지고 있다.

따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 MOS 트랜지스터를 이용함으로써, 반도체 직접회로화가 용이한 신경회로망을 이용한 에러정정회로를 제공하는데 있다.

본 발명의 다른 목적은 기존의 다른 NMOS 및 CMOS 디지탈시스템과 별도의 인터페이싱없이 직접 연결 가능한 신경회로망을 이용한 에러정정회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은 (n, k) 코드어 (nbits중 k개의 데이타 bits와 n-k개의 검사 bits를 가진 코드어)를 각 bit별로 입력하여 그의 비반전 및 반전출력라인에 출력하기 위한 n개의 입력측 뉴런; 그의 입력라인에 가해지는 흥분의 세기와 억제의 세기의 차에 따라 그의 출력라인을 흥분 또는 억제상태로 구동하기 위한 2^K개의 출력측 뉴런; 상기 (n, k) 코드어의 각 bit값이 ＂0＂인 위치에 대응하는 상기 입력측 뉴런들의 비반전출력라인들과 상기 출력측 뉴런들의 입력라인들 사이의 각 교차부에서, 그에 연결되는 비반전출력라인의 상태에 따라 그에 연결되는 입력라인에 단위 연결세기로 억제상태를 전달하기 위한 복수의 제1시냅스; 상기 (n, k) 코드어의 각 bit값이 ＂1＂인 위치에 대응하는 상기 입력측 뉴런들의 반전출력라인들과, 상기 출력측 뉴런들의 입력라인들 사이의 각 교차부에서, 그에 연결되는 반전출력라인의 상태에 따라 그에 연결되는 입력라인에 단위연결세기로 흥분상태를 전달하기 위한 복수의 제2시냅스; 상기 각 입력라인에 연결되는 제2시냅스들의 갯수에서 정정할 수 있는 bit수를 뺀 값이 양수일 때에는 상기 뺀값의 연결세기로 억제상태를, 음수일 때는 뺀값의 연결세기로 흥분상태를 각 입력라인에 전달하기 위한 복수의 제1바이어싱시냅스; 상기 출력측 뉴런들의 출력라인들과 교차되는 3개의 라인에 가해지는 흥분의 세기와 억제의 세기에 차에 따라 흥분 또는 억제상태를 각각 반전출력하기 위한 n개의 인버터; 상기 (n, k) 코드어의 각 bit값이 ＂1＂인 위치에 대응하는 상기 출력측 뉴런들의 출력라인들과 상기 라인들 사이의 각 교차부에서, 그에 연결되는 출력라인의 상태에 따라 그에 연결되는 라인에 단위연결세기로 억제상태를 전달하기 위한 복수의 제3시냅스; 및 상기 각 라인에 단위연결세기로 흥분상태를 전달하기 위한 복수의 제2바이어싱시냅스를 구비하여서 된 것을 특징으로 한다. 여기서 입력측 및 출력측 뉴런의 2개의 CMOS 인버터를 종속연결한 버퍼증폭기이고, 자극을 전달하기 위한 시냅스는 PMOS 트랜지스터, 억제를 전달하기 위한 시냅스는 NMOS 트랜지스터로 구성한다. 또한 제1 및 제2 시냅스들과 제1바이어싱시냅스들에서는 자극의 세기와 억제의 세기가 동일할 때에는 자극의 세기가 우세하도록 자극과 억제의 단위연결세기를 설정하고, 제3시냅스들과 제2바이어싱시냅스들에서는 억제의 세기가 우세하도록 단위연결세기를 설정한다. 시냅스들의 연결세기는 NMOS 및 PMOS 트랜지스터의 기하학적 형상비(W/L : 채널폭/채널길이)로 설정한다.

이와 같이 본 발명에서는 COMS 디자인 기술로 신경회로망을 이용한 에러정정회로를 설계함으로써 다른 디지탈시스템과 별도의 인터페이싱 없이 통상의 CMOS 프로세서 기술로 직접 원칩상에 같이 집적화시킬 수 있다.

첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.

먼저 에러정정체계에 대해서 알아보면, (n, k) 코드어는 kbits의 데이타 bit와 (n-k)bits의 체크 bit로 구성이 된다. 즉 전체가 nbits, 그리고 k개의 데이타 bits로 구성된 코드어라는 것을 나타낸다.

일반적으로, (n, k) 코드어는 다음의 다행식 표현기법을 이용하여 모두 2^K개의 코드어를 얻을 수 있다.

즉

C(X)=D(X)×G(X)

여기서, C(X)는 n-1차 이하의 코드다항식, D(X)는 k-1차 이하의 정보다항식, G(X)는 n-k차의 생성다항식이다.

따라서, 정보다항식 D(X)를 부호화한다는 것은 D(X)에 G(X)를 곱하여 코드다항식 C(X)를 얻는 것을 말한다.

[실시예 1]

(7, 4) 코드어의 1bit 에러 정정회로

먼저, 4bit 데이타를 (7, 4) 코드어로 부호화하기 위하여 생성다항식 G(X)=X³+X+1을 적용하면 다음 ＜표 1＞과 같은 (7, 4) 코드어를 얻을 수 있다.

[표 1]

상기 표 1에서 1bit만이 에러가 발생했을 때 나타날 수 있는 모든 경우의 수는 7개가 된다. 즉 ＂1011000＂ 코드어에 대해서 자세히 살펴보면 ＜표 2＞와 같다.

[표 2]

상기 ＜표 2＞에서 나타낸 바와 같이 ＂1011000＂의 1bit만이 에러상태는 나머지 다른 코드어와 일치하지 않는다. 최소의 Hamming 거리를 생각해 보면 다음 식으로 체크비트수를 계산할 수 있다.

Df≥2t+1

(t는 정정된 비트의 수)

(Df는 체크비트의 수)

제2도를 참조하면, 본 발명에 의한 (7, 4) 코드어의 1bit 에러정정회로는 크게 단일층 퍼셉트론 모델타입의 디코너(10)와 이를 수정하는 인코더(20)로 구성되어 있다. 디코더(10)는 7개의 입력측 뉴런(1N1~1N7)을 가진다. 각 입력측 뉴런(1N1~1N7)들은 두 개의 CMOS 인버터를 종속 결합한 것으로서, 전단인버터의 출력라인을 비반전출력라인(NRL1~NRL7)으로 하고 후단인버터의 출력라인을 반전출력라인(RL1~RL7)으로 가진다. 디코더(10)는 2⁴=16개의 출력측 뉴런(ON1~ON16)을 가진다. 각 출력측 뉴런(ON1~ON16)들은 두 개의 CMOS 인버터를 종속 결합한 것으로서 이들은 각 입력라인(IL1~IL16)에 가해지는 흥분의 세기와 억제의 세기의 차에 따라 그의 출력라인(OL1~OL16)을 흥분 또는 억제상태로 구동한다. 상기 입력측 뉴런들의 비반전출력라인들과 상기 출력측 뉴런들의 입력라이들 사이의 교차부중에서, 상기 ＜표 1＞에 나타낸 모두 16개의 코드어의 ＂0＂에 해당되는 각 위치에 제1시냅스(11)인 NMOS 트랜지스터들을 연결한다. 상기 입력측 뉴런들의 반전출력라인들과 상기 출력측 뉴런들의 입력라인들 사이의 교차부중에서 16개의 코드어의 ＂1＂에 해당되는 각 위치에 제2시냅스(12)인 PMOS 트랜지스터를 연결한다. 상기 각 NMOS 트랜지스터들은 그들의 게이트에 연결되는 비반전출력라인이 ＂HIGH＂ 상태이면 턴온되어 그들의 드레인이 연결되는 입력라인에 억제상태, 즉 Vss 또는 그라운드 전위를 단위 연결세기로 전달한다. PMOS 트랜지스터들은 그들의 게이트에 연결되는 반전출력라인이 ＂LOW＂ 상태이면 턴온되어 그들의 드레인이 연결되는 입력라인에 흥분상태, 즉 Vcc 또는 공급전압을 단위 연결세기로 전달한다. 여기서, PMOS 트랜지스터의 W/L값은 6/2[μm/μm]로 하고 NMOS 트랜지스터의 W/L값은 2/2[μm/μm]로 하며 이를 단위연결세기로 한다. 따라서, 흥분과 억제의 세기가 동일할 때에는 흥분상태의 단위연결세기 즉 PMOS 트랜지스터의 콘덕턴스가 NMOS 트랜지스터의 콘덕턴스보다 우세하게 되므로 흥분상태로 인식되게 된다.

또한 출력측 뉴런들의 각 입력라인에는 제1바이어싱시냅스(13), 즉 NMOS 및 PMOS 트랜지스터가 연결된다. 제1바이어싱시냅스(13)는 각 입력라인에 연결된 제2시냅스(12)들의 갯수에서 정정할 수 있는 비트의 수를 뺀 값을 그들의 연결세기의 값으로 가진다. 예를 들면, 0001011의, 패턴인 경우 위에서 두번째 입력라인(IL2)에 연결되는 제1바이어싱시냅스(13)는 PMOS 트랜지스터의 갯수가 3이고 1bit 에러정정이므로 3-1=2의 연결세기로 억제상태를 전달하기 위하여 NMOS 트랜지스터로 구성된다. 이 NMOS 트랜지스터는 W/L=2·(2/2)[μm/μm]의 기하학적 형상비를 가진다. 첫번째 입력라인(IL1)에 연결되는 제1바이어싱 시냅스(13)는 PMOS 태랜지스터의 갯수가 0이고 1bit 에러 정정이므로 0-1=-1의 연결세기로 흥분상태를 전달하기 위하여 PMOS 트랜지스터로 구성된다. 이 제1바이어싱시냅스 (13)들은 들어온 입력이 16개 코드어중에서 자신이 연결된 입력라인에 연결된 시냅스 패턴과 가장 비슷한 패턴을 가진 코드어를 거친 출력측 뉴런의 출력라인만 흥분상태, 즉 ＂1＂의 값으로 되고 나머지 15개의 출력라인은 억제상태 즉, ＂0＂의 상태가 되도록 한다. 한 개의 출력측 뉴런이 시냅스들에 의해 흥분되어 출력이 흥분상태로 될 수 있는 모든 경우의 수는 8개가 된다. 이와 같이 디코더(10)에서는 16개의 코드어중에서 어떤 하나의 코드어가 결정되면 인코더(20)에서 정정하게 된다. 인코더(20)는 상기 출력측 뉴런(ON1~ON16)들의 출력라인들(OL1~OL16)에 교차되는 라인들(L1~L7)을 가진다. 이 라인들(L1~L7)은 각각 인버터(INV1~INV7)을 통하여 출력단자와 연결된다.

이 인코더(20)는 출력라인들(OL1~OL16)과 라인들(L1~L7)의 사이의 각 교차부중에서 상기 ＜표 1＞에 나타낸 (7, 4) 코드어의 ＂1＂에 해당되는 각 위치에 제3시냅스(21)인 NMOS 트랜지스터을 연결한다. 이 제3시냅스(21)인 NMOS 트랜지스터들은 그들의 게이트에 연결되는 출력라인의 ＂HIGH＂상태에 따라 턴온되어 억제상태, 즉 Vss 또는 그라운드전위를 그들의 드레인이 연결된 라인에 단위 연결세기로 전달한다. 상기 라인들(L1~L7)에는 제2바이어싱시냅스(22) 즉, PMOS 트랜지스터들이 연결된다. 제2바이어싱시냅스(22)들은 단위연결세기로 흥분상태, 즉 Vcc 또는 공급전압을 그들의 드레인이 연결된 라인에 전달하여 통상시에 인버터의 출력단자들 ＂0＂ 즉 LOW 상태로 하는 역할을 한다. 인코더에서 NMOS 트랜지스터의 단위연결세기는 2/2[μm/μm]로 설정되고 PMOS 트랜지스터의 단위연결세기는 5/2[μm/μm]로 설정된다. 따라서 흥분과 억제의 동일 연결세기에서는 억제상태가 우세하게 작용된다. 다음 ＜표 3＞은 에러정정회로의 입력데이타에 대한 결과를 나타낸 것이다.

[표 3]

[실시예 2]

(14, 6) 코드어의 2bit 에러정정회로

상술한 [실시예 1]과 동일한 과정으로 생성다항식 G(X)=X⁸+X⁷+X⁶+X⁴+1를 적용하면 다음 ＜표 4＞와 같은 2⁶=64개의 코드어를 얻을 수 있다.

[표 4]

이 ＜표 4＞의 6개의 코드어에서의 2bit에서 상태는 나머지 다른 코드어와 일치하지 않아야 한다. 최소의 Hamming 거리는 상술한 식에 의하여 5bit임을 알 수 있다. 서로간의 코드어에서 5bit의 차이가 나기 위해서 체크비트가 8bit 필요하게 된다. 예를 들어, 상기 ＜표 4＞에서 두번째 코드어 ＂00001 0001011＂에서 에러가 발생했을 때 나타날 수 있는 모든 경우의 수는 106가지이다. 즉, 자기자신이 들어왔을 때, 1bit 더해졌을 때, 1bit 빠졌을 때, 1bit 더해지고 1bit 빠졌을 때, 2bit 더해졌을 때, 그리고 2bit 빠진 경우이다. 각 각의 경우는 ＜표 5＞에서 부터 ＜표 9＞에 나타난 바와 같다.

[표 5]

＂000001 00010111＂에서 1BIT 더해진 ERROR 상태

[표 6]

＂000001 00010111＂에서 1BIT 빠진 ERROR 상태

[표 7]

＂000001 00010111＂에서 1BIT 더해지고 1BIT 빠진 ERROR 상태

[표 8]

＂000001 00010111＂에서 2BIT 더해진 경우

[표 9]

위에서와 같은 106가지의 입력이 들어왔을 때 두번째 코드어의 출력값만이 1이 되고 나머비 63개의 출력값은 0이 된다.

제3a도 및 제3b도를 참조하면, (14, 6) 코드어의 2bit 에러정정회로는 제2도의 (7, 4) 코드어의 1bit 에러정정회로를 코드어의 길이에 비례하여 확장시킨 것으로 그 기본적인 개념은 동일하므로 상세한 설명은 생략한다.

제4도는 제3a도 및 제3b도의 회로에서 코드어 ＂00000100010111＂과 ＂000000 00000000＂의 에러패턴에 대한 입력파형도이다. 입력을 초기치는 0으로 세팅시킨후 각각 5msec의 시간마다 1 더해진 경우, 2 더해진 경우, ＂00000100010111＂의 패턴, 거기서 1 빠진 경우, 2 빠진 경우, 1 더해진 경우, 2 더해진 경우를 각각 나타낸다. 제5도는 제4도의 입력에 대한 출력파형도이다. 제4도에서 ＂000000 00000000＂에 가까운 입력이 들어왔을 때는 ＂000000 000000000＂가 출력되고, ＂00000100010111＂에 가까운 입력이 들어왔을 때는 ＂00000100010111＂이 나옴을 알 수 있다.

이와 같이 본 발명에서는 회로의 단순성, 병렬처리 또는 빠른 처리속도 및 고집적 VLSI 등의 장점을 가진다.

Claims

(n, k) 코드어(전체 nbits중 k개의 데이타 bits와, (n-k)개의 검사 bits로 된 코드어)를 각 bit별로 입력하여 그의 비반전(NRL) 및 반전출력라인(RL)에 출력하기 위한 n개의 입력측 뉴런들(IN1~IN7); 그의 입력라인(IL)에 가해지는 흥분의 게시와 억제의 세기의 차에 따라 그의 출력라인(OL)을 흥분 또는 억제상태로 구동하기 위한 2개의 출력측 뉴런들(ON1~ON16); 상기 2^K개의 (n, k) 코드어들의 각 bit값이 ＂0＂인 위치에 해당하는 상기 입력측 뉴런들(IN1~IN7)의 비반전 출력라인들(NRL1~NRL7)과 상기 출력측 뉴런들(ON1~ON16)의 입력라인들(ON1~IN16) 사이의 각 교차부에서, 그에 연결되는 비반전출력라인(NRL)의 상태에 따라 그에 연결되는 입력라인(IL)에 단위연결세기로 억제상태를 전달하기 위한 복수의 제1시냅스들(11); 상기 2^K개의 (n, k) 코드어들의 각 bit 값이 ＂1＂인 위치에 해당하는 상기 입력측 뉴런들(IN1~IN7)의 반전출력라인들(RL1~RL7)과 상기 출력측 뉴런들(ON1~ON16)의 입력라인들(IN1~IN16) 사이의 각 교차부에서, 그에 연결되는 반전출력라인(RL)의 상태에 따라 그에 연결되는 입력라인(IL)에 단위연결세기로 흥분상태를 전달하기 위한 복수의 제2시냅스들(12); 상기 각 입력라인(IL)에 연결되는 제2시냅들(12)의 갯수에서 정정할 수 있는 bit수를 뺀 값이 양수일 때에는 억제 상태를, 음수일때에는 흥분상태를 뺀 값의 연결세기로 각 입력라인(IL)에 전달하기 위한 복수의 제1바이어싱 시냅스들(13); 상기 출력측 뉴런들(ON1~ON16)이 출력라인들(OL1~OL16)과 교차되는 n개의 라인들(L1~L7)에 가해지는 흥분의 세기와 억제의 세기의 차에 따라 흥분 또는 억제상태를 반전출력하기 위한 n개의 인버터들 (INV1~INV7); 상기 (n, k) 코드어들의 각 비트값이 ＂1＂인 위치에 해당하는 상기 출력측 뉴런들(ON1~ON16)의 출력라인들 (OL1∼OL16)과 상기라인들(L1∼L7)사이의 각 교차부에서 그에 연결되는 출력라인(OL)의 상태에 따라 그에 연결되는 라인(L)에 단위 연결세기로 억제 상태를 전달하기 위한 복수의 제3스냅스들(21); 및 상기 각 라인들(L1~L7)에 단위 연결세기로 흥분상태를 전달하기 위한 복수의 제2바이어싱 시냅스들(22)를 구비하여서 된 신경회로망을 이용한 에러정정회로.
제1항에 있어서, 상기 각 입·출력측 뉴런들(IN1~IN7)(ON1~ON16)은 두개의 CMOS인버터의 종속 연결로 된 것을 특징으로 하는 신경회로망을 이용한 에러정정회로.
제2항에 있어서, 상기 억제상태를 전달하기 위한 시냅스들은 NMOS 트랜지스터로, 상기 흥분상태를 전달하기 위한 시냅스들은 PMOS 트랜지스터로 구성한 것을 특징으로 하는 신경회로망을 이용한 에러정정회로.
제3항에 있어서, 상기 시냅스들의 연결세기는 NMOS 및 PMOS 트랜지스터의 가하학적 형성비(채널 폭/ 채널길이)로 설정하는 것을 특징으로 하는 신경회로망을 이용한 에러정정회로.