KR910013566A - 실리콘-온-인슐레이터(silicon-on-insulator) 구조를 갖는 반도체 장치 및 그의 제조 방법 - Google Patents

실리콘-온-인슐레이터(silicon-on-insulator) 구조를 갖는 반도체 장치 및 그의 제조 방법 Download PDF

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세끼자와 다다시
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Abstract

내용 없음.

Description

실리콘-온-인슐레이터(SILICON-ON-INSULATOR) 구조를 갖는 반도체 장치 및 그의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는, 본 발명에 의한 제조방법의 제1실시예의 중요단계들에 있어서, 본 발명에 의한 반도체 장치의 제1실시예의 요부들을 각각 나타내는 횡단면도들.

Claims (43)

  1. 반도체로된 제1기판(3)과, 이 제1기판상에 형성된 제1절연막(2,4,7)과, 이 제1절연막 상에 형성된 반도체로된 제2기판(1)과, 이 제2기판은 상층표면을 갖으며, 상기 제2기판의 상층표면으로부터 상기 제1절연막의 적어도 일부까지 연장된 측벽을 갖는 트렌치(5)를 구비한 반도체 장치에 있어서; 상기 트렌치(5)를 구비한 반도체 장치에 있어서; 상기 트렌치(5)의 측벽을 실질상 한정하는 제2절연막(12)을 더 구비하는 것이 특징인 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 반도체기판(3,1)이 실리콘으로 되고, 상기 제1절연막(2,4,7)이 이산화실리콘으로 된 것이 특징인 반도체 장치.
  3. 제2항에 있어서, 상기 제2절연막(12)이 이산화실리콘으로 된 것이 특징인 반도체 장치.
  4. 제1항에 있어서, 상기 트렌치(5)가 상기 제2기판(1)의 상층표면으로부터, 그의 저부가 상기 제1절연막(2,4,7)을 관통하여 상기 제1기판(3)의 일부까지 연장돼있고, 상기 반도체장치가 상기 트렌치의 저부를 상기 제1기판의 측면상에 실질적으로 한정되는 제3절연막(13)을 더 구비하며, 상기 제2절연막(12)이 상기 트렌치의 측벽을 상기 제2기판의 측면상에 한정하는 것이 특징인 반도체 장치.
  5. 제4항에 있어서, 상기 제1과 제2기판(3,1)이 실리콘으로 되고, 상기 제2 및 제3절연막(12,13)각각이, 상기 제1과 제2기판의 산화된 부분들인 것이 특징인 반도체 장치.
  6. 제1항에 있어서, 상기 트렌치(5) 내부를 채우는 매입물질(14)과, 이 매입물질의 노출된 상단을 커버하고 상기 제2절연막(12)에 접속돼 제4절연막(15)을 더 구비한 것이 특징인 반도체 장치.
  7. 제1항 또는 6항에 있어서, 상기 트렌치(5) 내측을 커버하는 제5절연막(16,18,20)과, 상기 제5절연막상에 형성되어 상기 트렌치의 내측을 채우는 매입물질(14) 및, 이 매입물질의 노출된 상단을 커버하며 상기 제5절연막을 접속된 제4절연막(15)을 더 구비한 것이 특징인 반도체 장치.
  8. 제1항에 있어서, 상기 트렌치(5) 내측을 커버하는 제5절연막(16,18,20)과, 상기 제5절연막상에 형성된 제6절연막(17,19,21)과, 이 제6절연막상에 형성되고 상기 트렌치의 내측을 채우는 매입물질(14) 및, 이 매입물질의 노출된 상단을 커버하고 상기 제6절연막에 접속된 제4절연막(15)을 더 구비한 것이 특징인 반도체 장치.
  9. 제8항에 있어서, 상기 제5 및 제6절연막들(16,18,20; 17,19,21)이 서로 상이한 물질들로 된 것이 특징인 반도체 장치.
  10. 제1항에 있어서, 상기 제1절연막(2,4)이 서로 접합된 상단 및 저부 절연막들로 구성되고, 상기 상단 절연막(2)이 상기 제2기판(1)상에 최초로 형성되고, 상기 저부 절연막(4)이 상기 제1기판(3)상에 최초로 형성되고, 상기 트렌치(5)는, 상기 제2기판의 상층표면으로부터 상기 상단 절연막의 적어도 일부까지 연장된 것이 특징인 반도체 장치.
  11. 제10항에 있어서, 상기 트렌치(5)가, 상기 제2기판(1)의 상층표면으로부터 상기 저부 절연막(4)의 일부까지 연장된 것이 특징인 반도체 장치.
  12. 제10항 또는 제11항에 있어서, 상기 제1 및 제2 기판(3,1)이 실리콘으로 되고, 상기 제1절연막(2,4)이 이산화실리콘으로 된 것이 특징인 반도체 장치.
  13. 제1항에 있어서, 상기 제2절연막(12)이 이산화실리콘으로 된 것이 특징인 반도체 장치.
  14. 제10항에 있어서, 상기 트렌치(5)가 상기 제2기판(1)의 상층표면으로부터, 상기 제1절연막(2,4)인 상기 상단 및 저부 절연막을 관통하여 그의 저부가 상기 제1기판(3)의 일부까지 연장돼 있고 상기 트렌치의 저부를 상기 제1기판의 측면상에 실질상 한정하는 제3절연막(13)을 더 구비하며, 상기 제2절연막이 상기 트렌치의 측벽을 상기 제2기판의 측면상에 한정하는 것이 특징인 반도체 장치.
  15. 제14항에 있어서, 상기 제1 및 제2기판(3,1)이 실리콘으로 되고, 상기 제2 및 제3절연막(12,13)이 각각 상기 제1 및 제2기판의 산화된 부분들인 것이 특징인 반도체 장치.
  16. 제14항에 있어서, 상기 트렌치(5) 내부를 채우는 매입물질(14)과, 이 매입물질의 노출된 상단을 커버하고 상기 제2절연막(12)에 접속된 제4절연막(15)을 더 구비한 것이 특징인 반도체 장치.
  17. 제14항에 있어서, 상기 트렌치(5) 내측을 커버하는 제5절연막(16,18,20)과, 상기 제5절연막상에 형성되어 상기 트렌치의 내측을 채우는 매입물질(14) 및, 이 매입물질의 노출된 상단을 커버하며 상기 제5절연막에 접속된 제4절연막(15)을 더 구비한 것이 특징인 반도체 장치.
  18. 제14항에 있어서, 상기 트렌치(5) 내측을 커버하는 제5절연막(16,18,20)과, 상기 제5절연막상에 형성된 제6절연막(17,19,21)과, 이 제6절연막상에 형성되고 상기 트렌치의 내측을 채우는 매입물질(14) 및, 이 매입물질의 노출된 상단을 커버하고 상기 제6절연막에 접속된 제4절연막(15)을 더 구비한 것이 특징인 반도체 장치.
  19. 제18항에 있어서, 상기 제5 및 제6절연막(16,18,20; 17,19,21)이 서로 다른 물질들로 된 것이 특징인 반도체 장치.
  20. 제1기판(3), 이 제1기판상에 형성된 제1절연막(2,4,7) 및 제1절연막상에 형성된 제2기판(1)을 구비한 적층체를 제조하고 상기 제2기판의 상층표면으로부터 상기 제1절연막의 적어도 일부까지 연장된 트렌치(5)를 형성하고 상기 트렌치는 잔사층(11)과 상기 트렌치내에 노출된 제1절연막의 측면에 의해 한정된 측벽을 갖으며, 상기 잔사층은, 상기 트렌치의 형성에 기인하여 트렌치내에 노출된 적어도 제2기판상에 발생되는 반도체 장치의 제조방법에 있어서; 상기 트렌치(5) 내의 상기 잔사층(11)을 제거하는 공정 및, 상기 제1절연막(2,4,7)의 측면을 제외한 트렌치 내부에 제2절연막(12)을 형성하여 상기 트렌치내에 노출된 제2절연막의 표면이 상기 제1절연막의 측면과 실질적으로 일치하도록 하는 공정으로 이루어지는 것이 특징인 반도체 장치의 제조방법.
  21. 제20항에 있어서, 상기 제1 및 제2기판(3,1)이 실리콘으로 되고, 상기 제1절연막(2,4,7)이 이산화실리콘으로 된 것이 특징인 반도체 장치의 제조방법.
  22. 제21항에 있어서, 상기 제2 및 제3절연막(12,13)이 이산화실리콘으로 된 것이 특징인 반도체 장치의 제조방법.
  23. 제20∼22항중 임의의 1항에 있어서, 상기 트렌치(5) 형성 공정에서, 상기 제2기판(1)의 상층표면으로부터 상기 제1절연막(2,4,7)을 관통하여 그 저부가 상기 제1기판(3)의 일부까지 연장된 트렌치를 형성하고, 상기 제2절연막(12) 형성공정에서, 또한 상기 제1기판의 측면상의 상기 트렌치 저부에 상기 제3절연막(13)을 형성하는 것이 특징인 반도체 장치의 제조방법.
  24. 제23항에 있어서, 상기 제1 및 제2기판(3,1)이 실리콘으로 되고, 상기 제2 및 제3 절연막(12,13) 형성공정에서 상기 트렌치(5) 내에 노출된 상기 제1 및 제2 기판의 부분들을 산화시키는 것이 특징인 반도체 장치의 제조방법.
  25. 제23항에 있어서, 상기 트렌치(5)의 내측을 매입물질(14)로 채우는 공정과, 상기 매입물질의 노출된 상단을 커버하며 상기 제2절연막(12)에 접속되는 제4절연막(15)을 형성하는 공정을 더 행하는 것이 특징인 반도체 장치의 제조방법.
  26. 제23항에 있어서, 상기 트렌치(5) 내측을 커버하는 제5절연막(16,18,20)을 형성하는 공정과, 상기 트렌치 내측을 채우는 매입물질(14)을 상기 제3절연막상에 형성하는 공정 및, 상기 매입물질의 노출된 상단을 커버하며 상기 제5절연막에 접속된 제4절연막(15)을 형성하는 공정을 더 행하는 것이 특징인 반도체 장치의 제조방법.
  27. 제23항에 있어서, 상기 트렌치(5) 내측을 커버하는 제5절연막(16,18,20)을 형성하는 공정과, 이 제5절연막상에 제6절연막(17,19,21)을 형성하는 공정과, 이 제6절연막상에 매입물질(14)을 형성하여 상기 트렌치 내측을 채우는 공정 및, 상기 매입물질의 노출된 상단을 커버하며, 상기 제6절연막에 접속되는 제4절연막(15)을 형성하는 공정을 더 행하는 것이 특징인 반도체 장치의 제조방법.
  28. 제27항에 있어서, 상기 제5 및 제6절연막(16,18,20; 17,19,21)이 서로 다른 물질들로 된 것이 특징인 반도체 장치의 제조방법.
  29. 제20항에 있어서, 상기 적층체 제조공정에서, 서로 접합된 상단 및 저부 절연막(2,4)으로부터 상기 제1절연막(2,4)을 형성하고, 상기 상단 절연막(2)을 상기 제2기판(1)상에 최초로 형성하고, 상기 저부 절연막(4)을 상기 제1기판사에 최초로 형성하고, 상기 트렌치 형성 공정에서, 상기 제2기판의 상층 표면으로부터 상기 상단절연막의 적어도 일부까지 연장된 트렌치(5)를 형성하는 것이 특징인 반도체 장치의 제조방법.
  30. 제29항에 있어서, 상기 트렌치 형성 공정에서, 상기 제2기판(1)의 상층표면으로부터 상기 저부 절연막(4)의 일부까지 연장된 트렌치(5)를 형성하는 것이 특징인 반도체 장치의 제조방법.
  31. 제29항에 있어서, 상기 제1 및 제2기판(3,1)이 실리콘으로 되고, 상기 제1절연막(2,4)이 이산화실리콘으로 된 것이 특징인 반도체 장치의 제조방법.
  32. 제31항에 있어서, 상기 제2절연막 형성 공정에서 적어도 상기 트렌치(5)내에 노출된 상기 제2기판(1)의 일부를 산화시켜 이산화 실리콘으로 된 상기 제2 및 제3 절연막(12,13)을 형성하는 것이 특징인 반도체 장치의 제조방법.
  33. 제29항에 있어서, 상기 트렌치(5) 형성 공정에서, 상기 제2기판(1)의 상층표면으로부터 상기 제1절연막(2,4)인 상기 상단 및 저부 절연막을 관통하여 트렌치의 저부가 상기 제1기판(3)의 일부까지 연장된 트렌치(5)를 형성하고, 상기 제2절연막 형성 공정에서, 또한, 상기 제1기판의 측면상의 상기 트렌치 저부에 상기 제3절연막(13)을 형성하는 것이 특징인 반도체 장치의 제조방법.
  34. 제33항에 있어서, 상기 제1 및 제2기판(3,1)이 실리콘으로 되고, 상기 제2절연막형성 공정에서, 상기 트렌치(5)내에 노출된 상기 제1 및 제2기판의 부분들을 산화시켜 이산화실리콘으로 된 상기 제1절연막(2,4)을 형성하는 것이 특징인 반도체 장치의 제조방법.
  35. 제33항에 있어서, 상기 트렌치(5)의 내측을 매입물질(14)로 채우는 공정과, 사기 매입물질의 노출된 상단을 커버하며 상기 제1절연막(2,4)에 접속되는 제4절연막(15)을 형성하는 공정을 더 행하는 것이 특징인 반도체 장치의 제조방법.
  36. 제33항에 있어서, 상기 트렌치(5) 내측을 커버하는 제5절연막(16,18,20)을 형성하는 공정과, 상기 트렌치 내측을 채우는 매입물질(14)을 상기 제5절연막상에 형성하는 공정 및, 상기 매입물질의 노출된 상단을 커버하며 상기 제5절연막에 접속된 제4절연막(15)을 형성하는 공정을 더 행하는 것이 특징인 반도체 장치의 제조방법.
  37. 제33항에 있어서, 상기 트렌치(5)의 내측을 커버하는 제5절연막(16,18,20)을 형성하는 공정과, 이 제3절연막상에 제6절연막(17,19,21)을 형성하는 공정과, 이 제6절연막상에 매입물질(14)을 형성하여 상기 트렌치 내측을 채우는 공정 및, 상기 매입물질의 노출된 상단을 커버하며, 상기 제6절연막에 접속되는 제4절연막(15)을 형성하는 공정을 더 행하는 것이 특징인 반도체 장치의 제조방법.
  38. 제37항에 있어서, 상기 제5 및 제6절연막(16,18,20;17,19,21)이 서로 다른 물질들로 된 것이 특징인 반도체 장치의 제조방법.
  39. 제20항에 있어서, 상기 적층체 제조공정에서, 상기 제1기판(3) 상에 형성된 제1절연막(7)을 상기 제2기판(1)상에 접합시키는 것이 특징인 반도체 장치의 제조방법.
  40. 제20항에 있어서, 상기 적층체 제조공정에서, 상기 제2기판(1)상에 형성된 상기 제1절연막(7)을 상기 제1기판(3)상에 접합시키는 것이 특징인 반도체 장치의 제조장치.
  41. 제20항에 있어서, 상기 적층체 제조공정에서, 산소 주입분리법에 의해서 산소 이온을 실리콘 기판중에 주입하여 상기 제1절연막(7)을 형성하고, 상기 제1절연막이 상기 실리콘 기판을 상기 제1 및 제2 기판(3,1)으로 분리하는 것이 특징인 반도체 장치의 제조방법.
  42. 제20항에 있어서, 상기 적층체 제조공정에서, 이산화실리콘층과 폴리실리콘층을 실리콘 기판상에 적층하고, 상기 폴리실리콘층에 에너지 빔을 조사하여 재결정화에 의한 단결정층을 형성하며, 상기 실리콘 기판이 상기 제1 및 제2기판(3,1)중 하나를 형성하고, 상기 이산화실리콘층이 상기 제1절연막(7)을 형성하며, 상기 단결정층이 상기 제1 및 제2 기판중 나머지 하나를 형성하는 것이 특징인 반도체 장치의 제조방법.
  43. 제20항에 있어서, 상기 제1 및 제2기판(3,1)이 실리콘으로 되고, 상기 제1절연막(2,4,7)이 이산화실리콘으로 되며, 상기 잔사층 제거공정에서, HF/HNO3, HF/HNO3/H2O2/Br2, HF/HNO3/H2O2/CrO3, HF/HNO3/H2O2/H2SO4, HF/HNO3/H2O2, HF/HNO3/H3PO4, HF/H3PO4로 이루어진 그룹에서 선택된 에칭제를 사용하여 습식에칭하는 것이 특징인 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0488657A (ja) * 1990-07-31 1992-03-23 Toshiba Corp 半導体装置とその製造方法
US5480832A (en) * 1991-10-14 1996-01-02 Nippondenso Co., Ltd. Method for fabrication of semiconductor device
US5441599A (en) * 1992-01-30 1995-08-15 Advanced Micro Devices Lightly doped drain etch method for semiconductor manufacture
PL337039A1 (en) 1997-05-30 2000-07-31 Unilever Nv Particulate granular detergent compositions
GB9711356D0 (en) 1997-05-30 1997-07-30 Unilever Plc Particulate detergent composition

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4261791A (en) * 1979-09-25 1981-04-14 Rca Corporation Two step method of cleaning silicon wafers
JPS56161638A (en) * 1980-05-16 1981-12-12 Fujitsu Ltd Wash-treating method
JPS62293759A (ja) * 1986-06-13 1987-12-21 Matsushita Electric Ind Co Ltd 半導体装置
JPS63314844A (ja) * 1987-06-18 1988-12-22 Toshiba Corp 半導体装置の製造方法
JP2685819B2 (ja) * 1988-03-31 1997-12-03 株式会社東芝 誘電体分離半導体基板とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100371655B1 (ko) * 1999-08-30 2003-02-11 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법

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