KR910009931B1 - 정전 방전 입력 보호회로 - Google Patents

Abstract

내용 없음.

Description

[발명의 명칭]

정전 방전 입력 보호회로

[도면의 간단한 설명]

제1a도에서 제1f도까지는 회로의 각층의 평면에 대한 칼마형 플로트(Calma style plot)에 의해 본 발명의 입력회로의 기하학적 형태를 나타낸 것으로서,

제1a도는 N⁺확산층이다.

제1b도는 다결정 실리콘(이하 폴리라 칭함)접촉이다.

제1c도는 N⁺확산층과 폴리와의 (매몰)접촉이다.

제1d도는 다른 폴리층이다.

제1e도는 폴리와 알루미늄과의 (금속)접촉이다.

제1f도는 금속(알루미늄)층이다.

제2a-제2f도는 제1a-제1f도의 각층을 누적적으로 형성하여 가는 과정을 나타내는 것으로서,

제2a도는 제1a도와 동일하고,

제2b도는 제1a도와 제1b도의 층의 결합이고,

제2c도는 제1a도, 제1b도, 제1c도의 층을 축적한 형태를 나타낸 것이다.

제3도는 종래 회로의 확산층과 입력금속과의 접촉영역을 나타내는 단면도이다.

제4도는 제2f도의 4-4선을 따라 절단된 본 발명의 입력회로의 단면도이다.

제5도는 직각 구조로 된 금속접촉/N⁺확산영역의 사시도이다.

제6도는 비동심의 원형금속접촉/N⁺확산영역을 나타내는 도면이다.

제7도는 근접한 다른 N⁺영역과 함께 본 발명에 따른 동심의 원형 금속접촉/확산영역을 나타내는 도면이다.

제8도는 제2f도의 8-8선에 따른 단면도이다.

[발명의 상세한 설명]

본 발명은 인가된 정전 방전에 의한 MOS반도체 소자의 입력회로의 손상을 막기 위한 개선된 보호회로와 그것에 연결된 게이트 전극에 관한 것이다.

[발명의 배경]

반도체 접합(junction)과 특히 MOS 트랜지스터의 게이트 산화물이 정전방전(ESD ; electrostatic discharge)에 의해서 쉽게 손상된다는 것은 이미 잘 알려진 사실이다.

이산화규소(SiO₂)게이트 절연체는 대개 400Å정도의 두께를 가지고 있으며, 항복전위는 20-500V정도이다. 반도체 소자의 하나이상의 핀이 이미 그것에 걸려있는 정전 전위와는 다른 정전 전위에 노출되는 경우에는, 에너지의 연이은 방전은 애벌런치 항복(avalanche breakdown)에서의 과잉 전류밀도나 게이트 산화물의 파괴, 혹은 게이트 절연체에서의 전하의 누증적인 트래핑(trapping)에 의한 점진적 붕괴에 의해서 소자의 입력회로의 영구적인 손상을 가져오게 된다. 에너지 방전에 견디는 소자의 성능은 ESD테스트에 의해 정량화된다.

그런 ESD테스트에서, 인체의 용량에 견주어지는 캐퍼시터는 전압공급원으로부터 소정의 전압까지 충전되고, 수은접점과 직렬전류 제한 저항기를 통해서 테스트 상태에 있는 소자의 입력핀을 방전된다.

일반적으로, 그런 저항기의 저항치는 0-150Ω정도이고, 공급전압은 500-2000V정도이다.

그런 방전이 있은 후 테스트중의 소자에 대하여 5V의 동작 전압을 나타내느 인가전압에서의 누설전류에 관한 점검을 한다. 손상되지 않은 소자의 누설전류는 1㎂이상이 되지 않는다. 대개 이런 성질의 ESD테스트에 대하여 미국 공업규격은 수온접점 및 1500Ω의 직렬 전류제한 저항기를 통하여 소자입력회로 핀이나 패드로 방전시키는데 100㎊의 테스트 캐퍼시터를 사용하는 것을 요구하고 있다.

본 기술분야에서 통용되는 규정에 의하면, 보호가 잘 되지않은 입력회로는 약 700V의 전위에 의해서 손상되고, 보통 사용가능한 입력회로망은 대략 1500V까지의 전위에 대해 보호되고, 매우 양호하다고 생각되는 입력회로는 약 3000V 정도의 전위에 대해 보호된다. 테스트 장치는 일반적으로 3000V 테스트를 제공할 수 없기 때문에, 그 대신에 200㎊ 테스트 캐퍼시터를 통상적으로 사용하고 있으며, 그 경우에 상기한 매우 양호한 보호회로는 2000V이상을 견딜 수 있도록 되어있다.

과거에 가장 큰 관심을 끈 고장 메카니즘(failure mechanism)은 MOS소자의 게이트 절연산화물의 파괴이었다. 이 파괴는 실제적으로 어떤 전류흐름도 요구되지 않는 대략 50V에서 발생하였다.

그 결과, RC회로, 또는 예컨대 게이트 다이오드나 전계반전 트랜지스터와 같은 게이트 클램핑소자 종류를 쓰는 입력회로가 보통 사용되는데, 상기한 게이트 클램핑 소자의 각각은 애벌런치모드에서 항복현상을 일으켜 MOS게이트를 보호하거나 전계반전 트랜지스터에 있어서는 소오스-드레인의 도통에 의해 MOS게이트를 보호하고 있다.

그 경우에서의 고장은 MOS소자 입력 게이트 보다는 보호회로의 치명적인 고장에 기인하는 것이 보통이다. 그런데, 그러한 입력보호회로의 커다란 고장은 게이트 산화물 절연체의 고장과 마찬가지로 소자에 치명적인 영향을 미친다.

MOS소자에서 나타나는 어려운 조건을 설명하기 위해서는, 정상적인 MOS집적회로에서 대략 20-50V 사이에서 입력항복이 생긴다는 것을 고려해야 하는 바, 20V의 고장한계는 게이트 다이오드나 다결정 실리콘 전계반전 트랜지스터에서 일어나며, 50V의 고장한계는 MOS소자의 N⁺/P접합에서 발생한다. 이러한 항복현상들은 보호회로의 한계 항복전압보다 큰 전압에 대해서 아주 낮은 저항을 나타낸다. 게다가, 고밀도의 항복전류는 항복저항을 더 낮추는 바이폴라 트랜지스터 동작같은 2차 효과를 유도한다.

테스트되고 있는 소자의 입력핀의 전압은 보호회로에 의해서 대략 50-100V사이에서 클램프되는 것으로 볼 수 있다. 1500Ω직렬 테스트 저항기의 입력측에서, 양호한 입력보호를 위한 전압은 2000V와 같거나 그 이상이 되어야 한다. 즉, 입력핀으로 들어오는 순간적인 최대전류의 개략적 계산은 다음과 같다.

이상적으로, 입력보호의 사양(仕樣)은 입력회로의 손상이전에 인가될 수 있는 최대전압에 맞춰져야 한다. 물론, 테스트 캐퍼시터와 직렬 전류 제한 저항기의 크기는 역시 특징되어야 한다.

특정 보호회로에 따라서, 손상은 최대(순간) 전류밀도나 소비된 총에너지/전하에 의해서 또는 이들의 결합에 의해서 발생된다.

피이크 전류밀도는(테스트 회로의 일부분 또는 칩의 내부로서의) 직렬제한 저항기에 의해서 조정된다는 것이 명확하다. 캐퍼시터 크기의 변화가 오직 총 에너지의 변화에만 영향을 미치는 반면, 변화하는 캐퍼시터 전압은 피이크 전류밀도와 총 소비된 에너지 모두를 조절한다.

3개의 경계조건 즉, 캐퍼시터전압, 캐퍼시터 용량값 및 직렬저항값의 함수로서 소정의 보호회로의 파괴한계에 대하여 시험을 행함으로써 어떠한 고장모드가 주요소인가를 결정할 수 있다. 예를들면, 명백하게 전자이동이 있다면, 고장은 대체로 과잉 피이크 전류밀도에 의한 것이며, 접합의 과잉 주울열에 의하여 접합이 끊어지면 고장은 과잉의 총소비 에너지 때문일 것이다.

적용범위가 대략 100×10^-9이내에서 ESD가 생기고, 손상은 1×10^-9이내에서 생긴다. 즉, 초고속의 상승시간으로 인하여, 시험비품인 리드(lead)인덕턴스 조차도 테스트 결과에 영향을 미친다.

게다가 빠른 상승시간에 의한 표피효과로 인해서 보호회로와 외부전선의 저항값을 예상하기가 어렵다. 따라서 테스트는 조심스럽게 조절되어야 한다는 것이 명확하다.

입력핀에서 2000V 혹은 그 이상의 전압이 가해질 때, 애벌런치 항복은 필연적으로 일어난다.

입력보호회로의 목적은 항복현상을 피하는 것이 아니고 입력 게이트 산화물 절연체나 보호회로를 영구적으로 손상시킴없이 이들을 보존시키는 것이다.

애벌런치 항복은 일반적으로 음의 온도계수를 갖는 특징을 가지고 있다. 애벌런치에 의해 생긴 임의의 선택된(저 저항) 전류통로에서, 고전류 밀도가 발생한다. 이로인해 “과열점(hat spot)”이 생기고, 과열점에서 애벌런치 효과는 음의 온도계수에 의한 정궤환 전류특성에 의해 훨씬 더 증가하게 되는 바, 이로 인하여 과열점을 통해서 더 높은 전류와 전류밀도가 생긴다. 이 현상은 “열 폭주”로서 잘 알려져 있다. 과도한 전류밀도와 온도는 과열점에서 영구적인 손상을 가져온다.

실리콘에 대한 금속접촉은 고온에서 알루미늄을 증착시킨 후 형성개스(forming gas)내에서 지속적으로 열처리는 하면서 알루미늄을 실리콘으로 합금시켜 얻어진다.

실리콘과 금속사이의 접촉계면은 평면이 아니고, 실리콘은 접촉계면에서 알루미늄으로 용해되어 들어가고 알루미늄은 확산된 실리콘에 의해서 남아있는 공간을 채우게 된다. 이렇게 채워진 공간은 N⁺확산층으로 부분적으로 침투하는 알루미늄의 금속 스파이크 성질을 가질 수 있다. 최악의 경우, 상기한 스파이크는 접합을 관통하여 계속 확장되어서 p-기판에 단락회로를 형성하기도 한다(P형 불순물인 알루미늄은 P-기판과 직접 무저항 접촉을 형성하여 입력을 기판에 단락시킨다). 그러나, 스파이크가 기판에 도달하지 않는 경우에도, 금속 스파이크는 확산층내에 깊게 형성된 양호한 전류통로를 만들어주며, 항복현상은 저항이 가장 낮은 통로내에서, 그 점으로부터 발생한다.

확산된 층의 깊이가 감소하게 되면 이 “스파이크(spike)”효과는 증가하게 된다.

게다가, 초 대규모 집적회로(VLSI)의 기술이 점차 발전함에 따라 반도체 접합과 게이트 절연체의 깊이가 아주 얕게되어지고 있다.

금속과 매몰접촉이 정방형이거나 하드(hard)모서리, 혹은 블록 “점”의 구조로 된 경우에는, 이들 모서리에는 높은 전계가 존재하게 되며, 이는 항복현상을 위한 양호한 통로를 만들어 줌으로써 이들 모서리에 높은 전류밀도를 형성시키게 된다.

입력패드로부터의 고전압은 금속과 금속접촉을 통하고(후기에서 알 수 있듯이 본 발명에서 사용되는)다결정 실리콘을 통하여 감소된 뒤 N⁺확산층에 가해지게 된다. 이 N⁺확산층은 고전압이 애벌런치 항복에 의해서 클램프되는 첫번째 장소로서 반도체 칩상에서 충분한 에너지가 소비되는 첫번째 장소이다. N⁺확산층의 측벽은 채널 차단용 붕소필드 주입부(boron channel stop field implant)와 접촉하기 때문에 측벽 접합은 가파른 경사를 가짐으로써 저면 접합보다 낮은 항복전압을 갖는다.

아울러, 접합 주변의 곡률로 인해서 전계의 증가현상이 나타난다. 즉, 접합의 반경이 감소되므로, 전계는 같은 입력전위에 대해 좀더 커진다.

직각의 확산 형태에 있어서 접합은 그 형태의 모서리에서 접합의 저면에 근접한 3차원의 모서리를 갖게 된다. 그리고 그 점에서 접합의 경사는 N⁺확산층의 저면 또는 측면보다 더 크다. 이것은 애벌런치동안 항복전류에 대해서 또 하나의 양호한 통로를 만들며 실제적으로 모든 정전방전 전류는 이들 모서리를 통과한다.

이것은 저 입력전위에서 그 다음의 과열점을 능가하는 최대 안전 전류밀도를 생기게 한다.

[발명의 개요]

좋은 입력회로 설계의 목적은 가능한 넓은 면적에 대해서 가능한 균등하게 전류와 열손실을 분포시키는 것임을 이해할 수 있다. 상기한 문제 및 다른 문제들은 본 발명에 따르면 과열점을 감소시킴으로써 해결할 수 있다. 즉, 상기한 종래의 문제는(유효한 애벌런치 소자의 접촉크기를 증가시킴에 의해서 정상신호에 대해 충분한 입력용량의 증가없이 전류밀도를 감소시킴으로써)넓은 영역에 대해 전류를 분포시키고, 금속과 단결정 실리콘 사이에 다결정 실리콘을 삽입해서 실리콘 계면에 대한 금속의 저항변화를 감소시키고, 아울러 단결정실리콘에서 확산형태 및 매몰된 접촉에 대하여 알루미늄의 표면접촉을 정확하게 일치시키며, 다른 N⁺확산층을 가깝게 위치시키는 것을 피하고, 또한 분포된 전계반전 애벌런치 소자를 사용하고, 어떠한 볼록한 모서리없이 정확히 둥근 N⁺확산층을 이용하거나, 확산형태에 대하여 동심원이 되게 정확히 둥근 금속과 매몰된 접촉을 일치시킴에 의해서 해결할 수 있다.

본 발명의 목적은 입력회로에서 과열점(바람직한 전류통로)을 감소시킴으로써 MOS반도체 소자에 대하여 개선된 입력보호를 제공하는 것이다.

본 발명의 다른 목적에 애벌런치 보호회로에서 입력접촉의 영역을 증가시킴으로써 MOS반도체 소자의 입력회로에서의 과열점을 감소시키는 것이다.

본 발명의 또다른 목적은 금속에서부터 애벌런치 보호소자의 N⁺/P접합까지의 저항의 변화를 감소시킴과 동시에, 금속접촉과 소자의 확산층의 단결정 실리콘 사이에 다결정 실리콘을 증착시킴으로써 Al-Si접촉전위의 변화를 감소시켜 MOS반도체 소자의 입력회로에서 과열점을 감소시키는 것이다.

본 발명의 다른 목적은 회로의 애벌런치 보호소자내의 매몰된 입력 알루미늄 표면접촉을 (수직으로)정확하게 정렬시킴으로써 MOS반도체 소자의 입력회로에서의 과열점을 감소시키는 것이다.

본 발명의 또 다른 목적은 확산층을 통해서 양호한 전류통로를 제공하는 임의의 볼록한 모서리없이 정확하게 둥근 N⁺확산층과 매몰접촉 및 금속접촉을 제공함으로써 입력회로에서 과열점을 감소시켜 MOS반도체 소자에 개선된 입력보호를 제공하는 것이다.

본 발명의 또 다른 목적은 분포된 애벌런치 반도체 소자를 사용해서 개선된 입력보호회로를 제공하는 것이다.

본 발명의 또 다른 목적은 근접한 확산층의 효과를 조절하며, 그러한 확산층을 입력보호 확산으로부터 가깝게 조절되어진 등거리에서 확산을 유지하는 분포형태로 제공함으로써 개선된 입력보호회로를 제공하는 것이다.

앞서 말한 발명의 목적와 다른 목적은 다음의 도면 및 발명의 상세한 설명으로부터 보다 더 명확하게 이해할 수 있을 것이다.

[발명의 상세한 설명]

발명의 통합된 부분으로 된 많은 특징이 있으며, 각각의 특징은 MOS반도체 소자의 개선된 입력 보호회로에 기여한다. 이런 각각의 특징들이 만족된 보호회로에 기여할 때 최적의 결과는 주어진 반도체 설계에서 이런 특징 모두를 삽입함으로써 얻어진다. 그러나 각각의 구분된 특징은 입력보호에 대해 상당히 기여하고, MOS입력 게이트 전극에 대해 정전 방전으로부터의 손상을 감소시키기 위해 임의의 만족된 결합형태나 혹은 개별적으로 사용되어진다는 것을 이해할 수 있다.

여기에서 가르쳐 준 특별히 선택된 실시예는 발명의 모든 특징을 이용하고 있다.

제1a도-제1f도와 제2a도-제2f도는 발명의 입력보호회로에 대한 다양한 층을 칼마형 기기(Calma style machine)로 플로트한 것이다. 제1a도와 제2a도는 동일하다.

제2b도는 제1a도와 제1b도의 층이 어떻게 결합되었는가를 나타낸 것이다.

제2c도는 제1a도, 제1b도, 제1c도의 층이 어떻게 결합되었는가를 나타낸 것이다.

제2f도는 완성된 입력회로를 나타낸 것이다. 이 도면에는 Si₂O와 글라스에 대한 형성과정 단계가 나타나 있지 않다. 그러나 반도체 기술에 대해 보통의 기술을 가지고 있는 사람이라면, 이런 현상이, 필요하다면 그런 도면에 삽입된다는 것을 알 수 있을 것이다.

제1a도는 이미 알고있는 방법으로 단결정 P-실리콘 기판에 처음 확산될 때의 N⁺확산형태(10)을 나타낸 것이다.

그 다음으로 Si₂O(silicon dioxide)층은 확산층(10)에 대해 형성된다(제1도-제2도에는 나타나있지 않지만 제4도에서는 11로 표시된다).

제1b도는 첫번째 다결정 실리콘층(14)를 표시한 것이고, 제2b도에서는 N⁺확산층(10)과 다결정 실리콘층(14)와의 결합을 나타낸 것이다.

폴리층(14)는 두께가 4000Å정도이다.

제1c도는 (폴리이전에 축적된)SiO₂를 제거하기 위해 사용된 패턴(16)을 나타낸 것이고, 제2c도는 제1a도-제1c도의 3층의 결합을 나타낸 것이다.

제1c도에서 SiO₂에 있는 구멍(16)은 제1d도와 제2d도에 있는 N⁺확산층(10A)와 폴리(18)사이의 매몰된 접촉을 만들기 위해서 사용된다.

제4도에서 볼 수 있는 것처럼 제2f도의 4-4선에 따른 단면도인 제4도에서, 폴리(18)은 확산층(10A)와 매몰된 접촉을 형성하는 낮은 부분의 최대 반경보다 최상에서의 최대반경이 크다.

폴리(18)과 확산층(10A)의 다수, 소수주변은 둥글고 서로 정확하게 동심원이 된다는 것을 알 수 있다. 폴리층(18)이 형성된 후 제4도에 있는 글라스가 형성되어진다.

제1e도는 그곳을 통해서 금속접촉(24)(제4도)를 형성하기 위해 글라스(20)에서 에칭된 윈도우(window)(22)를 나타낸다. 에칭된 윈도우(22)의 구조는 제2e도의 단면도에 나타나 있다. 윈도우(26)(26A)가 동시에 에칭된다. 마지막으로 제1f도와 제2f도에 있는 금속층(28)이 축적된다. 금속(28)은 윈도우(22)(26)(26A)를 통해서 밑의 층과 접촉을 하게 된다. 하나의 경우만을 제외한 모든 경우에 이 금속을 N⁺확산층(10)과 접촉된다. 예외는 제2f도에서 보면, 윈도우(26A)를 통해서 금속(28)이 폴리(14)와 접촉하는 경우이다.

발명의 입력회로 구조는 제3도와 제4도를 자세히 고찰하므로써 더욱더 잘 이해될 수 있다. 제3도는 그 것이 제2f도에서 4-4로 표시된 단면도로서, 종래의 소자 입력회로의 구조를 나타낸 것이다. 금속(알루미늄)(28)은 글라스(20)에서 윈도우를 통해서 N⁺확산층과 직접 접촉한다. 금속스파이크(19)는 확산층(10A)쪽으로 상당한 거리가 확장되고, 금속(28)(접촉 24에서)과 기판(12) 사이의 N⁺확산영역(10A)에서 애벌런치 항복을 일으키는 기판(12)에 대해 선택된 전류통로와 저 저항을 나타낸다.

제4도는 본 발명의 일례를 나타낸 도면이다.

다결정 실리콘(18)은 금속(28)과 N⁺확산층(10A) 사이에 삽입되어진다.

제2f도의 입력회로의 상기 언급한 층은 좋은 정전방전 저항에 기여하는 특징들을 많이 포함하고 있다.

본 발명의 모든 특징을 이해하기 위해서는 첫번째로, 입력회로가 집적된 MOS회로에서 어떻게 이용되었는가를 이해하여야 한다.

제1f도와 제2f도를 참고하면, 큰 금속입력패드(제1f도와 제2f도에는 나타나지 않음)가, 금속층(28)의 일부분으로서 라인(28A)에서 금속층(28)에 연결되어 포장된 소자의 입력핀 사이에 본딩와이어를 연결하기 위하여 제공된다. (10A)의 위끝에서 N⁺확산층(10A)는 소자의 입력 게이트 트랜지스터(52)의 게이트 전극(50)까지 확장된다. 확산층(10A)는 그것이 적용되는 소자의 일반적인 레이아웃에 따라서 금속층 밑에까지 확장된다. 물론 연구중의 전극을 일으키는 손상인 정전충전은 입력핀을 통해서 인가되고, 결합선을 통해서 라인(28A)에 연결된 금속패드로 간다.

제2f도의 회로의 목적은 정전 방전이 제2f도의 보호회로나 입력게이트(50)을 손상시키는 것을 막는 것이다.

기판(12)와 금속층(28)사이에 축적된 제2f도의 폴리층(14)의 목적은 전기방식용 층으로 작용하는 것이다. 실리콘으로 커다란 금속영역을 포화시킴으로써 금속층(28)의 스파이크(19)를 유도하게 되므로, 상기의 스파이크는 더욱 큰 손상이 발생될 수 있는 다른 위치의 회로에서는 발생되지 않게 된다. 도시되지는 않았으나 라인(28)에 붙은 입력패드에 의해 표시된 아주 커다란 금속으로 인해 전기방식용 폴리층(14)는 라인(28A)가까이에 위치하고 있다. 금속층(28)은 아주 넓은 확산층(10)과 (10)의 상부에 배치되었음을 알 수 있다.

확산층(10)(10A)(제1a도)와 금속층(28)(제2f도)의 기하학적 형태의 비교는 제2f도를 고찰해 볼 때, 그 두층사이의 겹침의 정도와 다양성으로 설명된다.

제2f도와 제4도(제2f도의 금속접촉영역 22의 단면도)를 참고하면, 접촉영역(22)밑의 N⁺확산층(10A)와 함께 다결정 실리콘(18)과 금속(28)의 접촉영역(22)은 애벌런치형이나 NPN전계 반전 트랜지스터가 되는 능동반도체 소자를 포함한다.

이 반도체 소자는 소자의 입력게이트(50)에 대한 손상을 보호한다.

위에서 언급한 것처럼 넓고 다양하게 퍼진 금속/확산층의 겹침은 전류밀도를 감소시킴으로써 확산층(10A)에서 과열점의 발생을 줄여서 상당한 손상을 보호하는 큰 영역의 애벌런치 소자라고 할 수 있다.

알루미늄의 전자이동이 역시 문제가 된다. 전자의 이동을 피할 수 있는 알루미늄의 허용최대 전류밀도의 대략적인 측정값은 64A/㎠이다.

이 수치는 다른 요소(파괴전 평균시간(MTBF)요건과 금속단면의 절대크기)에 의해서 영향을 받는다. 그러므로 확산층과의 금속접촉은 다음보다 커야만 한다.

(상기의 수치의 근원을 알아보면, 위에서 언급된 1.26A 대신에 2A의 전류밀도를 사용하였는데, 이는 좀더 정확한 어림값을 제공하기 위하여 사용되었으나, 그리하여 MTBF와 금속단면 항목들을 얻고자 하였음을 주목하라.)

금속(28)의 접촉(24)윈도우(22)에서는 다결정폴리(18)층 위에 축적되었다(제4도 참조).

금속층(28)주위와 폴리층(18)과 N⁺확산층사이의 빈 공간은 우수한 전기적, 열적 절연체인 SiO₂(11)과 글라스(20)이다(제3도의 단결정 N⁺확산층(10A)에 직접 금속층(28)을 축적시키는 이전의 기술을 나타낸 것이다).

제4도에서 이런 배열은 금속층(28)과 N⁺확산층(10A) 사이에 폴리콘덕터(18)을 제공함을 볼 수 있다. 금속스파이크(19)의 깊이는 확산층(10A)의 깊이에 비례하므로 금속스파이크(19)(제3도의 종래기술의 구조)의 깊이보다는 폴리층(18)과 확산층(10A)의 총 깊이에 대해서 낮은 비율(%)를 차지하기 때문에, 선택된 전류통로의 저항은 제3도의 저항의 변화보다 작은 변화를 나타낸다. 폴리층(18)의 존재는 직렬저항과 N⁺확산층(10A)에서 매몰된 접촉을 제공한다. 수직과 수평방향 모두에서 저항의 상대적인 변화보다 훨씬 더 감소한다.

즉 폴리층(18)은 항복통로에서 총 직렬저항에 상당히 더해지고 금속스파이크는 상대적으로 작은 효과를 가져오기 때문에 과열점 문제를 감소시킨다.

금속접점(24)와 N⁺확산층(10A) 사이의 폴리층(18)로 인해서 전류 스파이크는 단락회로가 발생되기전 대부분의 폴리층(18)과 전체적인 N⁺확산층을 통해서 발생한다. 폴리층(18)을 지나는 전류의 통과는 저항기의 가열로 인해서 전력손실을 발생시킨다.

저항기는 폴리층(18)이다. 접합을 저전압에 노출시키는 폴리층(18)에서도 역시 IR 전압강하가 있다. 전력손실은 열의 형태로 소비되고 N⁺확산층(10A)와 접촉되지 않은 폴리층(18)의 일부분은 나쁜 열전도체인 SiO₂(11)과 글라스(20)으로 둘러싸여 있다. 폴리 저항기는 증발의 위험없이는 많은 열에너지를 소비시키지 않으며, 기판과 좋은 열적접촉이 되지 않는 입력회로에서 임의의 폴리 저항기는 가용성 링크로서 동작하며 중간 전류밀도 준위에서조차도 분해된다. 그러므로 발명의 중요한 특성은 폴리층(18)이 N⁺확산층과 좋은 열적 접촉을 하며 기판(12)와 결합하여 좋은 열적 싱크(sink)가 된다는 것이다.

금속접촉(24)가 정확히 둥글고 N⁺확산층(10A)에서 정확히 둥근 매몰된 접점(16)과 동심이 되도록 금속접촉(24)를 맞추기 위한 최적의 결과가 필요하다. 금속접점(24)에서 N⁺확산층(10A)까지 단락된 선택된 통로가 없도록 어떤층의 기하학적 형태가 볼록하게 되는 것을 피하는 것이 중요하다. 이것은 중심을 벗어난 형태의 효과를 나타낸 제6도에서 볼 수 있다.

참조번호(32),(34)로 표시된 크기들의 차이는 접점(24)에서 확산층(10A)의 경계나 주변까지의 두 통로에서의 저항의 차를 나타낸 것이다. 즉, 그 차이는 통로(34)를 선택된(저 저항) 전류통로로 만든다. 정확한 동심은 그러한 선택을 제거시킨다. 사실, 차이가 최소 통로저항의 10%보다 작다면 사실상 의미가 없다. 게다가, 확산층(10A)의 원을 접점(24)의 반경보다 아주 크게 하는 것이 좋다.

상기 설명된 것처럼 그것은 두원의 반경의 차 및 조절되어지는 전위정렬 오차간의 비이다. 차이가 커지면 커질수록, 허용할 수 있는 정렬오차도 크게 하여야 한다. 제2f도에 있는 둥근 접합의 헤드부분의 구조는 정전하에 의해 회로에 영향을 미칠때 전류의 흐름을 잘 분포시키도록 한다.

위에서, 본 것처럼 직각인 모서리(40)(제5도)은 그러한 모서리에 고전류밀도를 모이게 한다. 60에서 항복전압을 일으키기 위해서는 저전위가 필요하다. 예를들면, 제2f도의 완전히 둥근 구조를 사용해서, 직각인 모서리로 된 판에서 발생하는 집중현상을 직각구조이기 때문에 발생하는 과열점을 피하여 둥근형태의 전체적인 주변을 따라서 골고루 분배시킨다.

제7도를 참고로 하면, 관련되지 않은 N⁺확산(36)은 N⁺확산층(10)과 근접하고 있음을 볼 수 있다. 피이크 ESD 전류는 수A 정도이다. 그러한 높은 애벌런치 전류에서 표면에 가까운 기판(12)로 많은 호올(hole)이 주입된다. 그래서 수집(Collection) 효율이 아주 낮더라도, 접합확산(10A)과 아주 가까운 관련되지 않은 N⁺확산(36)은 바이폴라 NPN 트랜지스터로서 작용한다. 이때 둥근 입력번호 N⁺확산(10A)는 (인가된 ESD의 극성에 따라서) 콜렉터나 에미터로, 표면의 기판(12)는 베이스로, 관련되지 않은 확산(36)은 에미터나 콜렉터의 역할을 한다(ESD 테스트동안 모든 확산은 중지되었다고 가정한다). 애벌런치 증배계수(M) X 전송계수(α)가 1보다 커진다면, ESD 전류는 부저항을 나타나게 되고 전류는 외부 테스트 저항에 의해서만 제한된다.

일반적으로 관련되지 않은 확산(36)이 보호회로 N⁺확산으로부터 약 20-70μ거리에 있다면, 기판전류에 따라서 이 확산사이의 바이폴라 NPN 트랜지스터는 도통되고 바람직하지 못한 전류통로나 과열점(38)을 형성하게 된다. 관련되지 않은 확산을 모든 입력보호 확산과 20-70μ이상 떼어놓기 위해서는 많은 공간이 소모된다. 바이폴라 트랜지스터 동작이 스스로 손상되지 않는 반면 가장 짧은 확산거리인 좁은 통로에서 손상이 생긴다. 이러한 바람직하지 못한 바이폴라 트랜지스터를 보호회로의 한부분으로서 도움이 되도록 사용하는 것이 가능하다(제1a도를 참조).

고리모양의 확산(42)(N⁺확산 0의 일부분)가 보호확산(10A)와 동심이고 확산(42)가 보호확산(10A)를 둘러싸도록 배열된다면, 바람직하지 않은 과열점이 생기지 않는다고 가정할 수 있다. 간격(44)는 트랜지스터가 정상동작 준위에서 도통되지 않아 N⁺확산(10A)(42)가 그러한 조건하에서 서로 분리되도록 하여준다. 고리모양의 관련되지 않은 확산(42)는 입력보호회로(10A)로서 같은 마스크(와층)로부터 유도되기 때문에, 조절하지 않아도 명확하게 동심이 된다.

간격은 어느곳에서나 동일하고 전류는 항복현상이 생길때 아주 균등하게 분포된다. 제1a도에서 보면, 고리모양의 확산은 발명의 선택된 실시예에서 완전히 둥근것이 아니며, 금속층밑에 있는 둥근 보호 확산층 주변의 대부분을 덮으며, 그리고 입력보호 확산통로로부터 어느 곳에서나 같은 간격을 유지하도록 보호회로의 기다란 중심 확산사면과 평행하다.

이렇게 분포된 바이폴라 NPN 트랜지스터는 어느 곳에서나 항복전류를 균등하게 분포시켜 과열점을 피하고 상당한 준위까지 전류밀도를 감소시킨다. 그것은 보호회로가 항복 후 고저항 특성으로서의 회복이 허용된다는 것을 의미한다.

지금까지 “관련되지 않은 확산”으로 언급된 부분은 이제 “보호링”으로 간주될 수 있으며, 손상을 막는데 결정적인 역할을 한다. 보호링(42)의 효과는 보호링과 접지사이의 직렬저항을 사용할때 증가한다. 보호링(42)는 분포저항자체이기 때문에, 보호링의 효과는 본래부터 획득된다. 점(46)에서 (제2f도), 접지된 Vss와 연결되었다.

접지쪽의 직렬 저항은 항복동안 저항에서 전압강하를 가져온다. 그래서 보호링은 항복전압까지 증가된다. IR강하로 인해 저항에서 열손실이 있을 뿐만 아니라 애벌런치 항복으로 인해 N⁺보호링(42)의 주변과 저면을 따라서 생기는 열손실이 있다. 똑같은 IR강하는 N⁺확산(10A)로부터 (48)을 거쳐 입력게이트(50)까지에서 생긴다. 확산과 연결된 게이트(50)은 전압 클램핑회로에 의해서 보호된다. 그래서 게이트(50)은 과전압으로부터 보호된다.

세개의 긴 확산의 길이에서 모든 수평성분(54)(제1a도에서 쉽게 볼 수 있다)이 자신의 콜렉터, 베이스, 에미터를 갖는 독립적 요소의 바이폴라 트랜지스터로서 간주된다면 에미터와 콜렉터 저항의 합은 전류원 애벌런치 주입에 의해서 주입되는 베이스 전류와 일치한다. 이점에서 규정된 전류/에너지 밀도를 줄이고 ESD 에너지소비는 영역에 대해 가능한 균등하게 그리고 체적은 가능한 크게 되도록 하였다. 이것은 본 발명의 보호회로가 ESD 입력상태에서 손상되는 것을 막도록 작용한다.

다음 관심은 보호되어져야 할 IC의 입력트랜지스터인 FET(52)의 입력게이트(50)의 보호이다(제2f도를 참조). 게이트 절연산화물 파괴전압은 보통 40-50V 영역이다. 단위체적당 과잉의 열이 발생하지 않는한 영원히 손상되지 않는 접합 애벌런치 항복과는 달리 게이트 산화물은 그곳을 통해서 흐르는 전류에 의해서 영구히 손상을 받는다.

게이트 전류가 아주 적은 양으로 제한되고 게이트가 완전히 파괴되지 않는 아주 잘 조절된 전류 제한 조건하에서조차 게이트 산화물 절연체의 신뢰도는 산화물안에 있는 붙잡힌 전하의 존재에 의해서 손상되어 영구적인 전압압력이 발생한다.

가장 효과적으로 하기 위해 게이트전압 클램프의 최선의 위치는 게이트(50)의 오른족, 확산층(10A)의 직렬저항에 대하여 회로를 가능한 아래쪽으로 놓이게 한다. 게이트 용량과 직렬확산 저항기는 물리적인 게이트 입력점에서 아주 짧은 방전 펄스를 통합하고 감소시키는 게이트에서의 저역 필터가 된다. 직렬저항기는 전압 클램프를 통해서 최대 전류를 안전준위까지 제한한다.

가장 흔히 사용되고 전압클램프(도시되지 않음)는 보호될 수 있도록 드레인이 게이트와 연결되고 소오스와 게이트가 접지된 증가형 트랜지스터이다. 접지된 게이트는 보통의 N⁺접합 항복전압보다 낮은 드레인 항복전압을 제공한다.

항복전류가 충분히 높다면, 에미터로서 N⁺소오스, 베이스로서 P^-기판, 콜렉터로서 N⁺드레인을 갖는 바이폴라 트랜지스터 스냅백(Snapback)효과를 주기 위해서 도통된다. 음의 입력전압으로 인해, 전압은 N⁺/P 다이오드에 의해서 IV정도로 클램프된다. 증가형 트랜지스터로 같은 조건하에서 도통될 것이다. 그러나 그런 전압 클램핑은 가까이에 고체의 Vss(접지) 금속선이 있는 것을 필요로 한다.

오직 Vcc선(전력공급)만 가까이 있는 경우, 전압 클램프에 대한 다른 방법이 사용되어져야 한다. ESD동안 소자에 전력이 공급되지 않고 Vcc는 Vss처럼 접지쪽으로 많은 통로가 있다는 것을 알 수 있다. 제2f도의 단면도인 제8도를 참고하면, 전압 클램핑 소자는 금속이거나, 게이트(29)는 입력금속(28)이고 소오스(10)은 Vss나 Vcc가 되고, 드레인(10A)는 입력저항기의 끝에서 확산되는 폴리 전계반전 트랜지스터가 될 것이다. 금속전계반전 한계는 대략 30-35V이다.

입력전압이 증가할 때, 더 강력한 클램핑 트랜지스터는 도통된다. 그래서 고입력전압에서, 입력트랜지스터(52)의 게이트(50)에서의 클램프 전압은 저입력전압에서 보다도 낮다. 전계반전 트랜지스터(제8도)의 “도통”저항은 입력전압의 제곱함수이고 부하저항이나 직렬저항은 일정하다. 직렬저항기의 끝에 전계반전 트랜지스터를 제공하기 보다는 오히려 입력확산으로 확장시키는 것이 낫다.

전계반전 트랜지스터외에 입력 접속점(10A)가 항복전압위로 올라가면 바이폴라 트랜지스터가 형성된다. N⁺콜렉터(10A), 기판(12)의 P^-(

⁾부분은 베이스, N⁺에미터(10) 콜렉터(10A)의 끝에서 항복전류는 수평 NPN 트랜지스터의 베이스 전류이다.

ESD동안 고리모양의 입력 확산에서 동심의 보호링까지의 전도에 어떠한 메카니즘이 기여했는가는 완전히 알려지지 않았지만, 수평 바이폴라 트랜지스터가 가장 큰 기여를 하였다. 어쨌든 입력확산과 접지된 보호링 사이의 역전류기 전계의 겹침은 반대로 ESD의 전류소비에 영향을 미치지 않는다. 그리고 어떤 시간/전압 조건하에서는 그것은 보호에 기여를 하게될 것이다.

지금까지, 본 발명은 그의 바람직한 실시예 및 다른 실시예를 참조하여 특별히 도시하고 있지만, 본 기술분야에서 숙련된 자이면 첨부된 특허청구의 범위로 둘러싸인 기술적사상과 범위에서 벗어남이 없이 전술한 본 발명의 원리를 이용하여 본 발명에 각종 변형 및 수정을 가할 수 있음을 이해할 수 있을 것이다.

따라서, 첨부된 특허청구의 범위에는, 전술한 본 발명의 범위에 저촉되는 모든 등가적인 변형들이 포함된다.

Claims (16)

1. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점이나 잇따른 과도한 고전류밀도를 감소시켜 EDS 전압이나 에너지 손실저항을 높이기 위하여, 적어도 하나의 입력패드와 적어도 하나의 입력게이트 전극 사이에서 직렬저항을 제공하는 수단(a)과, 결합패드의 기판-금속 접촉사이에 수평으로 그리고 상기한 금속층과 칩의 두꺼운 전계 산화물 사이에 수직으로 배치되어 있는 다결정 실리콘층을 MOS 칩의 금속층의 금속 스파이크의 형성을 막기 위하여 제공하는 수단(b)과, 금속접촉, 매몰된 다결정 접촉과 확산영역사이에 정확한 동심이 서로 존재하며, 상기한 동심이 10%이내에 있으며, 상부에서 기부까지 정확하게 둥글고 동심인 금속접촉층과 정확하게 둥글고 동심인 매몰된 다결정 실리콘층과 정확하게 둥글고 동심인 확산영역층을 차례로 제공하는 수단(c)과, 다른 확산층이 입력회로의 일부분이 아닌 입력보호회로에 매우 근접해 있는 상기한 다른 확산층으로의 입력보호회로의 애벌런치방전을 막기 위한 수단(d)과, 금속층과 입력보호회로의 확산층사이에 위치하여 상기한 금속층에서의 금속 스파이크 효과를 감소시키기 위한 다결정 실리콘층 수단(e)과, 게이트 전극과 멀리 떨어진 과도한 정전 방전 전류를 옆으로 돌리기(shunt)위한 분배 애벌런치 수단(f)과, 상기한 회로에서 전류밀도를 감소시키기 위한 분배 에너지 방열수단(g)과, 금속층과 확산층 사이의 접합에서 전류밀도를 감소시키기 위해 상기한 접합영역을 확장하기 위한 수단(h)중에서 최소한 하나를 포함함을 특징으로 하는 정전 방전 입력보호회로.
2. 제1항에 있어서, 전류밀도를 감소시키기 위한 상기한 에너지분포수단(g)이 64A/㎠ 이하의 전류밀도를 제공하는 것을 특징으로 하는 정전 방전 입력보호회로.
3. 제1항에 있어서, 입력보호회로의 일부분인 확산영역으로부터 적어도 20-7μ거리만큼 떨어진 영역에 애벌런치 방전을 막기 위한 상기한 수단(d)이 설치되는 것을 특징으로 하는 정전 방전 입력보호회로.
4. 제1항에 있어서, 직렬저항을 제공하는 상기한 수단(a)이 확산런(diffusion run)인 것을 특징으로 하는 정전 방전 입력보호회로.
5. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 갖는 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점과 잇따른 과도한 고전류밀도를 감소시키기 위하여 최소한 하나의 입력게이트 전극사이에 직렬저항을 제공하는 수단을 포함함을 특징으로 하는 정전 방전 입력보호회로.
6. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 갖는 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점과 잇따른 과도한 고전류밀도를 감소시키기 위하여 칩의 기판위에 증착된 절연산화물과 상기한 메탈층 사이에 배치되어 MOS 칩의 메탈스파이크 형성을 방지하는 전기방식용 다결정 실리콘층 제공하는 수단을 포함함을 특징으로 하는 정전 방전 입력보호회로.
7. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 갖는 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점과 잇따른 과대한 고전류밀도를 감소시키기 위하여 금속접촉, 매몰된 다결정접촉과 확산영역 사이에 정확한 동심이 서로 존재하며, 상기한 동심이 10% 이내에 있으며, 상부에서 기부까지 정확하게 둥글고 동심인 확산영역층을 차례로 제공하는 수단을 포함함을 특징으로 하는 정전 방전 입력보호회로.
8. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 갖는 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점과 잇따른 과대한 고전류밀도를 감소시키기 위하여, 입력보호회로로부터, 입력회로의 일부분이 아니면서 입력보호회로에 매우 근접해 있는 어떤 다른 확산층으로 애벌런치 방전이 발생하는 것을 막기 위한 수단을 포함함을 특징으로 하는 정전 방전 입력보호회로.
9. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 갖는 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점과 잇따른 과대한 고전류밀도를 감소시키기 위하여 금속층과 입력보호회로의 확산층 사이에 위치하여 상기한 금속층에서의 금속 스파이크 효과의 감소를 제공하는 다결정 실리콘층 수단을 포함함을 특징으로 하는 정전 방전 입력보호회로.
10. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 갖는 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점과 잇따른 과대한 고전류밀도를 감소시키기 위하여 게이트전극과 멀리 떨어진 과도한 정전 방전 전류를 옆으로 돌리기 위한 분포 애벌런치 수단을 포함하는 특징으로 하는 정전 방전 입력보호회로.
11. 제10항에 있어서, 상기한 분포 애벌런치 수단이 입력패드와 기판사이에 분포되는 것을 특징으로 하는 정전 방전 입력보호회로.
12. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 갖는 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점과 잇따른 과대한 고전류밀도를 감소시키기 위하여 금속층과 확산층 사이의 접합에서 전류밀도를 감소시키기 위해 상기한 접합영역을 확장하기 위한 수단을 포함함을 특징으로 하는 정전 방전 입력보호회로.
13. 게이트전극에 전기적으로 연결된 적어도 하나의 입력회로 패드를 갖는 MOS 반도체 칩의 적어도 하나의 입력게이트 전극으로의 정전 방전 손상효과를 감소시키기 위한 정전 방전 입력보호회로에 있어서, 과잉 전류흐름이나 열적상승에 의해 발생된 과열점과 잇따른 과대한 고전류밀도를 감소시켜 ESD 전압이나 에너지 손실 저항을 높이기 위하여, 적어도 하나의 입력패드와 적어도 하나의 입력게이트 전극 사이에서 직렬저항을 제공하는 수단(a)과, 결합패드와 기판-금속접촉 사이에 수평으로 그리고 상기한 금속층과 칩의 두꺼운 전계 산화물 사이에 수직으로 배치되어 있는 다결정 실리콘층을 MOS 칩의 금속층의 금속 스파이크의 형성을 막기 위하여 제공하는 수단(b)과, 금속접촉, 매몰된 다결정접촉과 확산영역 사이에 정확한 동심이 서로 존재하며, 상기한 동심이 10% 이내에 있으며, 상부에서 기부까지 정확하게 둥글고 동심인 금속접촉층과 정확하게 둥글고 동심인 매몰된 다결정 실리콘층과 정확하게 둥글고 동심인 확산영역층을 차례로 제공하는 수단(c)과, 다른 확산층이 입력회로의 일부분이 아닌 입력보호회로에 매우 근접해 있는 상기한 다른 확산층으로의 입력보호회로의 애벌런치방전을 막기 위한 수단(d)과, 금속층과 입력보호회로의 확산층 사이에 위치하여 상기한 금속층에서의 금속 스파이크 효과를 감소시키기 위한 다결정 실리콘층 수단(e)과, 게이트 전극과 멀리 떨어진 과도한 정전 방전 전류를 옆으로 돌리기(shunt) 위한 분포 애벌런치 수단(f)과, 상기한 회로에서 전류밀도를 감소시키기 위해 분포 에너지 방열수단(g)과, 금속층과 확산층 사이의 접합에서 전류밀도를 감소시키기 위해 상기한 접합영역을 확장하기 위한 수단(h)등을 포함하는 것을 특징으로 하는 정전 방전 입력보호회로.
14. 제13항에 있어서, 전류밀도를 감소시키기 위한 상기한 에너지 분포수단(g)이 64A/㎠ 이하의 전류밀도를 제공하는 것을 특징으로 하는 정전 방전 입력보호회로.
15. 제13항에 있어서, 입력보호회로의 일부분인 확산영역으로부터 적어도 20-7μ거리만큼 떨어진 영역에 애벌런치 방전을 막기 위한 상기한 수단(d)이 설치되는 것을 특징으로 하는 정전 방전 입력보호회로.
16. 제13항에 있어서, 직렬저항을 제공하는 상기한 수단(a)이 확산런(diffusion run)인 것을 특징으로 하는 정전 방전 입력보호회로.

Images