KR910008961A - 소오스커플드 fet로직형 출력회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 관한 소오스커플드 FET로 직형 출력회로를 도시한 회로구성도,
제2도는 본 발명의 다른 실시예의 SCFL형 출력회로를 도시한 회로구성도,
제3도는 본 발명의 또 다른 실시예의 SCFL형 출력 회로를 도시한 회로구성도.
Claims (4)
- 일단이 각각 정전압전원에 접속된 제1 및 제1부하소자(LD1,R2 및 LD2,R3) 와, 전류통로의 일단이 각각 제1 및 제2부하소자(LD1, R2및 및 LD2, R3)의 타단에 접속되고, 상기 전류통로의 타단이 서로 접속되고 각각의 제어전극이 상보형의 신호가 입력되는 제1 및 제2입력단자에 접속된 제1 및 제2전계효과트랜지스터(Q1,Q2),이 제1 및 제2전계효과 트랜지스터(Q1,Q2)의 전류통로의 타단과 기준전위간에 접속된 제1정전류원(CC1,Q7 R4), 그 전류통로의 일단이 상기 정전압원에, 제어전극이 상기 제1전체효과 틀랜지스터(Q1)의 전류통로의 일단에 접속된 제3전계효과 트랜지스터(Q3),이 제3전계효과 트랜지스터(Q3)의 전류통로의 타단에 그 일단이 접속된 제1레벨시프트소자(LS2, LS3.D1,D2) 이 제1레벨시프트소자(LS2, LS3.D1,D2) 의 타단과 상기 기준전위간에 접속된 제2정전류원(CC2,Q8,R5) 그 전류통로의 일단이 상기 정전압전원에, 제어전극이 상기 제2전계효과트랜지스터(Q2)의 전류통로의 일단에 접속된 제4전계효과트랜지스터(Q4) 이 제4전계효과트랜지스터(Q4)의 전류통로의 타단에 그 일단이 접속된 제2레벨시프트소자(LS4,D3), 이 제2레벨시프트소자(LS4,D3)의 타단과 상기 기준전위간에 접속된 제3정전류원(CC3,Q9,R6) 그 전류통로의 일단이 상기 정전압전원에, 상기 전류통로의 타단이 출력단자에, 제어전극이 상기 제2레벨시프트소자(LS4,D3)의 타단에 접속된 제5전계효과트랜지스터(Q5), 그 전류통로의 일단이 상기 제5전계효과트랜지스터(Q5)의 전류통로의 타단에, 상기 전류통로의 타단이 상기 기준전위에, 제어전극이 상기 제1레벨시프트소자(LS2, LS3.D1,D2) 의 타단에 접속된 제6전계효과트랜지스터(Q6)를 구비한 것을 특징으로 하는 소오스커플드 FET로직형 출력회로.
- 제1항에 있어서, 상기 정전압전원과 상기 제1 및 제2부하소자(LD1,R2및 LD2.R3)의 일단간에 제3레밸시프트소자(LS1)를 또 구비한 것을 특징으로 하는 소오스커플드 FET로직형 출력회로.
- 제1항에 있어서, 제6전계효과트랜지스터(Q6)의 타단과 상기 기준전위간에 제4레밸시프트소자(LS5,D4,D5)를 또 구비한 것을 특징으로 하는 소오스커플드 FET로직형 출력회로.
- 제1항에 있어서, 상기 제1및 제2레벨시프트소자(LS2,LS3,D1,D2 및 LS4,D3)는 쇼트키다이오드로 구성되고 상기 제1, 제2 및 제3정전류원은 저항과 전계효과트랜지스터로 구성된 것을 특징으로 하는 소오스커플드 FET로직형 출력회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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