KR910008721A - 메모리장치의 배터리 백업회로 - Google Patents

Abstract

내용 없음

Description

메모리장치의 배터리 백업회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명의 상세 내부회로도.

제4도는 제3도의 동작파형도.

Claims (12)

1. 외부 전원전압을 인가받아 소정의 내부전압에 의해 동작하는 반도체 메모리장치에 있어서, 메모리칩에 기억되 데이타를 보존하기 위한 베터리 백업 회로가 상기 메모리칩내에 장치되어 있음을 특징으로하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 배터리 백업회로가 소정의 전압을 발생할 수 있는 내부전원을 구비함을 특징으로 하는 반도체 메모리장치.
3. 제1항 및 제2항에 있어서, 상기 배터리 백업회로의 내부전원이 상기 외부 전원전압의 상태가 불안정 할때에만 상기 내부전압으로 사용됨을 특징으로 하는 반도체 메모리 장치.
4. 제1항 및 제2항에 있어서, 상기 배터리 백업회로의 내부전원이 상기 메모리칩의 외부에 장치될 수 있음을 특징으로 하는 반도체 메모리 장치.
5. 외부 전원전압 단자와 연결된 반도체 메모리장치에 있어서, 배터리 백업회로가 상기 외부 전원전압의 현재상태를 알수 있는 소정의 감지수단을 구비함을 특징으로 하는 반도체 메모리 장치.
6. 외부 전원전압과 외부 칩선택 신호를 입력하고, 데이타를 기억저장할 수 있는 소정의 내부회로(80)를 구비한 반도체 메모리장치에 있어서, 상기 외부 전원전압의 현재상태를 감지하는 전원전압 감지수단(10)과, 현재의 내부전압을 입력하여 일정한 전압을 출력하는 기준전압 발생수단(20)과, 상기 전원전압 감지수단(10)과 기준전압 발생수단(20)의 출력을 입력하여 상기 입력전압들의 차이에 의해 구동되는 N채널 입력형의 차동증폭기(30)와, 상기 차동증폭기(30)의 출력을 소정 레벨로 정형하는 정형수단(40)과, 상기 정형수단(40)의 출력을 소정시간 지연시키는 지연수단(50)과, 상기 지연수단(50)의 출력과 외부 칩선택신호는 입력하여 소정 논리동작에 의해 내부 칩선택신호를 상기 내부 회로(80)로 보내는 혼합수단(60)과, 현재의 내부전압 상태에 따라 동작하는 전지부(70)와, 상기 외부 전원전압단자와 내부 전압단자 사이에 위치하여 불안정한 외부 전원전압에 의해 외부전압이 영향을 받지 않도록 게이팅수단(90)을 구비함을 특징으로 하는 반도체 메모리 메모리장치의 배터리 백업회로.
7. 제6항에 있어서, 상기 전원전압 감지수단(10)이 직렬 연결된 저항 R1및 캐패시터 C1으로 구성될 수 있음을 특징으로 하는 반도체 메모리 메모리장치의 배터리 백업회로.
8. 제6항에 있어서, 상기 기준전압 발생수단(20)이 한 방향으로 직렬 연결된 다이오드성 트랜지스터들(P3, P4, N4, N5)을 구비하여 상기 트랜지스터 P4와 N4사이의 출력로드(12)가 상기 트랜지스터들(P3, P4, N4, N5)의 각 게이트들에 접속되어 있음을 특징으로 하는 반도체 메모리 메모리장치의 배터리 백업회로.
9. 제6항에 있어서, 상기 지연수단(50)이 상기 외부 전원전압이 불안정할때 내부 칩선택신호를 디스에이블 시킬 수 있음을 특징으로 하는 반도체 메모리장치의 배터리 백업회로.
10. 제6항에 있어서, 상기 혼합수단(60)이 상기 외부 전원전압이 불안정할때 상기 지연수단(50)의 출력신호에 의해 디스에이블 상태의 내부 칩선택신호를 출력할 수 있음을 특징으로 하는 반도체 메모리장치의 배터리 백업회로.
11. 제6항에 있어서, 상기 전지부(70)가 출력노드(14)의 전위가 소정레벨 이하로 떨어질때 구동됨을 특징으로 하는 반도체 메모리장치의 배터리 백업회로.
12. 제6항에 있어서, 상기 게이팅수단(90)이 낮은 드레쉬홀드전압을 가지는 다이오드 또는 OV의 드레쉬홀드전압을 가지는 절연게이트 전계효과 트랜지스터가 될수 있음을 특징으로 하는 반도체 메모리장치의 배터리 백업회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.