KR910008103B1 - 박막 산화물 퓨우즈 - Google Patents

박막 산화물 퓨우즈 Download PDF

Info

Publication number
KR910008103B1
KR910008103B1 KR1019860008665A KR860008665A KR910008103B1 KR 910008103 B1 KR910008103 B1 KR 910008103B1 KR 1019860008665 A KR1019860008665 A KR 1019860008665A KR 860008665 A KR860008665 A KR 860008665A KR 910008103 B1 KR910008103 B1 KR 910008103B1
Authority
KR
South Korea
Prior art keywords
oxide
fuse
substrate
oxide layer
fuses
Prior art date
Application number
KR1019860008665A
Other languages
English (en)
Other versions
KR870010592A (ko
Inventor
치아오 선
왕 첸-칭
랄 바트라 타르자임
Original Assignee
아메리칸 마이크로시스템즈 인코오포레이티드
콘라드 레드베르그
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아메리칸 마이크로시스템즈 인코오포레이티드, 콘라드 레드베르그 filed Critical 아메리칸 마이크로시스템즈 인코오포레이티드
Publication of KR870010592A publication Critical patent/KR870010592A/ko
Application granted granted Critical
Publication of KR910008103B1 publication Critical patent/KR910008103B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H85/00—Protective devices in which the current flows through a part of fusible material and this current is interrupted by displacement of the fusible material when this current becomes excessive
    • H01H85/02—Details
    • H01H85/04—Fuses, i.e. expendable parts of the protective device, e.g. cartridges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

박막 산화물 퓨우즈
제1도는 25볼트의 프로그래밍 전압으로 하여금 500옹스트롬의 산화물층을 통해 파괴적으로 연소시켜 호올을 개방하게하고 다결정실리콘 전극을 퓨우즈를 단락시키도록 상기 호올내로 용융시키게하는 종래 기술의 산화물 퓨우즈에 대한 횡단면도.
제2도는 20볼트의 프로그래밍 전압으로 하여금 PN 접합의 애벌런시 봉체를 강화하게 하고 300옹스트롬의 인접 산화물층을 통해 호올을 개방시키게하며 다결정 실리콘 전극을 퓨우즈를 단락시키도록 상기 호올내로 용융시키게하는 종래 기술의 EPROM형 퓨우즈에 대한 횡단면도.
제3도는 15볼트의 프로그래밍 전압으로 하여금 대략 110옹스트롬 두께의 산화물층을 통해 파울러 노르디 헤임 터넬링 하므로써 퓨우즈를 단락시키도록 핀호올을 개방시키게 하는 본 발명에 따라 구성된 퓨우즈의 한 실시예에 대한 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 박막 산화물 퓨우즈 31 : 기판
32 : 하부전극 또는 기판전극 34 : 산화물층 또는 박막산화물
36 : 상부전극
본 발명은 집적회로 전극에 관계하는 것으로, 특히 집적회로에서 구현되는 프로그램 가능 퓨우즈에 관한 것이다.
프로그램가능 퓨우즈들은 일반적으로 완성 및 패키지된 집적회로(IC)로 하여금 IC단자들을 선택된 퓨우즈들을 변경하는데 적절한 전압들로서 바이어싱하여 소망대로 구성할 수 있도록 제조한다. 예를 들면, 출력신호극성들과 같은 IC 취사선택부들은 퓨우즈들에 의해 프로그램될 수 있다.
집적회로 메모리는 실질상 동일한 하나의 비트메모리소자에 대한 다수의 셀들로 이루어지는데, 이들 은행 및 열로 베열된다. 완성된 IC가 검사될 경우, 대개 몇몇 셀들의 결함이 발견된다. IC 메모리들은 통상 예비("여분")셀들과, 메모리 회로를 재구성하고 결합셀에 대해 예비셀에 대체하도록 선택적으로 변경될 수 있는 프로그램가능 퓨우즈들이 제공되어 있어서, 이에 따라 메모리를 수리한다.
전기적으로 프로그램 가능한 비소멸성 메모리 회로들(즉, 전력을 연속적으로 공급하지 않고 데이터를 유지할 수 있는 메모리들)에서는 영구적으로 프로그램 가능한 퓨우즈나 혹은 무한정하게 프로그램 가능하고 말소가능한 전하 트랩(trap)들중 어느 하나를 구비한다. 퓨우즈 메모리 소자가 그것의 초기의 변경되지 않은 상태에서는 하나의 2진수 값을 나타내며, 이어서 다른 2진수 값을 나타내도록 프로그램되거나 혹은 변경된다.
집적회로 퓨우즈들은 일반적으로 통상의 집적회로의 정상 동작 범위 이상의 프로그래밍 전압들과 전류들을 필요로 하는 결점을 갖는다. 퓨우즈의 프로그래밍 전력은 IC의 크기 및 비용을 증가시키고 또한 회로소자를 액세스 정상 동작동안 요구된 시간을 연장시키는 비교적 큰 액세스(어드레싱) 트랜지스터를 필요로 한다. 하부 퓨우즈 프로그래밍 전압들은 정상 IC 동작범위와 더 많이 양립할 수 있으므로 매우 바람직하다.
바이폴라 프로그래머블 판독 전용 메모리(PROM)장치들에서는 통상 퓨우즈들이 감소된 횡단면에 의해 다결정 실리콘 또는 금속 엑세스 선들의 고저항간격을 메모리셀에 형성되게 한다. 티타늄-텅스텐과 같은 다결정 실리콘 및 금속 퓨우즈들이 먼저 통전상태로 폐쇄되고 이어서 비통전상태로 개방되도록 프로그램된다. 통상 15내지 20볼트의 고전압를 다결정실리콘 퓨우즈에 가할 경우 일반적으로 25 내지 30밀리암페어를 흐르게하여 다결정 실리콘 퓨우즈를 절연물 SiO2로 가열 및 산화시킨다.
IC들은 통상 Si3N4, SiO2의 보호표면 안정화층이나 혹은 Si3N4/SiO2의 샌드위치 형태로 덮여진다. 그러나, 다결정 실리콘 또는 금속퓨우즈를 연소시키는 가열도 또한 마찬가지로 과도하게 배치된 표면 안정화층을 부수기 위한 것이다. 그러므로, 다결정 실리콘 퓨우즈들은 오버헤드표면안정화층내의 개구로 하여금 퓨우즈의 프로그래밍동안 열을 소산시킬 필요가 있다. 불행하게도 IC 패키지에 스며드는 주변습기는 다결정 실리콘 퓨우즈들을 차단시키므로써 고온으로 가열될 수 있는데, 이는 도선을 부식시킬 수 있거나 혹은 전기접점을 표면 안정화층에 의해 카바되지 않게 한다. 다결정 실리콘 퓨우즈들을 이용한 IC 소자들은 플라스틱 패키지보다 더욱 값비싼 세라믹 패키지들내에서 밀폐되게할 필요가 있다.
전기적으로 프로그램 가능한 ROM 또한 피일드 효과 장치로부터 제조된다. 미합중국 특허 제 4,502,208호는 500±50옹스트롬의 산화물 유전체(14)로서 배열된V자형 홈(12)에 의해 기판(11)에 형성되고 다결정실리콘 전극(16)으로 카바된 퓨우즈(100(제1도 참조)를 기술한다. 다결정실리콘(16)은 관련된 액세스 트랜지스터(도시생략)의 소오스 영역에 연결되어 있다. 액세스 트랜지스터의 게이트 및 드레인 양자에 가해지는 프로그래밍 전압은 V자형 홈(12)의 정점에서 포커스되는 전계를 발생시키도록 전극(16)을 바이어스시키는데, 이러한 전계는 산화물 유전체(14)를 통해 그 유전체(14)내의 분자 결합을 파괴시키거나 혹은 "파열"시키는 반면 동반된 액세스 트랜지스터에서는 동일한 두께의 평면게이트 산화물을 파괴시키지 않도록 강화 전류에 의한 전자를 발생시킨다. 퓨우즈 산화물(14)은 그 퓨우즈 산화물의 파괴를 촉진시키기 위해 액세스 트랜지스터의 게이트 산화물(800 내지 1000옹스트롬)보다 더 얇게(500옹스트롬) 형성될 수 있다. 퓨우즈(10)를 프로그램하는데 사용되는 0.3밀리와트의 전력이 비록 큰 액세스 트랜지스터를 필요로 하지 않는다 하더라도 25볼트의 프로그래밍 전압은 전형적인 IC 메모리의 정상 동작 범위보다 상당히 더 높은데, 이러한 상태에서 퓨우즈(10)가 사용된다. 아울러, V자형 홈의 깊이와 이에 따른 기판(11)내로의 정점의 관통은 조절하기가 상당히 어렵다. 산화물층(14)을 제조하는 두께는 아직 더 얇게 할 수가 없는데, 그 이유는 전기적으로 말소가능한(Eraseable) 프로그래머블 판독전용 메모리들(EEPROMS)의 분리기술에 대한 최근의 개발로는 더 얇은 두께의 산화물을 신뢰할 수 있게 재생할 수가 없기 때문이다.
상기 말소가능한 PROMS(EPROMS)내의 메모리 소자들은 영구적으로 프로그램된 퓨우즈들보다는 오히려 전하 트랩에 의해 비파괴적으로 프로그램된다. EPROM 및 부동게이트 에벌란시접합 MOS(FAMOS)장치중 한가지 유형은 제2도의 구조물(20)가 유사한데, 이들은 또한 후술된 바와 같은 퓨우즈를 위해 사용될 수 있다.
EPROM으로 사용함에 있어서, 구조물(20)은 게이트(23)가 전기적으로 비연결되도록 "부동(float)"하는 것을 제외하고는 MOS트랜지스터와 기본적으로 유사하게 동작한다. 소오스(21)가 접지전위로 유지됨에 따라 드레인(26)에 인가되는 15 내지 50볼트의 펄스들이 바이어스채널 드레인 PN접합체(25)를 역전시키므로 열적으로 발생된 전자들은 다른 전자를 충돌 이동시키고 약 1나노암페어의 애벌란시항복전류를 발생하는 다수의 전자 호올쌍들을 승산시키는 충분한 힘으로 가속된다. 상기 충돌에 따라서 약간의 전자들이 과도 산화물층(24)속으로의 전자주입에 의해 분산된다. 게이트 산화물(24)이 이러한 전류에 의해 역으로 초래되지는 않는다. 산화물층(24)를 통과하는 약간의 전자들은 부동게이트(23)내의 전하트랩에서 트랩되어 채널(22)의 통전임계를 결정하는 전계를 여기함에 따라 셀(20)을 프로그램한다. 부동게이트(23)를 자외선(U.V)광에 노출시키면 트랩된 전자를 여기하는데, 이러한 약간의 전자들이 게이트(23)의 하부로부터 산화물(24)을 통해 채널/기판(22)으로 방출되고 이에 따라 부동게이트(23)로부터 전하를 제거하고 또한 셀을 "말소"시킨다. EPROM은 부동게이트상에 자외선광을 발생시키는 수정 윈도우를 가진 세라믹 패키지들(도시생략)내에 정상적으로 패키지된다. 상기 수정 윈도우는 방사선을 그리도록 카바될 수 있으며 또 EPROM은 FPOM과 등가인 EPROM을 말소할 수 없게 하고 이에 따라 한번을 더 프로그램 할 수 있게 하기 위하여 수정 윈도우 없이 값싼 플라스틱 패키지내에 패키지될 수 있다.
MCELroy에 의한 미합중국 특히 제4,507,757호에 FAMOS EPROM 트랜지스터와 유사하며, 게이트(23)가 부동물보다는 오히려 리이드(도시생략)에 연결된 산화물 퓨우즈(20)(제2도)가 기재되어 있다. 상기 퓨우즈(20)는 애벌란싱을 강화시키는 채널 보디-드레인 PN 접합체(25)를 20볼트만큼 역 바이어싱함으로써 한번 프로그램된다. 분산주입된 전자들은 산화물(24)을 가열 및 연소시켜 호올을 형성하며 이 호올속에서 인접한 다결정실리콘을 용융하고 이에 따라 게이트(23)를 드레인(26)에 단락시킨다. 산화물(24)은 또한 분리 공정단계에서 형성되어 액세스 트랜지스터(도시생략)를 위해 사용되는 대략 600Å두께의 게이트 산화물보다 더 얇은 두께 (대략 300Å)가 되게하고 그것의 특성보다 더 낮은 파괴 특성을 갖게한다. 게이트(23)에 인가되는 20볼트의 바이어스가 게이트(23) 및 드레인(26) 사이에 피일드-플레이트 효과를 초래하는데, 이는 산화물층(24)의 신뢰가능한 에벌란시 봉체를 퓨우즈(10(제1도)의 25볼트의 프로그래밍 전압보다는 적지만 아직도 초과하는 약 20볼트로 하기 위해 필요한 전압을 감소시키며 통상의 집적회로의 정상 동작 범위와 양립하게 한다. 비프로그램된 셀에 대한 접합체(25)는 25볼트의 내압를 가져야하는데, 만일 그렇지 않을 경우 퓨우즈(20)의 크기를 스케일 다운(감소)하기가 매우 어려워진다. EPROM 치수는 현재 250 옹스트롬 두께의 게이트 산화물 층과 함께 1.25 미크론폭의 선들로 스케일 다운된다.
전기적으로 말소가능한 EPROM(EEPROM)(도시생략)은 EPROM과 유사한 부동 게이트 터널 산화물(FLOTOX) 구조에 의해 형성된다. 제어게이트에 인가되는 고프로그래밍이나 혹은 "라이트"전위(20V)는 접지채널로부터 열적으로 성장된 터널 산화물의 박막(50 내지 200Å)층을 통과하는 파울러-노르디헤임(Fowler-Nordheim) 터넬링에 의해 전자들을 그리는 전계를 부동게이트에서 트랩되게 발생시키며 또한 하부채널상에 전계를 여기하도록 유지하는데, 이에 따라 EPROM에서와 같이 임계전압을 프로그램한다. 제어게이트 전하는 미리 라이트된 전자전하를 중성화하도록 박막 터널 산화물을 통해 호올을 그리는 라이트전위 맞은편에 인가된 전위에 의해 말소된다. 종래 기술의 몇몇 EPROM에서는 한번 프로그램 가능한 메모리 소자들이 퓨우즈들에 의해서보다는 오히려 예비 EPROM셀에 의해서 제공된다. 이와 같은 예비 EPROM 셀들은 전혀 엑스트라공정 단계없이 제조되어 정상적인 IC 전압레벨을 이용하여 프르그램되지만 다른 퓨우즈들보다 더 크다. 또한, 말소가능한 셀들은 전하를 누출하려는 경향이 있는데, 이에 따라 결국 말소된(비프로그램된) 상태로 되돌아간다. 따라서, MOS IC 메모리장치에서 부가적인 공정단계들이 전혀 없거나 최소로 되게 제조되고, 과도하게 높은 프로그래밍 전압이 적거나 필요치 않으며, 작은 전파 지연을 가지며 신뢰할 수 있고, 또한 오버헤드 개구를 필요로 하지 않는 한번 프로그램 가능한 퓨우즈에 대한 요구를 충족하는데, 이에 따라 상기 퓨우즈를 플라스틱 패키지내에 패키지된 회로에 사용하는데 적합하게 할 수 있다.
그러므로, 본 발명의 목적은 프로그램시, 오버헤드 개구나 혹은 특수보호 패키징에 필요한 열을 발생하지 않으며 그에 따라 저 비용의 플라스틱 패키지내에 신뢰할 수 있게 패키지 될 수 있는 집적회로 퓨우즈를 제공하는 것이다. 본 발명의 다른 목적은 통상의 IC 동작 범위에 더욱 접근한 전압에 의해 프로그램할 수 있는 퓨우즈를 제공하는 것이다. 본 발명의 또 다른 목적은 보다 작은 퓨우즈를 제공하는 것이다.
본 발명은 상기한 바와 같은 목적들을 파울러 노르디헤임터넬링에 의해 프로그램 가능한 퓨우즈와, 보다 낮은 전압에서 발생하며 종래 기술의 퓨우즈 프로그래밍 기구보다 더 얇은 산화물에서 발생하는 기구부를 제공하므로써 성취하다. 조절된 두께의 산화물을 통한 파울러-노르디헤엠 터넬링이 퓨우즈 면적 및 프로그래밍 전압들의 폭넓은 허용오차에 따라 예견할 수 있으며, 이에 따라 더 두꺼운 산화물로부터 형성된 종래 기술의 퓨우즈에 사용되는 애벌란시 봉체보다 더욱 신뢰할 수 있다. 저 프로그래밍 전압은 본 발명에 따른 퓨우즈들을 서브-미트론선- 폭 기술들로서 사용하기 위해 스케일 다운되게한다. 산화물내의 주어진 결함분포에 따라 박막 산화물층들이 결함을 덜 포함하며, 또한 본 발명에 따라 구성된 퓨우즈들의 개선된 신뢰성에 기여한다.
본 발명의 한 실시예에 따른 퓨우즈들이 퓨우즈 산화물에 대한 터널 산화물층과 퓨우즈의 상부전극에 대한 부동케이트 다결정실리콘을 사용하므로써 전혀 엑스트라 공정 단계들이 없는 EPROM 내에서 제조된다. 본 발명의 또 다른 실시예에 따른 퓨우즈들이 부가적인 하나의 마스크 및 공정단계로서 EPROM 내에서 제조된다.
본 발명의 퓨우즈는 종래보다 더욱 작으며, 값싸고 더욱 신뢰성 있는 예컨데, EEPROMS, EPROMS및 한번 프로그램 가능한 EPROMS의 제조시에 사용될 수 있다.
이하, 본 발명의 양호한 한 실시예를 첨부한 도면 제3도를 참조하여 기술한다.
본 발명은 그것의 바람직한 실시예가 제3도의 퓨우즈(30)로서 도시된다. 이 퓨우즈(30)는 초기에는 비통전 또는 개방상태이며, 이어서 저온에서 통전 또는 폐쇄 상태가 되도록 프로그램 또는 변경되므로 표면 안정화가 파괴되지 않는다. 따라서, 퓨우즈(30)가 그것의 주변으로부터 특수보호를 필요로 하지 않으며, 플라스틱에 패키지된 회로들, 특히 EEPROMS혹은 EPROMS에 사용하는데 적합하다. 퓨우즈(30)를 프로그램 하기 위해 사용되는 수 마이크로암페어의 전류와 대략 15볼트의 전압은 종래 기술의 퓨우즈 프로그래밍 전압보다 더 적으며 통상의 IC 동작범위와 더욱 양립하기가 용이하다.
퓨우즈(30)는 하부전극(32), 산화물층(34) 및 상부전극(36)을 포함한다. 상기 퓨우즈(30)가 기판(31)속과 위에 형성되고 또한 메모리 장치와 가능 집적회로를 함께 형성하는 다른 장치들(도시생략)을 형성하는데 사용된다. 기판(31)은 진성 반도체일 수 있거나 혹은 P형 혹은 N형 불순물 반도체로서 도우프될 수 있다.
이 기판(31)은 또한 하부전극(32)을 형성하기 위하여 P형 또는 N형 불순물들과 취사선택적으로 도우프된다.
대략 80옹스트롬 내지 110옹스트롬의 두께와 충분히 신뢰할 수 있는 높은 질과 그리고 일정한 프로그래밍을 할 수 있는 산화물층(34)의 제조는 기판(31) 표면을 암모니아(NH4OH)가 수반된 수소염화물(HC1)에 의해 세정하는 것을 필요로 한다. 상기 산화물층(34)은 기판 전극(32)의 표면상의 대략 42미크론 면적에 따라 열적으로 성장되는 것이 바람직하다. 또, EPROM에서 구현되는 퓨우즈(30)가 터널산화물 층과 동시에 형성되는 것이 바람직하다. 정상처리 단계에 속하는 부가적인 하나의 마스크와 열 사이클이 EPROM내에 퓨우즈(30)에 대한 박막 산화물(34)를 형성하는데 필요하게 된다.
산화물(34)의 상부위에는 상부전극(36)을 형성하기 위해 어떤 편리한 두께로 용착되며 또한 편리한 전도율로 도우프된다. EPROM 또는 EEPROM에서 구현된 퓨우즈(30)에서는 상부전극(36)이 다결정실리콘 부동게이트 또는 제어게이트층으로부터 형성되는 것이 바람직하다. 퓨우즈(30)는 처음에는 메가오옴범위의 매우 고저항값을 갖는다.
퓨우즈(30)는 접지로 유지된 기판(31)에 의해 실제 신뢰성을 높이기 위해 10볼트이상의 전압, 바람직하기로는 15볼트의 전압을 전도리이드(도시생략)를 통해 상부전극(36)에 인가하므로서 프로그램된다. 전극(36)상의 전위은 전극(32)으로부터 산화물(34)을 통해 산화물 유전체(33)을 파괴시키도록 충분히 강화라는 1마이크로암페어 범위의 파울러-노르디헤임터넬링 전류를 초래하는 산화물(34) 양단의 전계를 확립한다.
퓨우즈(30)는 예비 대체를 위한 프로그래밍소자로서 사용되는 EEPROM 셀들보다 훨씬 더 작을 뿐 아니라 신뢰성도 높은데, 그 이유는 EEPROM이 부동게이트 전하 트랩을 하부채널상의 응력피일드를 유지하는 전하를 저장하는데 사용하기 때문이다. 전하를 노출시키려는 경향은 데이터 보유문제점을 나타낸다.
EEPROM이 검사되면, 결함메모리셀들이 검출되며 예비 대체수리가 선택된 퓨우즈들을 결함셀들에 대한 예비 메모리셀들로 대체하도록 프로그래밍하므로써 행하여진다. EEPROM셀이 그것의 비프로그램/프로그램된 값을 감지(판독)하면, EEPORM회로의 밀도 압축을 제한하도록 셀 주변에 비교적 강한 3mv/cm의 방해 피일드를 발생시킨다. 대조적으로, 산화물 퓨우즈(30)는 전하 누출과 관련된 데이터 보유문제점이 없는 영구적인 연결상태이다. 상기 퓨우즈(30)는 1.0볼트 정도의 낮은 감지 전압에 의해 감지(판독)될 수 있다. 2.0볼트의 감지전압은 EEPROM 셀의 판독시 수반되는 방해피일드보다 더 적은 방해피일드를 초래하는 94 마이크로암페어의 전류를 발생시킨다.
이러한 보다 적은 방해 피일드가 산화물 퓨우즈로 다른 회로소자에 EEPROM보다 더욱 접근되게 한다.
여태까지, 본 발명의 양호한 실시예가 예시되고 설명되었지만, 이 분야에 숙련된 기술을 가진자에게는 본 발명의 범위 이내에서 여러 가지 수정 및 응용이 가능하다는 것이 이해될 것이다. 본 발명은 단지 다음의 청구범위의 영역에 의해서만 제한된다.

Claims (5)

  1. 반도체기판 상부표면 내부와 상부에 형성된 집적회로에서의 퓨우즈가 표면에 인접한 기판내의 하부전극 영역과, 하부전극 영역상의 표면 내부와 상부에 형성되고, 프로그래핑 바이어스의 인가에 따라 산화물층을 손상하는 파울러-노르디헤임 터넬링전류를 전도시키는데 적합한 두께로 된 산화물층과, 상기 산화물층 위에서 상부 및 하부 전극 사이의 산화물층을 통해 프로그래밍 바이어스를 인가하는 기판과 함께 회로에 연결가능하게 배치되고, 산화물이 파울러-노르디헤임 터넬링일 전류에 의해 손상될때 하부전극 영역에 전기적으로 전도연결을 형성하는 물질로 형성된 상부전극 영역을 구비한 박막 산화물 퓨우즈.
  2. 제1항에 있어서, 산화물층의 두께가 대략 80 내지 110 옹스트롬의 범위에 있고, 프로그래밍 바이어스가 10 내지 15볼트의 범위에 있는 박막 산화물 퓨우즈.
  3. 제1항에 있어서, 상부전극이 다결정 실리콘을 포함하는 박막 산화물 퓨우즈.
  4. 제1항에 있어서, 하부전극 영역이 기판의 인접영역보다 더 높은 전도율로 불순물이 도우프되는 박막 산화물 퓨우즈.
  5. 반도체 기판위에 형성되며, 상기 기판위의 박막 터널산화물층, 산화물위의 부동게이트 및 이 부동게이트 위의 제어게이트를 포함하는 유형의 메모리 셀을 가진 EEPROM 구조물에 있어서, 상기 EEPROM 구조물이 기판내부에 형성된 하부전극과, 터널산화물로서 기판상에 동시에 형성되며 그 터널산화물과 동일한 물질로 된 유전체층과, 게이트들중 하나로서 상기 유전체층 위에 동시에 형성되고 그 게이트들중 하나와 동일한 물질로 된 상부 전극을 구비한 프로그램 가능한 퓨우즈를 추가로 포함하는 것을 특징으로 하는 박막 산화물 퓨우즈.
KR1019860008665A 1986-04-07 1986-10-16 박막 산화물 퓨우즈 KR910008103B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US849,233 1986-04-07
US849233 1986-04-07
US06/849,233 US4757359A (en) 1986-04-07 1986-04-07 Thin oxide fuse

Publications (2)

Publication Number Publication Date
KR870010592A KR870010592A (ko) 1987-11-30
KR910008103B1 true KR910008103B1 (ko) 1991-10-07

Family

ID=25305365

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860008665A KR910008103B1 (ko) 1986-04-07 1986-10-16 박막 산화물 퓨우즈

Country Status (4)

Country Link
US (1) US4757359A (ko)
EP (1) EP0244530A3 (ko)
JP (1) JP2608062B2 (ko)
KR (1) KR910008103B1 (ko)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4899205A (en) * 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US5266829A (en) * 1986-05-09 1993-11-30 Actel Corporation Electrically-programmable low-impedance anti-fuse element
NL8800846A (nl) * 1988-04-05 1989-11-01 Philips Nv Geintegreerde schakeling met een programmeerbare cel.
US5223735A (en) * 1988-09-30 1993-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device in which circuit functions can be remedied or changed and the method for producing the same
US5246873A (en) * 1990-02-06 1993-09-21 Matsushita Electronics Corporation Method of fabricating a programmable device including a protective region
US5138423A (en) * 1990-02-06 1992-08-11 Matsushita Electronics Corporation Programmable device and a method of fabricating the same
KR960010736B1 (ko) * 1991-02-19 1996-08-07 미쓰비시뎅끼 가부시끼가이샤 마스크 rom 및 그 제조방법
GB2253489B (en) * 1991-03-06 1995-06-07 Motorola Inc Programmable read only memory
US5229326A (en) * 1992-06-23 1993-07-20 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
USRE40790E1 (en) * 1992-06-23 2009-06-23 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
US5537108A (en) * 1994-02-08 1996-07-16 Prolinx Labs Corporation Method and structure for programming fuses
US5808351A (en) * 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5726482A (en) * 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
US5917229A (en) * 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5813881A (en) * 1994-02-08 1998-09-29 Prolinx Labs Corporation Programmable cable and cable adapter using fuses and antifuses
US5834824A (en) * 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
JP3273582B2 (ja) * 1994-05-13 2002-04-08 キヤノン株式会社 記憶装置
US5543344A (en) * 1994-10-05 1996-08-06 United Microelectronics Corp. Method of making programmable read-only memory
DE4440539C2 (de) * 1994-11-12 1996-09-19 Itt Ind Gmbh Deutsche Programmierbarer Halbleiterspeicher
US5962815A (en) * 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5753947A (en) * 1995-01-20 1998-05-19 Micron Technology, Inc. Very high-density DRAM cell structure and method for fabricating it
US5610084A (en) * 1995-04-21 1997-03-11 U.S. Phillips Corporation Method of manufacturing an antifuse utilizing nitrogen implantation
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5831276A (en) * 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US5869843A (en) * 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
WO1996041381A1 (en) * 1995-06-07 1996-12-19 Micron Technology, Inc. A stack/trench diode for use with a multi-state material in a non-volatile memory cell
US5789758A (en) * 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5879955A (en) * 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US6420725B1 (en) * 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5767575A (en) * 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5837564A (en) * 1995-11-01 1998-11-17 Micron Technology, Inc. Method for optimal crystallization to obtain high electrical performance from chalcogenides
US6653733B1 (en) 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US6025220A (en) 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US6337266B1 (en) 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US5985698A (en) * 1996-07-22 1999-11-16 Micron Technology, Inc. Fabrication of three dimensional container diode for use with multi-state material in a non-volatile memory cell
US5814527A (en) * 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US5998244A (en) * 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US5812441A (en) * 1996-10-21 1998-09-22 Micron Technology, Inc. MOS diode for use in a non-volatile memory cell
US6015977A (en) * 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US5952671A (en) 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6087689A (en) 1997-06-16 2000-07-11 Micron Technology, Inc. Memory cell having a reduced active area and a memory array incorporating the same
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US9092595B2 (en) 1997-10-08 2015-07-28 Pact Xpp Technologies Ag Multiprocessor having associated RAM units
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5976917A (en) 1998-01-29 1999-11-02 Micron Technology, Inc. Integrated circuitry fuse forming methods, integrated circuitry programming methods, and related integrated circuitry
US6096580A (en) * 1999-09-24 2000-08-01 International Business Machines Corporation Low programming voltage anti-fuse
US6323111B1 (en) 1999-10-28 2001-11-27 Agere Systems Guardian Corp Preweakened on chip metal fuse using dielectric trenches for barrier layer isolation
US6563156B2 (en) * 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6440837B1 (en) 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
US6452248B1 (en) * 2000-08-14 2002-09-17 Exar Corporation Low-powered, self-timed, one-time in-circuit programmable MOS fuse element and circuit
US6458676B1 (en) 2001-06-25 2002-10-01 Lucent Technologies Inc. Method of varying the resistance along a conductive layer
US6542397B2 (en) 2001-06-25 2003-04-01 Lucent Technologies Inc. Read only memory structure
US6597013B2 (en) * 2001-08-06 2003-07-22 Texas Instruments Incorporated Low current blow trim fuse
US6970383B1 (en) * 2003-06-10 2005-11-29 Actel Corporation Methods of redundancy in a floating trap memory element based field programmable gate array
US7026217B1 (en) * 2003-10-29 2006-04-11 Lsi Logic Corporation Method of forming an antifuse on a semiconductor substrate using wet oxidation of a nitrided substrate
US20060268593A1 (en) * 2005-05-25 2006-11-30 Spansion Llc Read-only memory array with dielectric breakdown programmability
CN103915410B (zh) * 2013-01-08 2017-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件和半导体器件的制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4502208A (en) * 1979-01-02 1985-03-05 Texas Instruments Incorporated Method of making high density VMOS electrically-programmable ROM
EP0056195B1 (en) * 1980-12-25 1986-06-18 Fujitsu Limited Nonvolatile semiconductor memory device
JPS57157573A (en) * 1981-03-25 1982-09-29 Fujitsu Ltd Semiconductor non-volatile memory cell
JPS57202776A (en) * 1981-06-08 1982-12-11 Toshiba Corp Semiconductor device
US4507757A (en) * 1982-03-23 1985-03-26 Texas Instruments Incorporated Avalanche fuse element in programmable memory
US4608585A (en) * 1982-07-30 1986-08-26 Signetics Corporation Electrically erasable PROM cell
US4543594A (en) * 1982-09-07 1985-09-24 Intel Corporation Fusible link employing capacitor structure
US4546454A (en) * 1982-11-05 1985-10-08 Seeq Technology, Inc. Non-volatile memory cell fuse element

Also Published As

Publication number Publication date
KR870010592A (ko) 1987-11-30
JPS62242336A (ja) 1987-10-22
EP0244530A3 (en) 1988-09-07
US4757359A (en) 1988-07-12
JP2608062B2 (ja) 1997-05-07
EP0244530A2 (en) 1987-11-11

Similar Documents

Publication Publication Date Title
KR910008103B1 (ko) 박막 산화물 퓨우즈
US4543594A (en) Fusible link employing capacitor structure
KR100524039B1 (ko) 프로그래머블 퓨즈와 안티 퓨즈 및 그 방법
US7405463B2 (en) Gate dielectric antifuse circuit to protect a high-voltage transistor
US7126871B2 (en) Circuits and methods to protect a gate dielectric antifuse
JP4410101B2 (ja) 単一トランジスタを用いる高密度半導体メモリ・セル、メモリ・アレイ、及びそれらを動作させる方法
EP1436815B1 (en) Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP2515269B2 (ja) 酸化物ブレ―クダウンｍｏｓヒュ―ズ及びそのメモリカ―ドへの利用
US7724572B2 (en) Integrated circuit having a non-volatile memory cell transistor as a fuse device
WO2003034331A1 (en) Smart card having a memory using a ultra-thin dielectric
US4573144A (en) Common floating gate programmable link
US20090268527A1 (en) Sonos memory device and method of operating a sonos memory device
EP0298489B1 (en) Semiconductor memory device having non-volatile memory transistors
US20050167728A1 (en) Single-poly 2-transistor based fuse element
KR19980024206A (ko) 드레인 소거 불가능한 이피롬 셀
EP0212520A2 (en) Data processing method
US20040027877A1 (en) Method for setting the threshold voltage of a field-effect transistor, field-effect transistor and integrated circuit
JP2907225B2 (ja) 半導体記憶装置の製造方法
JPH07183410A (ja) 不揮発性半導体記憶装置
KR20000032451A (ko) 메모리 칩용 전기적 퓨즈
KR20000065063A (ko) 프로그램 가능한 반도체 요소를 갖는 반도체 디바이스
KR20000051373A (ko) 메모리 칩 용 전기적 퓨즈

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041005

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee