KR20000065063A - 프로그램 가능한 반도체 요소를 갖는 반도체 디바이스 - Google Patents
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Abstract
초박막 게이트 산화물(very thin gate oxide)은 바람직하게는 프로그래밍 전압을 제한하기 위한 플로팅 게이트(floating gate)를 가진 비휘발성 메모리(non-volatile memory)에 사용된다. 그러나, 통상적인 메모리에서 게이트 산화물의 최소 두께는 어떤 제한에 속박되는 데, 이는 산화물 두께가 매우 작은 경우, 프로그램된 셀로부터의 전하의 손실이 매우 크게 될 것이기 때문이다. 이와 같은 이유로 통상적인 메모리에서의 게이트 산화물의 두께는 7nm를 초과하고 있다. 본 발명에 따른 비휘발성 메모리 셀은 p형 플로팅 게이트 전극(8)을 결합하여 겨우 6nm 정도의 두께를 갖는 게이트 산화물(9)을 포함한다. 박막 게이트 산화물 덕택에 보다 낮은 프로그래밍(programming) 전압이 사용될 수 있는 한편, 양호한 데이터 저장이 유지된다. 프로그래밍시 플로팅 게이트에 인가되는 전자들이 정공(hole)들과 재결합되고 게이트와 산화물 사이의 경계면으로부터 비교적 먼 거리에서 이온화된 억셉터 원자(ionized acceptor atom)에 속박되기 때문에 전하의 손실은 낮다.
Description
본 발명은 플로팅 게이트(floating gate)를 갖는 트랜지스터(transistor)에 의해 형성되는 프로그램 가능한 반도체 요소와, 소정의 표면에 인접한 p형 표면 영역을 갖는 반도체 몸체(semiconductor body)를 포함하는 반도체 디바이스에 관한 것으로서, 이 프로그램 가능한 반도체 요소(element)는 상기 p형 표면 영역 내에서 n형 표면 영역의 형태로 제공된 소스(source) 및 드레인(drain)을 포함하며, 상기 소스 및 드레인은 중간의 채널에 의해 서로 분리되며, 이 중간 채널 위에는 플로팅 게이트가 형성되며, 이 게이트(gate)는 중간 절연층에 의해 반도체 몸체의 표면으로부터 분리되며 도핑된 반도체 재료층으로 형성된다.
이와 같은 반도체 디바이스에 있어서, 이 프로그램 가능한 반도체 요소는 작은 수 또는 많은 수의 동일 요소와 함께 프로그램 가능한 비휘발성(non-volatile) 메모리, 예를 들어, EPROM(erasable programmable read-only memory), EEPROM(electrically erasable program ROM(read-only memory), 또는 플래쉬 EEPROM을 형성할 수 있다. 이 메모리는 독립형 메모리일 수도 있거나 혹은, 다수의 다른 회로 요소들과 집적하여 집적된 신호 처리 회로(integrated signal processing circuit), 예를 들어, 마이크로 콘트롤러(microcontroller)가 될 수도 있다.
EPROM 또는 EEPROM의 일반적인 실시예에서의 플로팅 게이트는 n형 도핑된 다결정 실리콘 층으로 형성된다. 플로팅 게이트가 p형 도핑된 다결정 실리콘으로 이루어진 소정의 디바이스는 특히 미국 특허 제 US-A 5,260,593호로부터 알 수 있다. 이 알려진 디바이스에서, 트랜지스터의 임계 전압(threshold voltage)를 증가시킬려는 목적으로 일반적인 플로팅 게이트의 n형 폴리는 p형 폴리로 대체되고 있다.
플로팅 게이트를 갖는 메모리 디바이스를 프로그래밍(programming) 또는 기록하는 동안 전자(electron)들은 플로팅 게이트 전극에 인가되며, 이를 위해 터널링 효과(tunneling effect) 또는 열 전하 캐리어(hot charge carrier)가 사용되어 이들 전극(electrodes)들에 음전하가 충전되며 트랜지스터의 임계 전압이 증가한다. 플로팅 게이트의 충전 상태는 정보가 기록되었음을 나타낸다. 이 정보를 판독하기 위해서는 트랜지스터가 도통하고 있는지 혹은 도통하지 않고 있는지를 확인하여 제어 전극에 소정의 전압을 인가하여야 한다.
비휘발성 메모리(nonvolatile memory)의 중요한 특성으로는 데이터가 유지된다는 것이며, 이 데이터 유지는 기록된 정보가 플로팅 게이트에 충분히 존재하는 동안의 시간으로 정의된다. 일반적으로, 플로팅 게이트로부터 전하를 방전시키는 누설 전류(leakage current)는 메모리가 수 년(예를 들어, 10년) 동안 재기록 없이 사용하여도 사용될 수 있을 정도로 충분히 작아야 한다. 플로팅 게이트로부터 기판으로의 전자의 터널링으로 인한 플로팅 게이트에서의 전하의 손실을 막기 위해, 통상적인 메모리에서 게이트 유전체(gate dielectric)는 7nm 초과의 두께를 가져야 한다. 이는 게이트 유전체에서 필요한 전계세기(electrical field strength)를 얻을 수 있을 정도로 프로그램밍에 높은 전압을 필요로 함을 의미한다.
이는 예를들어, 공급 전압이 낮아야만 하는, 상황이나 혹은, 낮은 브레이크 다운 전압이 발생한 회로에서 문제를 발생시킬 수 있다.
본 발명의 목적은 특히 도입절(opening paragraph)에서 언급한 바와 같이 일반적인 디바이스와 비교할 때 초박막의 게이트 유전체가 사용되는 한편 데이터 유지가 가능한 반도체 디바이스를 제공하는 데 있다. 본 발명에 따르면, 이와 같은 반도체 디바이스는 p형 반도체 재료가 플로팅 게이트 용으로 사용되며, 플로팅 게이트와 반도체 몸체의 표면 사이의 절연층의 최소 두께가 대략 7 nm를 초과하지 않는 것을 특징으로 한다.
본 발명은 특히 n형 플로팅 게이트를 갖는 프로그래밍된 통상적인 셀이 자신의 플로팅 게이트에서 자유 전자를 과다하게 구비하고 있다는 사실에 기초하고 있다. 이들 대다수의 자유 전자들은 적층(accumulation layer)의 형태로 폴리(poly)와 게이트 산화물(gate oxide) 사이의 인접한 경계면에 인접하게 나타날 수 있으며, 따라서, 충분히 얇은 박막 게이트 산화물의 경우에 기판으로의 터널링에 의해 플로팅 게이트에서 이탈할 수도 있다. 이 누설 전류는 플로팅 게이트에서 전하를 손실시켜 데이터 유지를 제한하고 있다. 이 문제를 막기 위해 게이트 산화물의 통상적인 셀이 7 nm 이상의 두께를 가질 필요가 있다. 그러나, 본 발명에 따른 디바이스에와 같이, p형 플로팅 게이트가 사용되는 경우, 프로그래밍시 플로팅 게이트에 도달하는 이 전자들은 자유 정공(free hole)과 재결합할 것이다. 이 결과로 이온화된 억셉터(acceptor)들에 의하여 네가티브 공간 전하가 형성된다. 이온화된 억셉터들은 이동될 수 없으며, 대체로 폴리 게이트 산화물 경계면으로부터 n형 플로팅 게이트에 있는 자유 전자보다 더 먼 거리에 나타난다. 또한, 이온화된 억셉터들 내의 전자들은 Si의 전도 대역(conduction band)에 대하여 대략 1 eV의 결합 에너지(binding energy)를 갖는다. 이는 p형 플로팅 게이트에서 기판으로의 전자 터널링의 확률을 동일한 산화물 두께가 제공된 n형 플로팅 게이트에서보다 훨씬 작게 만든다. 그 결과, 적어도 주어진 전압 범위에서 p형 플로팅 게이트로부터의 누설 전류는 n형 플로팅 게이트로부터의 누설 전류의 크기보다 수천 내지 수만배 만큼 더 적을 것이다. p형 플로팅 게이트가 사용되는 경우, 게이트 산화물을 보다 더 얇게 만들 수 있는 데, 예를 들어, 누설 전류가 n형 플로팅 게이트를 갖는 일반적인 셀의 전류와 대등하게 되도록 두께를 낮춘다. 이 보다 얇은 게이트 산화물은 특히 셀이 낮은 전압으로 프로그래밍되거나 소거될 수 있어, 저전압 프로세스에서의 디바이스를 실현하고 공통 집적 회로 내의 저전압 회로와 메모리를 조합하는 것이 보다 더 용이하다. 바람직하게는, 반도체 몸체의 두께와 플로팅 게이트 사이의 절연층의 최소 두께는 겨우 6nm이다.
셀은 자외선(ultra violet : UV) 방사에 의하여 소거되지 않거나 소거되는 가령, OTP(One Time Programmable) 및 EPROM과 같은 버젼에 있어서, 셀을 전기적으로 소거할 수 없으므로, 폭넓은 제한 내에서 플로팅 게이트의 도핑 농도(doping concentration)를 폭넓게 선택할 수 있다. 플로팅 게이트에서 기판으로의 터널링에 필요한 자유 전자는 UV 광선으로 소거하는 경우에 광학 수단에 의해 발생된다. 본 발명에 따른 디바이스의 또 다른 실시예에서, 셀은 EEPROM과 플래시 EPROM에서와 같이 전기적으로 소거가 가능하며, 플로팅 게이트 전극의 도핑 농도가 매우 낮아서, 전극층은 저장된 정보를 소거하기 위한 적절한 전압을 인가함으로써 플로팅 게이트 전극과 절연층 사이의 경계면에 형성될 수 있다. 플로팅 게이트 전극의 도핑 농도가 기껏해야 대략 1.5 x 1019원자/입방 센티미터(atoms per cm3)가 되는 실시예로부터 바람직한 결과를 얻을 수 있다.
본 발명의 전술한 특징 및 그외 특징들은 몇몇 실시예들을 참조하여 보다 상세하게 설명될 것이다.
도 1은 본 발명에 따른 반도체 디바이스의 실시예 1의 단면도,
도 2는 n형 플로팅 게이트와 p형 플로팅 게이트를 갖는 셀에 대한 시간의 함수로서의 임계 전압 기울기를 도시한 도면,
도 3은 본 발명에 따른 반도체 디바이스의 실시예 2의 단면도,
도 1은 플로팅 게이트를 갖는 트랜지스터의 형태로 된 프로그램 가능한 반도체 요소를 갖는 본 발명에 따른 반도체 디바이스의 실시예 1의 단면도이다. 도 1에는 트랜지스터만이 도시되어 있지만, 당업자라면 이 디바이스가 트랜지스터 외의 다수의 다른 회로 요소를 포함할 수도 있음을 알 것이다. 이 디바이스는 표면(1)에 인접한 p형 표면 영역(2)을 갖는 실리콘의 반도체 몸체를 포함한다. 이 트랜지스터는 중간의 채널 영역(5)에 의하여 서로로부터 분리되는 각각의 n형 표면 영역(3, 4)의 형태의 소스(source)와 드레인(drain)을 포함한다. n형 표면 영역(3, 4)에는 도면에 도식적으로만 도시된 각각의 연결선(6, 7)이 도시된다. 플로팅 게이트(8)는 도핑된 다결정 실리콘(poly)의 형태로 채널 영역(5) 위에 위치하며, 전기 절연 실리콘 산화물층(9)에 의하여 기반을 이루는 표면(1)으로부터 전기적으로 절연된다. 산화물층의 두께는 대략 6.0nm이다. 또한, 이 실시예에서의 트랜지스터는 플로팅 게이트(8) 상에 제어 전극(10)을 포함하며, 이들은 유전층(dielectric layer)(11)에 의하여 전기적으로 절연된다. 이 층(11)은 단일의 실리콘 산화물층을 포함할 수 있거나, 혹은 실리콘 산화물 및 실리콘 질화물이 다층으로 구성될 수 있거나, 혹은 옥시나이트라이드 층(layer of oxynitride)을 포함할 수 있다. 폴리 또는 금속으로 제조될 수도 있는 제어 전극(10)에는 도식적으로 표시된 연결선(12)이 제공된다.
프로그래밍시 전자들은 기판(2)으로부터 산화물층(3)을 통하여 플로팅 게이트(8)상으로 이동된다. 산화물층의 두께는 효율적인 전하 전송을 얻을 정도로 가능한 한 작아야 하는 데, 이는 특히, 낮은 전압 및/또는 속도가 목적이다. 그러나, 플로팅 게이트에서의 전하는 산화물층의 두께가 작으면 작을수록 비례하여 더 빨리 사라질 것이므로, 실제적으로, 이 산화물층(9)의 두께는 주지하는 메모리에서 수용 가능한 보유 시간을 얻을 수 있도록 대략 7nm 이상으로 된다. 이를 설명하기 위하여, 도 2는 대략 250℃의 온도에서 n형 플로팅 게이트를 갖는 통상적인 메모리 셀 및 산화물 두께가 동일한 p형 플로팅 게이트를 갖는 메모리 셀을 보유하고 있음을 도시하고 있다. 임계 전압은 수직축에 놓여지며, 수평축으로는 시간 단위의 시간(t)가 놓여진다. 셀이 프로그램되지 않는 경우, 즉, 정보 "0"을 포함하고 있는 경우, 임계 전압(Vth)은 실제적으로 p형 플로팅 게이트를 갖는 소정의 셀(A 곡선)에서와 같이 통상적인 셀에서도 변화되지 않는다. 셀들이 프로그램된 경우, 즉, "1"의 정보를 갖는 경우, 두 셀에 대한 상황은 달라진다. 통상적인 셀(B 곡선)에서의 전하의 손실은 p형 플로팅 게이트를 갖는 셀(C 곡선)에서의 전하 손실 보다 훨씬 크다. 정상 동작 온도에서, 게이트 산화물의 두께는 "1" 상태에서의 Vth와 "0" 상태에서의 Vth사이에 차이가 충분히 긴 주기 동안, 예를 들어, 수년 동안 충분히 크게 유지되도록 선택되어야만 한다. p형 플로팅 게이트를 갖는 소정 셀에서의 전하의 손실은 n형 플로팅 게이트를 갖는 소정 셀에서의 전하 손실 보다는 훨씬 작기 때문에, p형 게이트가 사용될 경우, 게이트 유전체의 두께를 줄일 수 있으며, 또한, n형 게이트를 갖는 셀에서와 같은 유지 시간을 얻을 수 있다. (전기적) 소거에 필요한 전자는 소거를 위한 특정의 높은 값을 갖는 전계에 의해 성취될 수 있다. 플로팅 게이트의 p형 도핑 농도가 충분히 낮게 선택된다면, 플로팅 게이트와 게이트 산화물 사이의 경계면에서의 수용 가능한 전자 농도를 얻기 위한 전계에서 플로팅 게이트에 큰 대역 만곡(band bending)이 발생할 수 있다. 심지어 소정의 전계와 함께 n형 역전층(inversion layer)이 발생할 수도 있다. 소거 동안 이들 자유 전자들은 게이트 산화물을 통해 기판으로 다시 터널링하고 셀의 임계 전압을 임계 전압의 본래 낮은 레벨로 떨어뜨리는 데에 사용될 수 있다. 이를 달성하기 위하여 p형 플로팅 게이트에서의 도핑 농도는 바람직하게는 1.5 x 1019원자/입방 센티미터 이하가 되도록 선택된다.
도 1에 도시된 실시예에서, 게이트 유전체는 균일 두께를 가진다. 도 3에서 게이트 유전체(9)는 주부(major part)의 두께가 도 1의 게이트 산화물(9)보다 더 두꺼운 두께, 예를 들어 8nm를 가지며, 도 3에는 기껏해야 6nm의 두께를 갖는 초박막 터널링 산화물(13)이 국부적으로 제공된다. 전자들은 프로그래밍시 터널링 산화물(13)을 통한 터널링 메카니즘(mechanism)에 의하여 p형 플로팅 게이트에 인가된다.
본 발명은 본 명세서에 예시된 실시예들에 국한되지 않으며, 본 기술 분야의 당업자라면 본 발명의 범위 내에서 많은 다수의 변형 실시예가 가능함을 쉽게 알 것이다. 따라서, 예를 들면, 소드와 드레인 영역(3, 4) 사이의 게이트 산화물(9)은 균일한 두께, 예를 들어, 도 3의 변형 실시예에서는 8nm를 가질 수도 있으며, 한편, 플로팅 게이트(8)와 제어 전극(10)은 6nm의 박막 터널링 산화물에 의해 p형 플로팅 게이트로부터 격리된 기판의 주입 영역 상의 채널 영역 외부로 연장된다. 이와는 달리, 소거에 필요한 전자들은 광학 수단, 예를 들어, 자외선 방사에 의하여 발생될 수도 있다. 본 발명은 바람직하게도 소위 OTP 디바이스(One Time Programmable), 즉, 프로그램된 이후에 더 이상 삭제될 필요가 없는 디바이스에도 적용될 수 있다.
Claims (4)
- 플로팅 게이트(floating gate)를 갖는 트랜지스터(transistor)에 의해 형성되는 프로그램 가능한 반도체 요소와, 표면에 인접한 p형 표면 영역을 갖는 반도체 몸체(semiconductor body)를 포함하는 반도체 디바이스로서, 상기 프로그램 가능한 반도체 요소는 표면 영역 내에서 n형 표면 영역 형태로 제공된 소스(source) 및 드레인(drain)을 포함하며, 상기 소스 및 드레인은 중간의 채널 영역에 의해 서로 분리되며, 상호 중간의 채널 영역 위에는 플로팅 게이트가 형성되며, 상기 게이트는 중간 절연층(insulating layer)에 의해 반도체 몸체의 표면으로부터 분리되며, 도핑된 반도체 재료층에 의해 형성되는 반도체 디바이스에 있어서,상기 플로팅 게이트 용으로 p형 반도체 재료가 사용되며, 상기 플로팅 게이트와 상기 반도체 몸체의 표면 사이의 상기 절연층의 최소 두께는 7nm 정도인 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상기 절연층의 최소 두께는 6nm 정도인 것을 특징으로 하는 반도체 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 플로팅 게이트 전극의 도핑 농도(doping concentration)는 저장된 정보를 소거하기에 적합한 전압을 인가함으로써 플로팅 게이트 전극과 절연층 사이의 경계면에 전극층이 형성될 수 있을 정도로 매우 낮은 것을 특징으로 하는 반도체 디바이스.
- 제 3 항에 있어서,상기 플로팅 게이트 전극의 도핑 농도는 기껏해야 1.5 x 1019원자/입방 센티미터 정도인 것을 특징으로 하는 반도체 디바이스.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |