JP2907225B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JP2907225B2 JP2907225B2 JP2120755A JP12075590A JP2907225B2 JP 2907225 B2 JP2907225 B2 JP 2907225B2 JP 2120755 A JP2120755 A JP 2120755A JP 12075590 A JP12075590 A JP 12075590A JP 2907225 B2 JP2907225 B2 JP 2907225B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- memory device
- semiconductor memory
- floating gate
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フローテイングゲートを有し電気的に書
換え可能な不揮発性メモリに関するものである。
換え可能な不揮発性メモリに関するものである。
フローテイングゲートを有した半導体不揮発性メモリ
として、これまでEPROM（Electrically Progralnmalsle
ROM）が幅広く用いられてきている。
として、これまでEPROM（Electrically Progralnmalsle
ROM）が幅広く用いられてきている。
第２図は従来の半導体記憶装置を断面構造で示す概略
構成図である。第２図において、（１）はＰ型基板、
（２）（３）はN+拡散層であり、それぞれソース、ドレ
インを示す、（４）は制御信号が印加されるゲート、
（５）はチヤネル、（６）は層間絶縁膜（通常酸化膜で
形成される）、（７）は金属配線、（10）はフローテイ
ングゲートであり、書込みにより電子を捕獲する。
（８）はフローテイングゲート（10）−チヤネル（５）
間の絶縁膜でありEPROMの場合200Å以上の膜厚を持つて
いる。（９）はゲート（４）−フローテイングゲート
（10）間の絶縁膜であり通常200Å以上の膜厚を持つて
いる。そして（11）は保護膜である。
構成図である。第２図において、（１）はＰ型基板、
（２）（３）はN+拡散層であり、それぞれソース、ドレ
インを示す、（４）は制御信号が印加されるゲート、
（５）はチヤネル、（６）は層間絶縁膜（通常酸化膜で
形成される）、（７）は金属配線、（10）はフローテイ
ングゲートであり、書込みにより電子を捕獲する。
（８）はフローテイングゲート（10）−チヤネル（５）
間の絶縁膜でありEPROMの場合200Å以上の膜厚を持つて
いる。（９）はゲート（４）−フローテイングゲート
（10）間の絶縁膜であり通常200Å以上の膜厚を持つて
いる。そして（11）は保護膜である。
次に動作について説明する。EPROMの場合、書込み時
ソース（２）は接地し、ドレイン（３）とゲート（４）
に高電圧を加えると、ドレイン（３）の空乏層内でホツ
トエレクトロンが発生し、ゲート酸化膜（８）を通つて
フローテイングゲート（10）に電子が注入され捕獲され
る。また、消去時は、電気的に消すことができないの
で、外部から紫外線を用いてフローテイングゲートから
電子を放出して消去する。従つて保護膜（11）は紫外線
を透過させる膜を必要としており、現在は酸化膜が用い
られ、パツケージは紫外線を透過させることができるガ
ラス窓付の高価なセラミツクパツケージに封止されてい
る。
ソース（２）は接地し、ドレイン（３）とゲート（４）
に高電圧を加えると、ドレイン（３）の空乏層内でホツ
トエレクトロンが発生し、ゲート酸化膜（８）を通つて
フローテイングゲート（10）に電子が注入され捕獲され
る。また、消去時は、電気的に消すことができないの
で、外部から紫外線を用いてフローテイングゲートから
電子を放出して消去する。従つて保護膜（11）は紫外線
を透過させる膜を必要としており、現在は酸化膜が用い
られ、パツケージは紫外線を透過させることができるガ
ラス窓付の高価なセラミツクパツケージに封止されてい
る。
そして、書込み、消去時のメモリの電気的特性を第４
図に示す。
図に示す。
第４図（ｂ）は、メモリを記号化したものであり、V
G、VDはそれぞれゲート電圧、ドレイン電圧、IDはドレ
イン電流を示す。第４図（ａ）は、メモリのID−VD特性
を示しており、曲線Ａ、Ｂはそれぞれメモリの消去後、
書込み後の特性を示している。この状態で読出しを行う
とＡではドレイン電流IDが流れ、Ｂでは流れないため、
二値として記憶することができる。
G、VDはそれぞれゲート電圧、ドレイン電圧、IDはドレ
イン電流を示す。第４図（ａ）は、メモリのID−VD特性
を示しており、曲線Ａ、Ｂはそれぞれメモリの消去後、
書込み後の特性を示している。この状態で読出しを行う
とＡではドレイン電流IDが流れ、Ｂでは流れないため、
二値として記憶することができる。
また、もう１つの不揮発性メモリとして電気的に書換
え、すなわち、電気的に消去／書込みできるEEPROM（El
ectrically Erasable and Programmable ROM）がある。
特に近年は電気的に一括消去可能なフラツシユEEPROMが
注目を集めてきている。その構造は第２図とほぼ同じで
あり、異なる点は、ゲート酸化膜（８）が100Å程度とE
PROMに比べて薄く、トンネル現象を用いて電気的に消去
を行うようにしている。従つてEPROMのように紫外線を
透過させる必要がないため安価なプラスチツクパツケー
ジに封止され、その保護膜（11）は耐湿性を考慮して、
紫外線を透過しない窒化膜が用いられている。
え、すなわち、電気的に消去／書込みできるEEPROM（El
ectrically Erasable and Programmable ROM）がある。
特に近年は電気的に一括消去可能なフラツシユEEPROMが
注目を集めてきている。その構造は第２図とほぼ同じで
あり、異なる点は、ゲート酸化膜（８）が100Å程度とE
PROMに比べて薄く、トンネル現象を用いて電気的に消去
を行うようにしている。従つてEPROMのように紫外線を
透過させる必要がないため安価なプラスチツクパツケー
ジに封止され、その保護膜（11）は耐湿性を考慮して、
紫外線を透過しない窒化膜が用いられている。
上記したようなEPROM、EEPROMは、第３図に示すよう
にアレイ状に配置する場合、NOR型すなわちビツトライ
ンに対して各メモリのドレインを接続したような構成に
なっている。そして非選択のメモリのゲート電圧を“L"
に、選択されたメモリゲート電圧を“H"にして読出しを
行う。従つて各メモリは、消去時、書込み時ともに第４
図（ａ）のＡ、Ｂに示すようにゲート電圧VGが“L"（通
常VG＝OV）の時ドレイン電流IDが流れないエンハンスメ
ント状態にしておかなければならない。
にアレイ状に配置する場合、NOR型すなわちビツトライ
ンに対して各メモリのドレインを接続したような構成に
なっている。そして非選択のメモリのゲート電圧を“L"
に、選択されたメモリゲート電圧を“H"にして読出しを
行う。従つて各メモリは、消去時、書込み時ともに第４
図（ａ）のＡ、Ｂに示すようにゲート電圧VGが“L"（通
常VG＝OV）の時ドレイン電流IDが流れないエンハンスメ
ント状態にしておかなければならない。
従来の半導体記憶装置は以上のように構成されている
ので、製造時にデプレツシヨン状態、すなわち、ゲート
で電圧VG“L"（通常VG＝OV）に時にドレイン電流IDが流
れてしまい、不良となつてしまうことがある。
ので、製造時にデプレツシヨン状態、すなわち、ゲート
で電圧VG“L"（通常VG＝OV）に時にドレイン電流IDが流
れてしまい、不良となつてしまうことがある。
その原因として、製造時のイオン注入が上げられる。
製造中フローテイングゲートが形成された後、例えばソ
ース／ドレインのN+拡散層を形成するわけであるが、現
在はイオン注入により形成している。この時N+不純物と
してAsまたはＰを用い、正にイオン化して基板に打ち込
む。この時、正にイオン化した不純物はフローテイング
ゲートにも入り、正に帯電する。フローテイングゲート
が正に帯電した状態で製造すると、メモリの電気的特性
は第４図（ａ）のＡ′のようにデプレツシヨン状態にな
つてしまうという問題点があった。
製造中フローテイングゲートが形成された後、例えばソ
ース／ドレインのN+拡散層を形成するわけであるが、現
在はイオン注入により形成している。この時N+不純物と
してAsまたはＰを用い、正にイオン化して基板に打ち込
む。この時、正にイオン化した不純物はフローテイング
ゲートにも入り、正に帯電する。フローテイングゲート
が正に帯電した状態で製造すると、メモリの電気的特性
は第４図（ａ）のＡ′のようにデプレツシヨン状態にな
つてしまうという問題点があった。
［課題を解決するための手段］ この発明に係る半導体記憶装置の製造方法は、ゲート
・チャネル間の絶縁膜中に設けられたフローティングゲ
ートと、チャネルの両端に設けられたソース・ドレイン
領域とを有し、電気的に書込み及び消去可能な絶縁ゲー
ト型不揮発生メモリを備える半導体記憶装置の製造方法
であって、（ａ）ソース・ドレイン領域に接続された配
線層を、紫外線を透過し、かつ耐湿性を有する保護膜で
覆う工程と、（ｂ）工程（ａ）よりも後に実行され、保
護膜を介してフローティングゲートに紫外線を照射する
工程と、（ｃ）工程（ｂ）よりも後に実行され、不揮発
性メモリをプラスチックパッケージに封入する工程とを
備えるものである。
・チャネル間の絶縁膜中に設けられたフローティングゲ
ートと、チャネルの両端に設けられたソース・ドレイン
領域とを有し、電気的に書込み及び消去可能な絶縁ゲー
ト型不揮発生メモリを備える半導体記憶装置の製造方法
であって、（ａ）ソース・ドレイン領域に接続された配
線層を、紫外線を透過し、かつ耐湿性を有する保護膜で
覆う工程と、（ｂ）工程（ａ）よりも後に実行され、保
護膜を介してフローティングゲートに紫外線を照射する
工程と、（ｃ）工程（ｂ）よりも後に実行され、不揮発
性メモリをプラスチックパッケージに封入する工程とを
備えるものである。
［作用］ この発明に係る半導体記憶装置の製造方法によれば、
製造後のメモリをエンハンスメント状態にすることが可
能となり、不良メモリを良品とすることができる。
製造後のメモリをエンハンスメント状態にすることが可
能となり、不良メモリを良品とすることができる。
以下この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体記憶装置の概略構
成図である。第１図において、（１）〜（10）は従来の
ものと同じであるため説明を省略する。（12）は保護膜
で、この保護膜（12）は紫外線を透過させることができ
る材料で構成されている。
図はこの発明の一実施例による半導体記憶装置の概略構
成図である。第１図において、（１）〜（10）は従来の
ものと同じであるため説明を省略する。（12）は保護膜
で、この保護膜（12）は紫外線を透過させることができ
る材料で構成されている。
次に動作について説明する。EEPROMのような電気的に
書換え可能な不揮発性メモリの場合、実使用上紫外線を
用いて消去しないため、紫外線を透過しない安価なプラ
スチツクパツケージに封止されており、保護膜として窒
化膜が用いられていた。
書換え可能な不揮発性メモリの場合、実使用上紫外線を
用いて消去しないため、紫外線を透過しない安価なプラ
スチツクパツケージに封止されており、保護膜として窒
化膜が用いられていた。
ここでは、紫外線を透過させる保護膜としてEPROMで
用いている酸化膜を用いても良い。また、酸化膜は窒化
膜に比べて耐湿性で劣る点があるため、酸素と窒素を混
合した酸窒化膜或いは、通常の窒化膜の屈折率を変える
ことにより紫外線をある程度透過させることができる紫
外線透過窒化膜を保護膜として用いても良い。これらの
場合酸化膜に比べて紫外線透過率は悪いため、紫外線照
射時間を酸化膜の数倍から十数倍と長時間照射する必要
があるが製造完了後だけに用いるのに特に大きな問題は
ない。
用いている酸化膜を用いても良い。また、酸化膜は窒化
膜に比べて耐湿性で劣る点があるため、酸素と窒素を混
合した酸窒化膜或いは、通常の窒化膜の屈折率を変える
ことにより紫外線をある程度透過させることができる紫
外線透過窒化膜を保護膜として用いても良い。これらの
場合酸化膜に比べて紫外線透過率は悪いため、紫外線照
射時間を酸化膜の数倍から十数倍と長時間照射する必要
があるが製造完了後だけに用いるのに特に大きな問題は
ない。
上記実施例で説明した半導体記憶装置は、絶縁ゲート
型不揮発性メモリをプラスチツク等の紫外線を透過しな
いパツケージに封入してもよく、また、絶縁ゲート型不
揮発性メモリはチヤンネル型であつてもよく、さらに、
Ｎチヤンネル型の場合パツケージ封止前に少なくとも一
回紫外線を照射することによつて、得ることができる。
型不揮発性メモリをプラスチツク等の紫外線を透過しな
いパツケージに封入してもよく、また、絶縁ゲート型不
揮発性メモリはチヤンネル型であつてもよく、さらに、
Ｎチヤンネル型の場合パツケージ封止前に少なくとも一
回紫外線を照射することによつて、得ることができる。
以上のようにこの発明によれば、ソース・ドレイン領
域に接続された配線層を覆う保護膜を、紫外線を透過
し、かつ耐湿性のある膜で構成したため、耐湿性を確保
しつつ、不揮発性メモリに紫外線を照射することにより
製造後のメモリをエンハンスメント状態にするので製造
中避けられた要因により発生した不良を簡単に良品にす
ることができ、電気的に書換え可能な不揮発性メモリの
歩留を向上させることができるという効果がある。
域に接続された配線層を覆う保護膜を、紫外線を透過
し、かつ耐湿性のある膜で構成したため、耐湿性を確保
しつつ、不揮発性メモリに紫外線を照射することにより
製造後のメモリをエンハンスメント状態にするので製造
中避けられた要因により発生した不良を簡単に良品にす
ることができ、電気的に書換え可能な不揮発性メモリの
歩留を向上させることができるという効果がある。
第１図はこの発明の一実施例による半導体記憶装置の既
略構成図、第２図は従来の半導体記憶装置の既略構成
図、第３図はアレイ状に配置した構成図、第４図（ａ）
はメモリのID−VG特性図、第４図（ｂ）はメモリの記号
を示す説明図である。 図において、（１）は基板、（２）はソース、（３）は
ドレイン、（４）はゲート、（５）はチヤネル（６）は
層間絶縁膜、（７）は金属配線、（８）はフローテイン
グゲート−チヤネル間絶縁膜、（９）はゲート−フロー
テイングゲート間絶縁膜、（10）はフローテイングゲー
ト、（11）、（12）は保護膜である。 なお、図中、同一符号は同一、又は相当部分を示す。
略構成図、第２図は従来の半導体記憶装置の既略構成
図、第３図はアレイ状に配置した構成図、第４図（ａ）
はメモリのID−VG特性図、第４図（ｂ）はメモリの記号
を示す説明図である。 図において、（１）は基板、（２）はソース、（３）は
ドレイン、（４）はゲート、（５）はチヤネル（６）は
層間絶縁膜、（７）は金属配線、（８）はフローテイン
グゲート−チヤネル間絶縁膜、（９）はゲート−フロー
テイングゲート間絶縁膜、（10）はフローテイングゲー
ト、（11）、（12）は保護膜である。 なお、図中、同一符号は同一、又は相当部分を示す。
フロントページの続き (56)参考文献 特開 昭59−161872（ＪＰ，Ａ) 特開 昭58−166596（ＪＰ，Ａ) 特開 平１−155629（ＪＰ，Ａ) 特開 昭56−42377（ＪＰ，Ａ) 特表 昭62−501600（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ゲート・チャネル間の絶縁膜中に設けられ
たフローティングゲートと、前記チャネルの両端に設け
られたソース・ドレイン領域とを有し、電気的に書込み
及び消去可能な絶縁ゲート型不揮発性メモリを備える半
導体記憶装置の製造方法であって、 （ａ）前記ソース・ドレイン領域に接続された配線層
を、紫外線を透過し、かつ耐湿性を有する保護膜で覆う
工程と、 （ｂ）前記工程（ａ）よりも後に実行され、前記保護膜
を介して前記フローティングゲートに紫外線を照射する
工程と、 （ｃ）前記工程（ｂ）よりも後に実行され、前記不揮発
性メモリをプラスチックパッケージに封入する工程と を備える、半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120755A JP2907225B2 (ja) | 1990-05-09 | 1990-05-09 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120755A JP2907225B2 (ja) | 1990-05-09 | 1990-05-09 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0415957A JPH0415957A (ja) | 1992-01-21 |
| JP2907225B2 true JP2907225B2 (ja) | 1999-06-21 |
Family
ID=14794189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120755A Expired - Lifetime JP2907225B2 (ja) | 1990-05-09 | 1990-05-09 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907225B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3114710B2 (ja) | 1998-11-30 | 2000-12-04 | 日本電気株式会社 | 強誘電体メモリ及びその製造方法 |
| WO2003082410A1 (fr) | 2002-04-03 | 2003-10-09 | Oga Co., Ltd | Appareil d'assistance a l'exercice |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166596A (ja) * | 1982-03-26 | 1983-10-01 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| JPH01155629A (ja) * | 1987-12-14 | 1989-06-19 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-05-09 JP JP2120755A patent/JP2907225B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415957A (ja) | 1992-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2764043B2 (ja) | 紫外線透過窒化シリコン | |
| KR910008103B1 (ko) | 박막 산화물 퓨우즈 | |
| US4783766A (en) | Block electrically erasable EEPROM | |
| US8045386B2 (en) | Methods and apparatus for programming a memory cell using one or more blocking memory cells | |
| KR100454117B1 (ko) | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법 | |
| US6445030B1 (en) | Flash memory erase speed by fluorine implant or fluorination | |
| US5329487A (en) | Two transistor flash EPROM cell | |
| US5371028A (en) | Method for making single transistor non-volatile electrically alterable semiconductor memory device | |
| US7719047B2 (en) | Non-volatile memory device and fabrication method thereof and memory apparatus including thereof | |
| US5790460A (en) | Method of erasing a flash EEPROM memory | |
| US20090268527A1 (en) | Sonos memory device and method of operating a sonos memory device | |
| JPH09306182A (ja) | 不揮発性記憶装置 | |
| US6930928B2 (en) | Method of over-erase prevention in a non-volatile memory device and related structure | |
| EP0298489B1 (en) | Semiconductor memory device having non-volatile memory transistors | |
| KR960016835B1 (ko) | 반도체 비휘발성 메모리 디바이스 | |
| JP3048363B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| JP2907225B2 (ja) | 半導体記憶装置の製造方法 | |
| US6437396B1 (en) | Nonvolatile memory | |
| JPS638627B2 (ja) | ||
| JPH031396A (ja) | 半導体記憶装置のデータ書込み及び消去方法 | |
| US20020145160A1 (en) | Nonvolatile memory cell | |
| TW561487B (en) | Method for operating a non-volatile memory | |
| US6583465B1 (en) | Code addressable memory cell in a flash memory device | |
| JP3253351B2 (ja) | 不揮発性半導体メモリ及びその書き込み方法 | |
| CN100452403C (zh) | 非挥发性存储器的结构及其操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 12 |