JPS62242336A - プログラマブルヒユ−ズ - Google Patents
プログラマブルヒユ−ズInfo
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- JPS62242336A JPS62242336A JP62083111A JP8311187A JPS62242336A JP S62242336 A JPS62242336 A JP S62242336A JP 62083111 A JP62083111 A JP 62083111A JP 8311187 A JP8311187 A JP 8311187A JP S62242336 A JPS62242336 A JP S62242336A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H85/00—Protective devices in which the current flows through a part of fusible material and this current is interrupted by displacement of the fusible material when this current becomes excessive
- H01H85/02—Details
- H01H85/04—Fuses, i.e. expendable parts of the protective device, e.g. cartridges
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、ICすなわち集積回路のヒユーズに関し、特
に集積回路に組み込まれたプログラマブルヒューズに関
する。
に集積回路に組み込まれたプログラマブルヒューズに関
する。
[従来の技術]
プログラマブルヒユーズ(programIllabl
e fuese)を用いると、選択されたヒユーズを
変化させるのに適した電圧で集積回路の端子をバイアス
することにより、完成してパッケージされた集積回路を
所望のように構成することができる。例えば、出力信号
の極性のような集積回路の副ブションは、複数のヒユー
ズによりプログラムすることができる。
e fuese)を用いると、選択されたヒユーズを
変化させるのに適した電圧で集積回路の端子をバイアス
することにより、完成してパッケージされた集積回路を
所望のように構成することができる。例えば、出力信号
の極性のような集積回路の副ブションは、複数のヒユー
ズによりプログラムすることができる。
また集積回路のメモリは、木質的に同一の1ビツトメモ
リ素子であるセルを多数縦横に並べて構成されている。
リ素子であるセルを多数縦横に並べて構成されている。
完成した集積回路をテストしてみると、通常何個かは欠
陥のある[ルが見つかる。
陥のある[ルが見つかる。
その修理のために、集積回路メモリには、予備の(余分
な)セルとプログラマブルヒユーズが用意されているの
が普通である。このプログラマブルヒユーズはメモリ回
路を再構成Jるために、選択的に変化させることができ
、またヒユーズは予備のセルに欠陥のあるセルの代用を
させる。
な)セルとプログラマブルヒユーズが用意されているの
が普通である。このプログラマブルヒユーズはメモリ回
路を再構成Jるために、選択的に変化させることができ
、またヒユーズは予備のセルに欠陥のあるセルの代用を
させる。
電気的にプログラム可能な持久記憶回路または不揮発性
メモリ回路、すなわち絶えず電力を供給しなくてもデー
タを記憶しておくことができるメモリにおいては、メモ
リ素子は永久的なプログラマブルヒユーズか、もしくは
半永久的にプログラム可能でかつ消去可能な複数のチャ
ージトラップを備えている。メモリ素子のヒユーズは、
最初のまだ変化させていない状態にあっては、2進価値
の内の1つを表し、他方の2進価値を表すためにプログ
ラムされ、あるいは変化させられる。
メモリ回路、すなわち絶えず電力を供給しなくてもデー
タを記憶しておくことができるメモリにおいては、メモ
リ素子は永久的なプログラマブルヒユーズか、もしくは
半永久的にプログラム可能でかつ消去可能な複数のチャ
ージトラップを備えている。メモリ素子のヒユーズは、
最初のまだ変化させていない状態にあっては、2進価値
の内の1つを表し、他方の2進価値を表すためにプログ
ラムされ、あるいは変化させられる。
[発明が解決しようどする問題点]
このような集積回路のヒユーズは、一般的に、プログラ
ミングのためには、普通の集積回路の通常の動作の範囲
を相当に越えた電圧及び電流を必要とする問題がある。
ミングのためには、普通の集積回路の通常の動作の範囲
を相当に越えた電圧及び電流を必要とする問題がある。
ヒユーズをプログラムするための電力を得るには比較的
大きなアクセス(アドレッシング)トランジスタが必要
である。このトランジスタを用いると、集積回路が大き
くなる上、コストが高くなり、また通常動作中に回路の
素子にアクセスするのに要する時間ら長くなる。
大きなアクセス(アドレッシング)トランジスタが必要
である。このトランジスタを用いると、集積回路が大き
くなる上、コストが高くなり、また通常動作中に回路の
素子にアクセスするのに要する時間ら長くなる。
したがって、プログラミングのために必要な電圧が低く
、集積回路の通常の作動範囲により適合したヒユーズが
要望されている。
、集積回路の通常の作動範囲により適合したヒユーズが
要望されている。
バイポーラのP ROM (rlrogrammabl
e read onIy memory )素子におい
ては、一般的にヒユーズは、メモリセルを接続する多結
晶シリコンまたは金属のアクセスラインの途中にその断
面積を小さくすることにJ:り高い電気抵抗の間隔を形
成して作られる。多結晶シリコン、またはチタニウム−
タングステンのような金属製のヒユーズは、一般のヒユ
ーズ同様、最初は閉じたく導通)状態にあり、開いたく
非導通〉状態にするようにプログラムされる。一般的に
は15〜20ポルl−の高い電圧を多結晶シリコンに印
加すると通常25〜30ミリアンペアの電流が流れ、こ
の電流は多結晶シリコンのヒユーズを熱して酸化し、多
結晶シリコンを絶縁性を有する2M化ケイ素(Si02
)とする。
e read onIy memory )素子におい
ては、一般的にヒユーズは、メモリセルを接続する多結
晶シリコンまたは金属のアクセスラインの途中にその断
面積を小さくすることにJ:り高い電気抵抗の間隔を形
成して作られる。多結晶シリコン、またはチタニウム−
タングステンのような金属製のヒユーズは、一般のヒユ
ーズ同様、最初は閉じたく導通)状態にあり、開いたく
非導通〉状態にするようにプログラムされる。一般的に
は15〜20ポルl−の高い電圧を多結晶シリコンに印
加すると通常25〜30ミリアンペアの電流が流れ、こ
の電流は多結晶シリコンのヒユーズを熱して酸化し、多
結晶シリコンを絶縁性を有する2M化ケイ素(Si02
)とする。
集積回路は通常、4窒化ケイ素(Si3N4)。
または2酸化ケイ素、あるいは2M化ケイ素と4窒化ケ
イ素をはさんだサンドインチ状の防護パッシベーション
層(passivation 1ayer )で覆われ
ている。しかし、多結晶シリコン製または金属製のヒユ
ーズの酸化による熱は、被着しであるパッシベーション
層を破壊してしまう可能性がある。
イ素をはさんだサンドインチ状の防護パッシベーション
層(passivation 1ayer )で覆われ
ている。しかし、多結晶シリコン製または金属製のヒユ
ーズの酸化による熱は、被着しであるパッシベーション
層を破壊してしまう可能性がある。
そのため、ヒユーズをプロフログラムしている間に放熱
することができるように、ヒユーズの真上のパッシベー
ション層に開口部を聞けておく必要がある。ところがあ
いにく、集積回路パッケージに入り込/υだいくらかの
環境水分は、多結晶シリコン製ヒユーズをどばすことに
より高温に加熱され、パッシベーション層におおわれて
いない導線や電気接点を腐食させてしまう。そこで、多
結晶シリコン製または金属製のヒユーズを使用する集積
回路ではセラミック製のパッケージで密封する必要がで
てくるが、伯のヒユーズで使用されるプラスチック製の
パッケージに比較してかなり高価になる問題がある。
することができるように、ヒユーズの真上のパッシベー
ション層に開口部を聞けておく必要がある。ところがあ
いにく、集積回路パッケージに入り込/υだいくらかの
環境水分は、多結晶シリコン製ヒユーズをどばすことに
より高温に加熱され、パッシベーション層におおわれて
いない導線や電気接点を腐食させてしまう。そこで、多
結晶シリコン製または金属製のヒユーズを使用する集積
回路ではセラミック製のパッケージで密封する必要がで
てくるが、伯のヒユーズで使用されるプラスチック製の
パッケージに比較してかなり高価になる問題がある。
F P RQ M (electorically
progoran+mable ROM>も電界効
!f!素子から構成される。米国特許第4,502,2
08号は、第1図に示すJ、うに、基板11に形成され
たヒコーズ10を開示している。ヒユーズ10は、V形
溝12に500+50オンゲス]・ロームの酸化物誘電
層14を設け、この層14を多結晶シリコン電極16で
覆うことにより形成されている。多結晶シリコン電極1
6は図示はしていないが、付属するアクセストランジス
タのソース部に接続されている。アクセストランジスタ
のゲートとトレインの両方に印加されたプログラムのた
めの電圧は、電界を生じさせるために、多結晶シリコン
電極16をバイアスする。電界はV形溝12の頂点に集
中する。このため電子は、酸化物誘電層14を通り扱り
て引っ張られ、酸化物誘電層14の中の分子結合を引裂
く、すなわち「破壊(ruptures) Jをもたら
す激しい電流となる。
progoran+mable ROM>も電界効
!f!素子から構成される。米国特許第4,502,2
08号は、第1図に示すJ、うに、基板11に形成され
たヒコーズ10を開示している。ヒユーズ10は、V形
溝12に500+50オンゲス]・ロームの酸化物誘電
層14を設け、この層14を多結晶シリコン電極16で
覆うことにより形成されている。多結晶シリコン電極1
6は図示はしていないが、付属するアクセストランジス
タのソース部に接続されている。アクセストランジスタ
のゲートとトレインの両方に印加されたプログラムのた
めの電圧は、電界を生じさせるために、多結晶シリコン
電極16をバイアスする。電界はV形溝12の頂点に集
中する。このため電子は、酸化物誘電層14を通り扱り
て引っ張られ、酸化物誘電層14の中の分子結合を引裂
く、すなわち「破壊(ruptures) Jをもたら
す激しい電流となる。
しかし、この電流は付属するアクセストランジスタにお
ける同じ厚さのプレーナーゲート酸化物を破壊すること
はない。ヒユーズの酸化物誘電層14の絶縁破壊がうま
くいくように、酸化物誘電層14は、アクレス1〜ラン
ジスタのゲート酸化物(800〜100071ングスト
ローム)より薄< (500オングストローム)作るこ
とができる。ヒコーズをプログラムするのに使用される
0、3ミリワツトの電力ならばそう大きなアクセストラ
ンジスタを必要としないが、25ボルトのプログラミン
グ電圧は、ヒユーズ10が使用される普通の集積回路メ
モリの通常の作動範囲よりはるかに大きい。
ける同じ厚さのプレーナーゲート酸化物を破壊すること
はない。ヒユーズの酸化物誘電層14の絶縁破壊がうま
くいくように、酸化物誘電層14は、アクレス1〜ラン
ジスタのゲート酸化物(800〜100071ングスト
ローム)より薄< (500オングストローム)作るこ
とができる。ヒコーズをプログラムするのに使用される
0、3ミリワツトの電力ならばそう大きなアクセストラ
ンジスタを必要としないが、25ボルトのプログラミン
グ電圧は、ヒユーズ10が使用される普通の集積回路メ
モリの通常の作動範囲よりはるかに大きい。
加えて、V形溝12の深さ、すなわち基板11の中への
V形溝12の頂点の入り込み具合を制御するのは困難で
ある。また、今のところ、酸化物誘電層14を前述のよ
うに薄(製造できるとは考えにくい。なぜなら、E E
P ROM (electricallyEPROH)
のセパシー1〜技術(5eparate techno
+og■)における坦在の進歩においてでさえ、薄い酸
化物を信頼に足りる(よどに複製し得ないからである。
V形溝12の頂点の入り込み具合を制御するのは困難で
ある。また、今のところ、酸化物誘電層14を前述のよ
うに薄(製造できるとは考えにくい。なぜなら、E E
P ROM (electricallyEPROH)
のセパシー1〜技術(5eparate techno
+og■)における坦在の進歩においてでさえ、薄い酸
化物を信頼に足りる(よどに複製し得ないからである。
消去可能なpRov (EpRoM>におtJJるメモ
リ素子は永久的にプログラムされるヒコーズというより
はむしろ、複数のチャージミルラップによって非破壊的
に(可逆的に)プログラムされるものである。FPRO
Mの一つの型であるフローティングゲートアバランシェ
接合MO8(FAMO8)は、第2図に符号20で示し
たJ:うな構造である。後述するように、これにもヒユ
ーズを使用できる。EPROMとして使用される場合、
ゲート23が電気的に接続されておらずフロート([1
oat ) L/ていることを除()ば、椙)告20は
NMOSトランジスタと基本的に同様に動作する。ソー
ス21を接地電位に維持しておき、ドレイン26に印加
された15〜50ポル1〜のパルスをチャンネルドレイ
ンPN接合25に逆バイアスする。これにより、熱によ
って発生した電子は、衝突によって他の電子をはじき出
し、電子とホールの絹の数を増大させるのに充分な力に
まで加速され、約1ナノアンペア(nA)のアバランシ
ェ降伏電流が発生する。衝突により、土層の酸化物層2
4へ熱電子が注入され、いくつかの電子を分散させる。
リ素子は永久的にプログラムされるヒコーズというより
はむしろ、複数のチャージミルラップによって非破壊的
に(可逆的に)プログラムされるものである。FPRO
Mの一つの型であるフローティングゲートアバランシェ
接合MO8(FAMO8)は、第2図に符号20で示し
たJ:うな構造である。後述するように、これにもヒユ
ーズを使用できる。EPROMとして使用される場合、
ゲート23が電気的に接続されておらずフロート([1
oat ) L/ていることを除()ば、椙)告20は
NMOSトランジスタと基本的に同様に動作する。ソー
ス21を接地電位に維持しておき、ドレイン26に印加
された15〜50ポル1〜のパルスをチャンネルドレイ
ンPN接合25に逆バイアスする。これにより、熱によ
って発生した電子は、衝突によって他の電子をはじき出
し、電子とホールの絹の数を増大させるのに充分な力に
まで加速され、約1ナノアンペア(nA)のアバランシ
ェ降伏電流が発生する。衝突により、土層の酸化物層2
4へ熱電子が注入され、いくつかの電子を分散させる。
ゲート酸化物層2711は、この電流にJ−り逆の竹田
を及ぼされることはない。ゲート酸化物層24を突き抜
けたいくつかの電子は、70−ティングゲート23中の
チャージトラップに捕獲される。そして、チャンネル2
2の伝導しきい値を決定する電界に影響を与え、それに
よってセル20がプログラムされる。フローティングゲ
ート23に紫外線を照射すると、捕獲されていた電子が
励起され、そのうちのいくつかはゲート23の底部から
ゲート酸化物層24を抜【プてチャンネルである基板2
2へ放出される。これによってフローティングゲート2
3から電荷を取除くことになる。すなわちセルが「消去
」される。EPROMは普通セラミック製パッケージ(
図示していない)に収容されている。このパッケージに
は、紫外線が当てられるようにフローティングゲルトの
」一部のところに水晶からなる窓が設cJられている。
を及ぼされることはない。ゲート酸化物層24を突き抜
けたいくつかの電子は、70−ティングゲート23中の
チャージトラップに捕獲される。そして、チャンネル2
2の伝導しきい値を決定する電界に影響を与え、それに
よってセル20がプログラムされる。フローティングゲ
ート23に紫外線を照射すると、捕獲されていた電子が
励起され、そのうちのいくつかはゲート23の底部から
ゲート酸化物層24を抜【プてチャンネルである基板2
2へ放出される。これによってフローティングゲート2
3から電荷を取除くことになる。すなわちセルが「消去
」される。EPROMは普通セラミック製パッケージ(
図示していない)に収容されている。このパッケージに
は、紫外線が当てられるようにフローティングゲルトの
」一部のところに水晶からなる窓が設cJられている。
この水晶の窓は、放射線を締め山号ためにカバーをする
ことができる。また、FPROMを水晶の窓がついてい
ない、より安価なプラスチック製パッケージに収容する
こともできる。これは消去できない、すなわち一度だけ
プログラム可能なEFROMになり、PROMと同じも
のになる。
ことができる。また、FPROMを水晶の窓がついてい
ない、より安価なプラスチック製パッケージに収容する
こともできる。これは消去できない、すなわち一度だけ
プログラム可能なEFROMになり、PROMと同じも
のになる。
マツフェルロイ(HcEIroy )に付与された米国
特許第4,507,757号には、第2図に示すような
酸化物ヒユーズが説明されている。これはFAMO8−
EPROMトランジスタと同種のものであるが、ゲート
23は70−ティングゲートではむくリード線(図示し
ていない)に接続されている。
特許第4,507,757号には、第2図に示すような
酸化物ヒユーズが説明されている。これはFAMO8−
EPROMトランジスタと同種のものであるが、ゲート
23は70−ティングゲートではむくリード線(図示し
ていない)に接続されている。
ヒユーズ20は、20ボルトでチャンネル・ボディード
レインPN接合25を逆バイアスして激しいアバランシ
ェ降伏を生じさせることにより、一度だけプログラムさ
れる。分散−注入電子は、酸化物層24を熱し、燃焼さ
せると、隣接する多結晶シリコンが溶解した部分に穴を
残し、ゲート23とドレイン26をショートさせる。酸
化物層24は、薄くなるように(約300オンゲスl−
[1−ム)、そしてアクセストランジスタ(図示してい
ない)で用いられる約600オングストロームの厚さの
ゲート酸化物よりも低い降伏特性を持つように別個の処
理工程で形成される。ゲート23に印加される20ボル
トのバイアスにより、ゲー1〜23とドレイン26との
間に電界プレート効宋が生じ、これにより酸化物層24
が確実にアバランシェ降伏するのに必要な電圧を約20
ボルトまで減じる。これは第1図に示したヒユーズ10
のプログラムのための電圧よりも低いが、一般的な集積
回路の通常の作動範囲をまだ上回っており、調和しく7
い。プログラムされないヒユーズのPN接合25は、2
5ポル1−の電圧に耐えなければならず、このためヒユ
ーズ20のサイズを「スケールダウン(縮小)」するこ
とが非常に困難になる。
レインPN接合25を逆バイアスして激しいアバランシ
ェ降伏を生じさせることにより、一度だけプログラムさ
れる。分散−注入電子は、酸化物層24を熱し、燃焼さ
せると、隣接する多結晶シリコンが溶解した部分に穴を
残し、ゲート23とドレイン26をショートさせる。酸
化物層24は、薄くなるように(約300オンゲスl−
[1−ム)、そしてアクセストランジスタ(図示してい
ない)で用いられる約600オングストロームの厚さの
ゲート酸化物よりも低い降伏特性を持つように別個の処
理工程で形成される。ゲート23に印加される20ボル
トのバイアスにより、ゲー1〜23とドレイン26との
間に電界プレート効宋が生じ、これにより酸化物層24
が確実にアバランシェ降伏するのに必要な電圧を約20
ボルトまで減じる。これは第1図に示したヒユーズ10
のプログラムのための電圧よりも低いが、一般的な集積
回路の通常の作動範囲をまだ上回っており、調和しく7
い。プログラムされないヒユーズのPN接合25は、2
5ポル1−の電圧に耐えなければならず、このためヒユ
ーズ20のサイズを「スケールダウン(縮小)」するこ
とが非常に困難になる。
現在、EPROMの大きさは、1.25ミクロンの幅の
ラインにまでスケールダウンされており、250オング
ストロームの厚さのゲート酸化物層を有している。
ラインにまでスケールダウンされており、250オング
ストロームの厚さのゲート酸化物層を有している。
E E P ROM (electrically e
raseable programable ROM
、図示していない)は、EPROMに類似するフロー
ティングゲートトンネル酸化物(floatinp o
ate tunnel oxide、 F L OT
OX )構造により形成される。制御ゲートに印加され
る高いプログラミング(または「出き込み」)電圧(2
0ボルト)により、電界が作り出される。この電界は、
フォウラーノルトハイム(Fowler−Nordhe
IIl)トンネリングにより、熱的に成長した]〜ンネ
ル酸化物の薄い(50〜200オングストローム)層を
通して、接地されたチャンネルから電子を引っ張る。電
子は70−ティングゲート中に捕獲され、下層のチャン
ネルにおける電界に影響を与えるためにとどめられ、そ
れによってしきい値電圧をプログラムする。これはEP
ROMの場合と同様である。以前に書き込まれた電荷を
中和するためには、薄いトンネル酸化物を通してホール
を引っ張るような書き込みN位と反対の電位を印加して
、制御ゲートの電荷を消去する。EPROMについての
ある先行技術の場合、一度だけプログラムできるメモリ
素子は、ヒユーズによらずに、予備のEPROMのセル
による。予備のEPROMのセルは特別の製造過程を要
することはなく、通常の集積回路の電圧のレベルを用い
てプログラムできるが、他のヒユーズよりもサイズが大
きい。また、消去可能なセルは電荷を漏らしやすく、結
局消去されたくプログラムされない)状態に戻ってしま
う。
raseable programable ROM
、図示していない)は、EPROMに類似するフロー
ティングゲートトンネル酸化物(floatinp o
ate tunnel oxide、 F L OT
OX )構造により形成される。制御ゲートに印加され
る高いプログラミング(または「出き込み」)電圧(2
0ボルト)により、電界が作り出される。この電界は、
フォウラーノルトハイム(Fowler−Nordhe
IIl)トンネリングにより、熱的に成長した]〜ンネ
ル酸化物の薄い(50〜200オングストローム)層を
通して、接地されたチャンネルから電子を引っ張る。電
子は70−ティングゲート中に捕獲され、下層のチャン
ネルにおける電界に影響を与えるためにとどめられ、そ
れによってしきい値電圧をプログラムする。これはEP
ROMの場合と同様である。以前に書き込まれた電荷を
中和するためには、薄いトンネル酸化物を通してホール
を引っ張るような書き込みN位と反対の電位を印加して
、制御ゲートの電荷を消去する。EPROMについての
ある先行技術の場合、一度だけプログラムできるメモリ
素子は、ヒユーズによらずに、予備のEPROMのセル
による。予備のEPROMのセルは特別の製造過程を要
することはなく、通常の集積回路の電圧のレベルを用い
てプログラムできるが、他のヒユーズよりもサイズが大
きい。また、消去可能なセルは電荷を漏らしやすく、結
局消去されたくプログラムされない)状態に戻ってしま
う。
本発明の目的は、MO8集積回路素子の製造にあたって
新たな工程を加えることなく、あるいは加えたとしても
最小に留めたままで、小さく、あまり高いプログラミン
グ電圧を必要とせず、伝搬遅延が小さく、信頼性が高く
、上層を開かなくて済み、プラスチック製パッケージに
収容された回路においても使用できるような、−爪だけ
プログラムできるようなヒユーズを提供することにある
。
新たな工程を加えることなく、あるいは加えたとしても
最小に留めたままで、小さく、あまり高いプログラミン
グ電圧を必要とせず、伝搬遅延が小さく、信頼性が高く
、上層を開かなくて済み、プラスチック製パッケージに
収容された回路においても使用できるような、−爪だけ
プログラムできるようなヒユーズを提供することにある
。
L問題点を解決するための手段]
本発明は、その一実施例を示す第3図に見られるように
、半導体基板31の上面部上及び上面部中に形成される
集積回路のプログラマブルヒユーズ30において、上記
従来のヒユーズの有する問題点を解演する。本発明のヒ
ユーズは、半導体基板31の上面部に隣接して該基板3
1中に設けられた下側電極領域32と、下側電極領域3
2を覆って前記上面部の中及び上に形成される酸化物層
34と、酸化物層34を覆って61着される上側電極3
6とを具備して構成される。そして酸化物層34は、プ
ログラムのためにバイアスが印加されると該酸化物m3
4に損傷を与えるフォウラーノルトハイムトンネリング
電流を導くのに適当な厚さを有している。また上側電極
36は酸化物層34を通して該上側電極36と下側電極
領域32との間にプログラムのためのバイアスを印加す
るために一つの回路で基板31と接続可能であり、且つ
フオウラーノルトハイムトンネリング電流により酸化物
層34が損傷を受けると下側電極領域32に導電接続を
形成する材料で形成されている。
、半導体基板31の上面部上及び上面部中に形成される
集積回路のプログラマブルヒユーズ30において、上記
従来のヒユーズの有する問題点を解演する。本発明のヒ
ユーズは、半導体基板31の上面部に隣接して該基板3
1中に設けられた下側電極領域32と、下側電極領域3
2を覆って前記上面部の中及び上に形成される酸化物層
34と、酸化物層34を覆って61着される上側電極3
6とを具備して構成される。そして酸化物層34は、プ
ログラムのためにバイアスが印加されると該酸化物m3
4に損傷を与えるフォウラーノルトハイムトンネリング
電流を導くのに適当な厚さを有している。また上側電極
36は酸化物層34を通して該上側電極36と下側電極
領域32との間にプログラムのためのバイアスを印加す
るために一つの回路で基板31と接続可能であり、且つ
フオウラーノルトハイムトンネリング電流により酸化物
層34が損傷を受けると下側電極領域32に導電接続を
形成する材料で形成されている。
[発明の作用]
本発明は、上記の目的を達成するために、フォウラーノ
ルトハイムトンネリングによりプログラムできるヒユー
ズを提供する。このフAウラーノルトハイムトンネリン
グによる機構は、従来技術によるヒユーズのプログラミ
ング機構よりも低い電圧において、より薄い酸化物層中
で起こる。適当な厚さの酸化物層を通り抜けるフォウラ
ーノルトハイムトンネリングは、より厚い酸化物層から
形成される従来技術ににるヒユーズにおいて利用されて
いるアバランシェ降伏に比較して、ヒユーズ領域の耐性
とプログラミング電圧の面で、より広い範囲に渡って期
待でき、それゆえより信頼性が高い。プログラミング電
圧が低いため、本発明によるヒユーズを使用すれば、サ
ブミクロン(SUb−1cron)のライン幅の技術を
用いることにより、スケールダウンを図ることができる
。また、酸化物中の欠陥が所定の分布であるならば、酸
化物層が薄いほど欠陥も少なくなるであろうから、この
点においても本発明により構成したヒユーズは信頼性を
改善するのに寄与している。
ルトハイムトンネリングによりプログラムできるヒユー
ズを提供する。このフAウラーノルトハイムトンネリン
グによる機構は、従来技術によるヒユーズのプログラミ
ング機構よりも低い電圧において、より薄い酸化物層中
で起こる。適当な厚さの酸化物層を通り抜けるフォウラ
ーノルトハイムトンネリングは、より厚い酸化物層から
形成される従来技術ににるヒユーズにおいて利用されて
いるアバランシェ降伏に比較して、ヒユーズ領域の耐性
とプログラミング電圧の面で、より広い範囲に渡って期
待でき、それゆえより信頼性が高い。プログラミング電
圧が低いため、本発明によるヒユーズを使用すれば、サ
ブミクロン(SUb−1cron)のライン幅の技術を
用いることにより、スケールダウンを図ることができる
。また、酸化物中の欠陥が所定の分布であるならば、酸
化物層が薄いほど欠陥も少なくなるであろうから、この
点においても本発明により構成したヒユーズは信頼性を
改善するのに寄与している。
ヒユーズは、EPROMにおける本発明の一実施例に従
って製造されるが、ヒユーズ酸化物のためにはトンネル
酸化物層を用い、またヒユーズの上側電極のためにはフ
ローティングゲート多結晶シリコンを用いることによっ
て、何ら特別の製造 16一 工程を要しない。また、EPOROMにおける本発明の
別の実施例に従ったとしても、一つのマスクと工程を付
は加えるだけでヒユーズを作ることができる。本発明の
ヒユーズは従来可能であったよりも小さく、より安価に
、より高い信頼性を有する、例えば、EEPROM、E
PROM、あるいは一度だけプログラムできるEPRO
Mを製造するのに利用することができる。
って製造されるが、ヒユーズ酸化物のためにはトンネル
酸化物層を用い、またヒユーズの上側電極のためにはフ
ローティングゲート多結晶シリコンを用いることによっ
て、何ら特別の製造 16一 工程を要しない。また、EPOROMにおける本発明の
別の実施例に従ったとしても、一つのマスクと工程を付
は加えるだけでヒユーズを作ることができる。本発明の
ヒユーズは従来可能であったよりも小さく、より安価に
、より高い信頼性を有する、例えば、EEPROM、E
PROM、あるいは一度だけプログラムできるEPRO
Mを製造するのに利用することができる。
し実施例]
以下、本発明の実施例について、図に従って説明する。
第3図のヒユーズ30は本発明の好ましい実施例を図示
したものである。ヒユーズ30Iよ、最初は非導通(開
いた)状態であり、そして、低0温度でプログラム(変
化)され、導通(閉じた)状態になる。それゆえ被せで
あるパッシベーションは破損されない。従って、ヒユー
ズ30は環境h)らの特別な保護を必要とせず、プラス
チックでパッケージした、特にEEPROMやEPRO
Mのような回路の中に使用するのに適している。ヒユー
ズ30をプルグラムするためには約15ボルト、数マイ
クロアンペアの電流を要J−るが、これは従来技術によ
るヒユーズをプログラムする電圧に比べて低く、普通の
集積回路の作動範囲により調和している。
したものである。ヒユーズ30Iよ、最初は非導通(開
いた)状態であり、そして、低0温度でプログラム(変
化)され、導通(閉じた)状態になる。それゆえ被せで
あるパッシベーションは破損されない。従って、ヒユー
ズ30は環境h)らの特別な保護を必要とせず、プラス
チックでパッケージした、特にEEPROMやEPRO
Mのような回路の中に使用するのに適している。ヒユー
ズ30をプルグラムするためには約15ボルト、数マイ
クロアンペアの電流を要J−るが、これは従来技術によ
るヒユーズをプログラムする電圧に比べて低く、普通の
集積回路の作動範囲により調和している。
ヒユーズ30は、下側電極(下側電極領域)32と、酸
化物層34と、上側電極36とからなり、基板31の中
及びその上に形成されている。共に集積回路を形成する
メモリ素子のような伯の素子(図示していない)も基板
に形成される。基板31は真性半導体でもP型またはN
型の不純物でドープしたものでもよい。基板31はP型
またはN型の不純物でさらにドープされ、下側電極32
が形成される。
化物層34と、上側電極36とからなり、基板31の中
及びその上に形成されている。共に集積回路を形成する
メモリ素子のような伯の素子(図示していない)も基板
に形成される。基板31は真性半導体でもP型またはN
型の不純物でドープしたものでもよい。基板31はP型
またはN型の不純物でさらにドープされ、下側電極32
が形成される。
酸化物層34の厚さは、プログラムするために所定の電
圧でバイアスされたときに酸化物層34に損傷を与える
フオウラーノルトハイムトンネリング電流を導くのに適
当な厚さに定められる。酸化物層34は好ましくは約8
0〜100Jングストロームの薄さに作られる。尚実験
では110オングストロームの厚さの酸化物層3/Iに
、15Vのプログラミング電圧を印加してフtウラーノ
ルトハイムトンネリング電流を流し、酸化物層24に小
さな穴を開けることができることが確認された。尚、確
実で不変のプログラミングをするのに十分高い品質の酸
化物層34を作るには、基板31の表面を好ましくは塩
酸(トI CL )で、次にアンモニア(Nl−140
8)で予めよく洗っておかなければならない。酸化物層
34は、好ましくは下側電極32の表面上に約4平方ミ
クロン以−にの領域を熱的に生長させる。FEPROM
に用いられるヒユーズ30は、トンネル酸化物層と同時
に形成するのが好ましい。また、EPROMにおいては
、ヒユーズ30用の酸化物層34を形成するためには、
通常の製造■稈の外に、別にマスクを1つ加え、熱サイ
クルを1つ加えることが必要になる。
圧でバイアスされたときに酸化物層34に損傷を与える
フオウラーノルトハイムトンネリング電流を導くのに適
当な厚さに定められる。酸化物層34は好ましくは約8
0〜100Jングストロームの薄さに作られる。尚実験
では110オングストロームの厚さの酸化物層3/Iに
、15Vのプログラミング電圧を印加してフtウラーノ
ルトハイムトンネリング電流を流し、酸化物層24に小
さな穴を開けることができることが確認された。尚、確
実で不変のプログラミングをするのに十分高い品質の酸
化物層34を作るには、基板31の表面を好ましくは塩
酸(トI CL )で、次にアンモニア(Nl−140
8)で予めよく洗っておかなければならない。酸化物層
34は、好ましくは下側電極32の表面上に約4平方ミ
クロン以−にの領域を熱的に生長させる。FEPROM
に用いられるヒユーズ30は、トンネル酸化物層と同時
に形成するのが好ましい。また、EPROMにおいては
、ヒユーズ30用の酸化物層34を形成するためには、
通常の製造■稈の外に、別にマスクを1つ加え、熱サイ
クルを1つ加えることが必要になる。
酸化物層34の表面には、上側電極36を形成すべく、
多結晶シリコンの層がある適当な厚さに付着または被着
され、この層は適当な電気伝導度にドープされている。
多結晶シリコンの層がある適当な厚さに付着または被着
され、この層は適当な電気伝導度にドープされている。
FPROMあるいは[EFPROMにおいて用いられる
ヒユーズ30においては、上側雷I!′+36は多結晶
シリコンのフローティングゲ−1−または制御ゲート層
から形成づるのが好ましい。ヒユーズ30は最初はメガ
オームの範囲の非常に高い抵抗値を有する。
ヒユーズ30においては、上側雷I!′+36は多結晶
シリコンのフローティングゲ−1−または制御ゲート層
から形成づるのが好ましい。ヒユーズ30は最初はメガ
オームの範囲の非常に高い抵抗値を有する。
基板31を接地状態に保持した上で、導線(図示してい
ない)を通じて10ポル1−かそれ以上の電圧を上側電
極36に印加することににリヒューズ30はプログラム
される。実際的に絶対確実にプログラムするためには、
好ましくは15ボルトの電圧を上側電極36に印加する
。上側電極36の電位は、酸化物層3/Iを横切って電
界を確立する。この電界により下側電極32から酸化物
層34を通って1マイクロアンペアの範囲のフォウラー
ノルトハイムトンネリング電流が流れる。この電流は、
酸化物層34をブレイクダウンすなわち降伏させるのに
十分な大きさである。
ない)を通じて10ポル1−かそれ以上の電圧を上側電
極36に印加することににリヒューズ30はプログラム
される。実際的に絶対確実にプログラムするためには、
好ましくは15ボルトの電圧を上側電極36に印加する
。上側電極36の電位は、酸化物層3/Iを横切って電
界を確立する。この電界により下側電極32から酸化物
層34を通って1マイクロアンペアの範囲のフォウラー
ノルトハイムトンネリング電流が流れる。この電流は、
酸化物層34をブレイクダウンすなわち降伏させるのに
十分な大きさである。
上述の通り、上側電極36は酸化物層34を通して上側
電極36と下側電極32どの間にプログラムのためのバ
イアスを印加するために一つの回路で基板31と接続可
能であり且つフォウラーノルトハイムi−ンネリング電
流にJ:り酸化物層34が損傷を受けると下側電極32
に導電接続を形成する材料で形成されている。
電極36と下側電極32どの間にプログラムのためのバ
イアスを印加するために一つの回路で基板31と接続可
能であり且つフォウラーノルトハイムi−ンネリング電
流にJ:り酸化物層34が損傷を受けると下側電極32
に導電接続を形成する材料で形成されている。
ヒユーズ30は、冗長置換(redundancy 5
IIbSt目cutons)のためにプログラミング素
子として使用されるFEPROMのセルよりもはるかに
小さいのみならず、信頼f1も高い。なぜなら、下にあ
るチャンネルのストレッセイング電界(StreSSi
ng field )を維持する電荷を貯蔵しておくた
めに、EFPROMではフローティングゲートチャージ
トラップを使用しているからである。電荷が漏れるとい
う傾向はデータ保持の問題を?する。EEPROMをテ
ストして、欠陥のあるセルを発見したら、冗長置換修理
(redundancy 5ubstittutonr
epairs )を行う。この修理は、欠陥のあるセル
を冗長メモリセル(redunrlant Illem
ory )で置き換えるために、選択的されたヒユーズ
をプログラムすることにより行われる。プログラムされ
た、あるいはプログラムされていない値を読むためにE
EPROMのセルを検知するまたは読み出すと、セルの
周囲には3 m V / cmの比較的強い妨害電界(
disturbance field )が生じ、この
電界はEFPROM回路の圧縮密度を制限する。これと
は対照的に、本発明のヒユーズ30は電荷の漏れに関連
するデータ記憶力の問題のない、永久接続である。また
、1.0ボルト位の低い読取り電圧でヒユーズ30を読
み取る(読出す)ことができる。
IIbSt目cutons)のためにプログラミング素
子として使用されるFEPROMのセルよりもはるかに
小さいのみならず、信頼f1も高い。なぜなら、下にあ
るチャンネルのストレッセイング電界(StreSSi
ng field )を維持する電荷を貯蔵しておくた
めに、EFPROMではフローティングゲートチャージ
トラップを使用しているからである。電荷が漏れるとい
う傾向はデータ保持の問題を?する。EEPROMをテ
ストして、欠陥のあるセルを発見したら、冗長置換修理
(redundancy 5ubstittutonr
epairs )を行う。この修理は、欠陥のあるセル
を冗長メモリセル(redunrlant Illem
ory )で置き換えるために、選択的されたヒユーズ
をプログラムすることにより行われる。プログラムされ
た、あるいはプログラムされていない値を読むためにE
EPROMのセルを検知するまたは読み出すと、セルの
周囲には3 m V / cmの比較的強い妨害電界(
disturbance field )が生じ、この
電界はEFPROM回路の圧縮密度を制限する。これと
は対照的に、本発明のヒユーズ30は電荷の漏れに関連
するデータ記憶力の問題のない、永久接続である。また
、1.0ボルト位の低い読取り電圧でヒユーズ30を読
み取る(読出す)ことができる。
さらに、2.0ボルトの読取り電圧では、94ミリアン
ペアの電流が流れるが、これにより生じる妨害電界は、
EEPROMのセルの読出しに伴う妨害電界よりも弱い
ものである。妨害電界が弱いため、EEPROMのセル
に比べて、ヒユーズ30は伯の素子の近くに配置するこ
とができる。
ペアの電流が流れるが、これにより生じる妨害電界は、
EEPROMのセルの読出しに伴う妨害電界よりも弱い
ものである。妨害電界が弱いため、EEPROMのセル
に比べて、ヒユーズ30は伯の素子の近くに配置するこ
とができる。
ここで第1図及び第2図の従来のヒユーズと本発明の上
記実施例のヒユーズとを簡単に対比すると次のようにな
る。まず第1図のヒユーズは、25ボルトのプログラミ
ング電圧で、破壊的にバーニングして500オングスト
ロームの厚さの酸化物層を通る穴を開け、多結晶シリコ
ンの電極をこの穴にとけ込ませることによりヒユーズを
ショートさせる。第2図のヒユーズは、20ポル1〜の
プログラミング電圧で、PN接合において激しいアバラ
ンシェ降伏を起こさせ、近接する300Aングストロー
ムの厚さの酸化物層を通る穴を開()、多結晶シリコン
の電極を穴に溶けこませることによりヒユーズをショー
トさせる。そして第3図の本発明の一実施例では、15
ボルトのプログラミング電圧で、フAウラーノルドハイ
ム1−ンネリング電流にJ:す、約110Aングストロ
ームの厚さの酸化物層を通る小さな穴を開けることによ
りヒユーズをショートさける。
記実施例のヒユーズとを簡単に対比すると次のようにな
る。まず第1図のヒユーズは、25ボルトのプログラミ
ング電圧で、破壊的にバーニングして500オングスト
ロームの厚さの酸化物層を通る穴を開け、多結晶シリコ
ンの電極をこの穴にとけ込ませることによりヒユーズを
ショートさせる。第2図のヒユーズは、20ポル1〜の
プログラミング電圧で、PN接合において激しいアバラ
ンシェ降伏を起こさせ、近接する300Aングストロー
ムの厚さの酸化物層を通る穴を開()、多結晶シリコン
の電極を穴に溶けこませることによりヒユーズをショー
トさせる。そして第3図の本発明の一実施例では、15
ボルトのプログラミング電圧で、フAウラーノルドハイ
ム1−ンネリング電流にJ:す、約110Aングストロ
ームの厚さの酸化物層を通る小さな穴を開けることによ
りヒユーズをショートさける。
尚参考のため本発明の一態様をEFPROMの構造とし
て示すと、半導体基板の一トに形成され、該半導体基板
上に形成された薄いトンネル酸化物層と前記トンネル酸
化物層上の70−ティングゲートと前記70−ティング
グー1〜上の制御ゲートとを含んでなるタイプの複数の
メモリセルを有し、更にプログラマブルヒユーズを含む
EEFROMの構造において、前記プログラマブル上1
−ズは、前記基板の中に形成された下側電極と、前記ト
ンネル酸化物層ど同じ材料から形成されかつ前記トンネ
ル酸化物層と同時に前記基板の上に形成される誘電層と
、前記フローティングゲートもしくは前記制御ゲートの
いずれかと同じ材料から形成され、かつ前記フローティ
ングゲートもしくは前記制御ゲーl〜のいずれかと同時
に前記誘電層を覆って形成される上側電極とからなるE
EPROMの構造として表現される。
て示すと、半導体基板の一トに形成され、該半導体基板
上に形成された薄いトンネル酸化物層と前記トンネル酸
化物層上の70−ティングゲートと前記70−ティング
グー1〜上の制御ゲートとを含んでなるタイプの複数の
メモリセルを有し、更にプログラマブルヒユーズを含む
EEFROMの構造において、前記プログラマブル上1
−ズは、前記基板の中に形成された下側電極と、前記ト
ンネル酸化物層ど同じ材料から形成されかつ前記トンネ
ル酸化物層と同時に前記基板の上に形成される誘電層と
、前記フローティングゲートもしくは前記制御ゲートの
いずれかと同じ材料から形成され、かつ前記フローティ
ングゲートもしくは前記制御ゲーl〜のいずれかと同時
に前記誘電層を覆って形成される上側電極とからなるE
EPROMの構造として表現される。
[発明の効果]
本発明によれば、集積回路素子の製造にあたって新たな
工程を加えることなく、あるいは加えたとしても最小に
留めたままで、あまり高いプログラミング電圧を必要と
せずにプラスチック製パッケージに収容された回路にお
いても使用できるようなプログラマブルヒユーズを得る
ことができる。
工程を加えることなく、あるいは加えたとしても最小に
留めたままで、あまり高いプログラミング電圧を必要と
せずにプラスチック製パッケージに収容された回路にお
いても使用できるようなプログラマブルヒユーズを得る
ことができる。
第1図は、従来技術による酸化物ヒユーズを示す横断面
図である。 第2図は従来技術によるEPROM型のヒコ=ズを示す
横断面図である。 第3図は本発明により構成したヒユーズの一実施例を示
す横断面図である。 30・・・ヒユーズ、31・・・基板、32・・・下側
電極、34・・・酸化物層、36・・・上側電極。 = 25 − FIG、4 FIG、2 FIG、 3
図である。 第2図は従来技術によるEPROM型のヒコ=ズを示す
横断面図である。 第3図は本発明により構成したヒユーズの一実施例を示
す横断面図である。 30・・・ヒユーズ、31・・・基板、32・・・下側
電極、34・・・酸化物層、36・・・上側電極。 = 25 − FIG、4 FIG、2 FIG、 3
Claims (3)
- (1)半導体基板の上面部上及び上面部中に形成される
集積回路のプログラマブルヒューズにおいて、前記半導
体基板の前記上面部に隣接して該基板中に設けられた下
側電極領域と、 前記下側電極領域を覆って前記上面部上及び上面部中に
形成される酸化物層と、 前記酸化物層を覆って付着される上側電極とを具備し、 前記酸化物層はプログラムするためにバイアスされたと
きに該酸化物層に損傷を与えるフオウラーノルトハイム
トンネリング電流を導くのに適当な厚さを有し、 前記上側電極は前記酸化物層を通して該上側電極と前記
下側電極領域との間にプログラムのためのバイアスを印
加するために一つの回路で前記基板と接続可能であり且
つ前記フォウラーノルトハイムトンネリング電流により
前記酸化物層が損傷を受けると前記下側電極領域に導電
接続を形成する材料で形成されていることを特徴とする
プログラマブルヒューズ。 - (2)前記酸化物層の厚さは約80から100オングス
トロームの範囲にあり、かつ前記プログラムのためのバ
イアスは10から15ボルトの範囲にある特許請求の範
囲第1項記載のプログラマブルヒューズ。 - (3)前記上側電極は多結晶シリコンからなる特許請求
の範囲第1項記載のプログラマブルヒューズ。(4)前
記下側電極領域は前記基板中の隣接する領域よりも高い
導電性を有するように不純物でドープされている特許請
求の範囲第1項記載のプログラマブルヒューズ。
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