KR910005904B1 - 진폭 및 시간검정을 사용하는 펄스검출 회로 및 방법 - Google Patents

진폭 및 시간검정을 사용하는 펄스검출 회로 및 방법 Download PDF

Info

Publication number
KR910005904B1
KR910005904B1 KR1019880002866A KR880002866A KR910005904B1 KR 910005904 B1 KR910005904 B1 KR 910005904B1 KR 1019880002866 A KR1019880002866 A KR 1019880002866A KR 880002866 A KR880002866 A KR 880002866A KR 910005904 B1 KR910005904 B1 KR 910005904B1
Authority
KR
South Korea
Prior art keywords
input
coupled
output
signal
peak
Prior art date
Application number
KR1019880002866A
Other languages
English (en)
Other versions
KR880011597A (ko
Inventor
지이민 쳉
Original Assignee
이그자 코오포레이숀
가이어 로날드 더블유
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=21846267&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR910005904(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 이그자 코오포레이숀, 가이어 로날드 더블유 filed Critical 이그자 코오포레이숀
Publication of KR880011597A publication Critical patent/KR880011597A/ko
Application granted granted Critical
Publication of KR910005904B1 publication Critical patent/KR910005904B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Digital Magnetic Recording (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Selective Calling Equipment (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Burglar Alarm Systems (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

진폭 및 시간검정을 사용하는 펄스검출 회로 및 방법
제1도는 종래의 진폭 검정을 사용하는 펄스검출회로의 개통도.
제2도는 진폭과 시간검정을 사용하는 본 발명의 양호한 실시예의 개통도.
제3도는 제2도의 회로에서 발생된 신호의 타이밍도.
제4도는 자동이득 제어루프를 포함하는 제2도의 실시예의 상세개통도.
본 발명은 자기기록 펄스 검출시스템에 관한 것으로, 특히 피이크 검정(peak qualification)을 사용하는 그러한 시스템에 관한 것이다.
바이나리 데이터는 각 연속 데이터펄스에 따라 극성이 반전되는 자속을 가해줌으로서 자기 매체(디스크)상에 기억된다. 디스크로부터 독출되는 아나로그 신호는 기억된 오리지날 바이나리 데이터를 나타내는 자기 매체상의 자화반전에 대응하는 일련이 피이크들로 구성된다.
데이터를 에러없이 재구성하기 위해, 피이크의 시간위치를 찾아내어 디지털 출력펄스를 타이밍 관계에서 변동없이 응답하여 발생시켜야 한다. 검출기술은 복잡하다. 왜냐하면 상이한 헤드들, 매체, 헤드/트랙 정렬 및 판독회로의 비선형성에 따라 아나로그 신호의 형상이 변화되기 때문이다. 그밖에도 기억된 비트(bit)밀도는 내부 트랙으로 갈수록 증가하게 되며 그에 따라 신호진폭이 뚜렷한 비트 상호작용과 더불어 감소되므로 결국 더욱 많은 찌그러짐과 비트전이가 생긴다.
MFM(Modified Frequency Modulation)과 같은 통상적인 엔코딩 기술은 주로 3주파수 성분, (즉, f, l.5f 및 2f)을 포함한다. 연속 데이터 펄스는 자화반전의 원인이 되기 때문에, 아나로그 판독신호 최대주파수는 항상 바이너리 데이터의 최대 주파수의 절반이다. 기록된 파형은 최대 주파수(2f)에서 정형파가 되도록 조정되는 것이 좋다. 그러나, 보다 낮은 주파수에서는, 그 파형이 피이크 검출 문제점의 원인이 되는 굴곡점들 또는 쇼울더(shoulder)들을 되풀이할 것이다.
통상의 펄스검출기는 제1도에 도시된 것으로 광역증폭기(10), 저역통과 필터(12), 미분회로(DIFF)(14), 0 교차비교기(Zero-crossing Comparator : XING COMP)(16) 및 양방향 펄스발생기(20)로 구성된다. 신호를 증폭 및 저역통과 여파한 후, 미분하여 피이크를 찾는다. 미분된 피이크에 의해 생기는 0 교차점은 비교기(16)에 의해 위치되며 또한 펄스발생기(20)에 의해 출력펄스가 발생된다.
플립플롭(18)이 후술되는 바와 같이 추가될 수 있다. 펄스발생기(20)에 대한 입력은 2자화극성들을 구할 수 있도록 양방향성이다.
제3도의 첫째 부분에 보인 바와 같이 파형이 양호할 때, 이 기술은 간단하고 경제적이다. 그러나, 파형이 양호하지 않을 때 잘못된 트리거로 인해 많은 에러가 발생할 것이다. 파형의 질과 그의 연관된 에러들은 3개 영역으로 구분된다(제3도에 도시됨).
영역(Ⅰ) : 진폭의 부족
이 영역내의 파형은 쇼울더링을 나타내며, 또한 일차적으로 기본주파수(f)와 그의 제3고조파(3f)의 합으로 구성된다. 증폭기의 주파수 응답과 특히 그의 위상응답의 선형성은 그 파형 형상에 나쁜 영향을 미친다. 2f 주파수에 적합한 판독 댐핑(damping)은 보다 낮은 주파수들에서 잘못된 피이크를 유도하게 되는 오버슈트(over-shoot)하는 경향이 있다.
영역(Ⅱ) : 서로 인접한 더블 피이킹(double peaking)
이 영역에서 범위초과 신호들은 짤리게되므로 결국 피이크가 찌그러지게 되거나 또는 링잉(ringing)이 발생한다. 이것은 진폭과 위상 응답들에서 비선형성과 조합되어 피이크를 전이시키며 또한 에러마아진(error margin)을 저하시킨다. 결국 있어서는 안될 멀티-트리거링(multi-triggering) 출력이 발생한다.
영역(Ⅲ) : 고주파 스파이킹 잡음(spiking noise)
이 영역은 고에너지 스파이크들에 이해 특징된다.
이들은 불량하게 설계된 대역통과 필터를 통과하거나 독출되는 표면결함(예, 디스크상의 먼지 또는 흠)과 같은 여러 가지 원인들로부터 나올 수 있다. 기타 원인들로는 동일칩상의 디지털 회로로부터 생기는 피이드-스루(feed-through) 또는 기판 장애가 있을 수 있다. 전기 또는 자기 스파이크들은 또한 패케이지 리이드(lead)들을 통해 특히, 차동핀들에서 수신될 수 있다. 스파이크가 충분한 에너지를 갖고 있을 경우 한 스파이크는 두 개의 의사(spurious) 펄스 들을 발생시킬 수 있다.
상술한 바와 같이 발생되는 에러들은 통상적으로 각 피이크를 데이터로서 생각하기에 앞서 최소진폭으로 취급된다. 그러한, 시스템은 미국특허 4,081,756에 제시되어 있다. 기본 검출회로 이외에, 이 방법은 제1도에 보인 바와 같이 임계치 비교기(22)로서 그들의 진폭이 어떤 임계치 이상인지 여부에 따라 피이크들을 검정한다. 임계치 비교기(22)는 히스테리시스를 갖고 있고 또한 피이크가 0레벨로부터 양의 또는 음의 임계치를 통과할 정도로 충분한 진폭을 갖고 있는지 여부에 따라 변동하는 토글출력을 갖는다. 따라서 비교기의 뒤를 잇는 데이터 랫치용 플립플롭(18)은 영역(Ⅰ)과 (Ⅱ)에서 멀티 트리거링을 방지하도록 피이크사이클당 단 한 펄스에 의해 게이트하도록 그의 출력을 사용한다. 그러나, 영역(Ⅲ)에서, 짧은 스파이크들은 그릇된 트리거링의 원인이 될 정도로 충분한 진폭을 여전히 가질 수도 있다.
잘못된 피이크들을 제거하기 위한 또 다른 가능한 방법으로 시간영역 여과를 사용하는 것이 있다. 이 방법은 피이크들간에 최소시간이 존재하도록 보장해줌으로서 신호 피이크들을 검정한다. 0교차 검출 후 그 신호는 그대로 지연되었다가 데이터 랫치용 플립플롭을 클록시키도록 사용될 수 있다. 충분한 공간을 갖는 피이크들만이 통과할 것이다. 따라서 영역(Ⅲ)내의 것들이 스크린(screen)될 것이다. 영역(Ⅱ)-타입의 링잉 피이크들은 링잉이 지연기간내에 안정된 후 스크린될 것이다.
그러나, 이 방법은 그들의 정상적으로 작은 진폭에도 불구하고 영역(Ⅰ)내의 것들과 같은 찌그러진 파형들을 스크린하는 것을 보장할 정도로 충분한 효과가 없다.
본 발명은 진폭과 시간검정의 조합을 사용하는 기록 펄스 검출회로이다. 입력신호는 피이크 검출회로에 공급됨과 동시에 임계레벨과 비교하기 위해 비교기에 공급된다. 또한 시간 지연 회로가 설비되어 있어 피이크가 임계값을 초과할 경우와 예정된 시간기간 동안 추가의 피이크가 없을 경우에만 피이크검출 출력신호가 제공될 수 있다.
양호한 실시예에 의하면, 차동입력신호는 증폭 및 여파되어 미분기에 공급된다. 미분기의 출력은 랫칭 플립플롭의 데이터 입력에 양의 출력을 제공하는 0 교차 검출기에 공급된다. 입력신호는 미분기에 공급되는 이외에 양과 음의 임계전압과 비교하기 위한 한 쌍의 비교기에 제공된다. 이 비교기들의 출력은 AND 게이트의 한 입력에 각각 제공되며, AND 게이트의 다른 입력에는 0 교차 비교기의 음 및 양의 출력들이 각각 제공된다.
두 AND 게이트 출력들은 함께 OR 결합되어 입력신호가 진폭 검정에 맞음을 나타내는 출력신호를 발생시킨다. 그다음이 출력신호는 원-쇼트(one-shot)에 제공되어 시간을 지연시키며, 그와 더불어 원-쇼트의 출력은 랫칭 플립플롭의 클록입력에 제공된다. 따라서 이 원-쇼트는 원-쇼트 지연과 동일한 시간길이를 갖는 각 기간마다 단 하나의 피이크만이 나타나게 하는 것을 보장해준다. 랫칭 플립플롭의 출력은 데이터 펄스의 검출을 나타내는 펄스 출력을 제공하는 펄스 발생기에 제공된다. 따라서 본 발명은 시간 검정회로와 진폭 검정회로를 독특하게 조합시킴으로써 개선된 피이크 검출회로를 제공하는 데 있다. 본 발명의 특징 및 장점을 구체적으로 이해하기 위해 첨부도면을 참조하여 본 발명이 양호한 실시예를 상세히 설명하면 다음과 같다.
제2도는 전치증폭기(26)에 결합된 판독헤드(24)를 나타낸다. 증폭기(26)의 출력은 필터(28)에 결합된다. 필터(28)는 미분기(DIFE)(30)에 그리고 양(POS.)과 음(NEG.)의 임계치 비교기들(32,34)에 각각 결합된다. 미분기(30)의 출력은 랫칭 플립플롭(38)의 데이터 입력에 결합되는 양의 출력을 갖는 0 교차 검출기(36)에 결합된다.
임계치 증폭기(32,34)는 저항(40,42)에 의해 임계전압(Vth)을 공급받는다. 양과 음의 임계치 비교기(32,34)의 출력은 AND 게이트(44,46)의 한 입력에 제공된다. AND 게이트(44,46)에 대한 다른 입력들에는 0교차 검출기(36)의 음과 양이 출력들(0-XING, 0-XING)이 제공된다. 따라서, AND 게이트들중 하나는 0교차(XING)를 검출하고, 또한 임계치가 동일 방향으로 초과될 때 고레벨 출력(XING+h)을 제공할 것이다.
OR 게이트(48)는 AND 게이트(44,46)중 어느 하나가 양의 출력을 제공할 때 양의 출력(XING)을 제공한다.
OR 게이트(48)의 출력은 원-쇼트 지연회로(50)에 결합된다. 원-쇼트 지연회로(50)은 랫칭 플립플롭(38)의 클록입력을 클록킹하기 전에 피이크가 검출된 후 지연을 시켜준다. 이 지연은 검출되고 있는 데이터의 1/4 주파수가 좋다. 따라서, 초기 피이크가 검출된 후 데이터의 1/4 주파수가 동일한 시간기간내에 다른 아무런 피이크들도 검출되지 않는 한 피이크는 클록되지 않을 것이다. 피이크가 검출될 때, 플립플롭(38)의 출력은 펄스발생기(52)에 제공되어 데이터 피이크의 존재를 나타내는 데이터 펄스를 제공한다.
제3도는 제2도에 나타낸 각종 신호의 타이밍도이다. 영역(Ⅰ)에서 볼 수 있는 바와 같이, 검출된 신호는 임계전압을 통과하도록 불충분한 진폭을 갖고 있으므로 아무런 피이크들도 0 교차의 결과로서 나타나지 않는다.
영역(Ⅱ)에서, 시간지연은 검출된 다중 피이크들 중 단 하나만이 통과된다. 영역(Ⅲ)에서 짧은 스파이크들은 원-쇼트지연회로(50)에 의해 세트된 시간기간 때문에 검정하기에 불충분한 기간을 갖는다. 볼 수 있는 바와 같이, 결국 입력데이터는 필터지연을 변화시킴으로써 원하는대로 변화시킬 수 있는 입력데이터에 상관하여 지연된 출력데이터와 정합한다.
제4도는 제2도의 실시예에 자동이득 제어 및 적합한 임계치 조정을 포함하는 회로를 부합시킨 것을 나타낸다. 판독헤드(76)는 입력신호를 전치증폭기(78)에 차동형으로 제공한 다음 상호 콘덕턴스의 증폭기(80)에 제공한다. 그 다음 그 신호는 상호 레지스턴스 증폭기(82)를 통한 다음 제1채널내의 필터(84), 미분기(86) 및 0교차 비교기(88)로 진행한다. 제2채널은 그 신호를 증폭기(82)로부터 필터(90)과 전압버퍼(92)로 보낸 다음 양 및 음의 임계치 비교기들(94,96)로 보낸다. 이 두 비교기들의 출력들은 제2도에서와 동일한 방식으로 AND 게이트(106,108), OR 게이트(110) 그리고 원-쇼트(112)에 제공된다. 원-쇼트(112)의 출력은 랫칭 플립플롭(114)의 클록입력에 제공된다. 플립플롭(114)는 0교차 비교기(88)로부터 입력되는 데이터를 수신한다. 플립플롭(114)의 출력은 데이터 1을 나타내는 펄스 출력을 제공하도록 원-쇼트(116)에 제공된다.
자동 이득 제어는 그 신호를 전압버퍼(92)로부터 수신한 다음 그 신호를 비교기(128)로 제공하는 전파정류기(118)에 의해 제공된다. 비교기(128)는 정류전압을 자동이득 제어전압(VAGC)와 비교하는 자동이득 제어회로(130)의 일부이다.
비교기(128)의 출력은 적분기(132)에 제공된 다음 증폭기의 이득을 수정하도록 이득을 수정하는 증폭기(80)에 전류레벨을 제공하는 제어전류원(134)에 제공된다.
제4도의 회로는 비교기(120,122), 적합한 임계치 조정 로직(124), 제어전류원(102) 그리고 저항(98,100)의 사용을 통해 적합한 임계치 조정을 제공한다. 이 회로는 각 피이크마다 정류신호가 제1 검정레벨(VSH) 초과할 때, 보다 낮은 임계값(0.5 VSH)이 사용되게 하고 또한 정류신호가 보다 높은 검정레벨(0.8 VAGC)을 초과할 때, 보다 높은 레벨(VSH)로 임계치가 세트되게 해준다. 이 회로의 동작은(EPA-0284280호)에 기술되어 있다.
본 기술에 숙련된 자는 이해할 수 있는 바와 같이 본 발명은 그 정신과 요지로부터 벗어나지 않는 범위내에서 특수형들로 실시될 수도 있다. 예를 들어 시간지연은 마지막 진폭 및 검정받은 피이크가 검출된 후 예정된 시간기간동안 그 지연이 펄스발생기(52)를 트리거링시키지 않도록 제2도의 플립플롭(38)의 출력에 결합되는 로직에 의한 것과 같이 수많은 방식으로 행해질 수 있다. 따라서, 본 발명의 양호한 실시예의 개시는 설명을 위한 것으로 그에 제한되지 않고 오직 청구범위에 의해서만 제한된다.

Claims (9)

  1. 입력신호(V1N)내의 피이크들을 검출하여 피이크가 검출될 때 피이크 검출신호를 발생시키기 위한 검출용 수단(30,36)과, 상기 입력신호(V1N)를 임계레벨(Vth)과 비교하기 위한 비교용 수단(32,34)과, 상기 임계레벨위에서 피이크가 검출될 때 진폭 검정피이크 출력신호를 발생시키기 위해 상기 검출용 수단(30,36)과, 상기 비교용 수단(32,34)에 결합되는 진폭검정 피이크 출력신호 발생용 수단(38,44,46,48)과 그리고 상기 진폭검정 피이크 출력신호가 소정지연후 여전히 존재할 경우, 출력에서 시간검정 피이크 신호를 발생시키기 위해 상기 진폭 검정피이크 출력신호를 발생용 수단(38,44,46,48)과 상기 피이크 검출용 수단(30,36)에 결합되는 입력을 가지며 또한 상기 지연동안 상기 입력의 신호에 무응답하는 상기 시간 검정 피이크 신호 발생용 수단(50)을 포함하는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출회로.
  2. 제1항에 있어서, 상기 피이크 검출용 수단(30,36)은 상기 입력신호(V1N)를 수신하도록 결합되는 미분기(30)와, 상기 미분기의 출력에 결합되는 0교차 검출기(36)를 포함하며, 상기 검출기(36)의 출력을 상기 피이크 검출신호를 발생시키는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출회로.
  3. 제2항에 있어서, 상기 입력신호(V1N)는 제1 및 제2입력라인들 양단에 결합되는 차동신호이며 또한 상기 비교용 수단은 상기 입력 라인들 중 첫 번째 것에 결합되는 제1입력과 제1임계전압에 결합되는 제2입력을 갖는 음의 임계치 비교기(34)와 상기 입력라인들 중 둘째 것에 결합되는 제1입력과 제2임계전압에 걸리는 제2입력을 갖는 양의 임계치 비교기(32)를 포함하는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출회로.
  4. 제1항에 있어서, 상기 진폭검정 피이크 출력신호를 발생용 수단은 상기 0교차 검출기(36)의 양의 출력에 결합되는 데이터 입력을 갖고 있는 랫칭 플립플롭(38)이며, 또한 상기 음의 임계치 비교기(34)의 출력에 결합되는 제1입력과, 상기 0교차 검출기(36)의 양의 출력에 결합되는 제2입력을 갖는 제1AND 게이트(46)와, 상기 양의 임계치 비교기(32)의 출력에 결합되는 제1입력과 상기 0교차 검출기(36)의 음의 출력에 결합되는 제2입력을 갖는 제2AND 게이트(44)와, 상기 음과 양의 임계치 비교기의 출력들에 제각기 결합되는 제1 및 제2 입력들과 상기 플립플롭(50)의 클록입력에 결합된 출력을 갖는 OR 게이트(48)를 더 포함하는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출회로.
  5. 제4항에 있어서, 상기 시간 검정 피이크 신호발생용 수단은 상기 OR 게이트(48)의 출력과 상기 플립플롭(38)의 상기 클록 입력신호간에 결합된 원-쇼트 지연회로(50)로 구성되는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출회로.
  6. 제1항에 있어서, 상기 입력신호(V1N)를 조정하여 상기 피이크들을 검출하기 위한 수단에 제공하기 위한 필터(28)와 전치증폭기(26)를 더 포함하는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출회로.
  7. 제1 및 제2입력라인들 양단에 결합되는 차동신호인 입력신호(V1N)를 수신하도록 결합되는 미분기(30)와, 상기 미분기의 출력에 결합되는 0 교차 검출기(36)와, 상기 입력라인들 중 첫 번째 것에 결합되는 제1입력과 제1임계전압에 결합되는 제2입력을 갖는 음의 임계치 비교기(34)와, 상기 임계라인들 중 둘째 것에 결합되는 제1입력과 제2임계전압에 결합되는 제2입력을 갖는 양의 임계치 비교기(32)와, 상기 음의 임계치 비교기의 출력에 결합되는 제1입력과 상기 0교차 검출기의 양의 출력에 결합되는 제2입력을 갖는 제1AND 게이트(46)와, 상기 양의 임계치 비교기의 출력에 결합되는 제1입력과 상기 0교차 검출기의 음의 출력에 결합되는 제2입력을 갖는 제2AND 게이트(44)와, 상기 음과 양의 임계치 비교기들의 출력들에 결합되는 제1 및 제2입력들을 갖는 OR 게이트(48)와, 상기 OR 게이트의 출력에 결합되는 입력을 갖는 원-쇼트 지연회로(50)와, 그리고 상기 0 교차 검출기(36)의 양의 출력에 결합되는 데이터 입력과 상기 원-쇼트 지연회로의 출력에 결합되는 클록입력을 갖는 랫칭 플립플롭(38)을 포함하는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출회로.
  8. 입력신호 내에서 피이크들을 검출하고 또한 피이크가 검출될 때 피이크 검출신호를 발생시키는 단계와, 상기 입력신호를 임계치 레벨과 비교하는 단계와, 피이크가 상기 임계치 레벨이상에서 검출될 때 검정받은 피이크 출력신호를 발생시키는 단계와, 그리고 피이크가 검출된 후 소정 시간기간동안 상기 출력신호를 디스에이블링하는 단계를 포함하는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출회로.
  9. 제8항에 있어서, 상기 검출단계는 미분신호를 발생시키도록 상기 입력신호를 미분하는 단계와, 상기 미분된 신호의 0교차들을 검출하는 단계를 포함하는 것이 특징인 진폭 및 시간검정을 사용하는 펄스검출방법.
KR1019880002866A 1987-03-23 1988-03-18 진폭 및 시간검정을 사용하는 펄스검출 회로 및 방법 KR910005904B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US028926 1987-03-23
US07/028,926 US4789838A (en) 1987-03-23 1987-03-23 Pulse detection circuit using amplitude and time qualification

Publications (2)

Publication Number Publication Date
KR880011597A KR880011597A (ko) 1988-10-29
KR910005904B1 true KR910005904B1 (ko) 1991-08-06

Family

ID=21846267

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002866A KR910005904B1 (ko) 1987-03-23 1988-03-18 진폭 및 시간검정을 사용하는 펄스검출 회로 및 방법

Country Status (6)

Country Link
US (1) US4789838A (ko)
EP (1) EP0284279B2 (ko)
JP (1) JPS6453623A (ko)
KR (1) KR910005904B1 (ko)
AT (1) ATE68285T1 (ko)
DE (1) DE3865336D1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055845A (en) * 1984-03-30 1991-10-08 Datajet, Inc. Signal digitizing method and system utilizing time delay of the input signal
US5231397A (en) * 1984-03-30 1993-07-27 Datajet, Inc. Extreme waveform coding
US4979189A (en) * 1989-08-18 1990-12-18 National Semiconductor Corporation Self-timing qualification channel
US5287534A (en) * 1990-01-04 1994-02-15 Digital Equipment Corporation Correcting crossover distortion produced when analog signal thresholds are used to remove noise from signal
US5019722A (en) * 1990-03-05 1991-05-28 Motorola, Inc. Threshold crossing detection with improved noise rejection
US5165089A (en) * 1990-10-01 1992-11-17 International Business Machines Corporation Optical disk players having readback circuits with noise rejection and read signal retiming
US5418660A (en) * 1991-12-09 1995-05-23 Hitachi, Ltd. Information processing apparatus for processing reproduction signal having nonlinear characteristics
JP2948016B2 (ja) * 1992-03-19 1999-09-13 株式会社日立製作所 情報記録再生方法
EP0571230B1 (en) * 1992-05-22 1998-11-04 Sharp Kabushiki Kaisha Integrated tablet and display with reduction of noise during coordinate detection
JP3088844B2 (ja) * 1992-06-03 2000-09-18 パイオニア株式会社 ディジタル信号再生装置
JP2707191B2 (ja) * 1992-10-19 1998-01-28 シャープ株式会社 マルチトラック磁気信号再生装置
US5467231A (en) * 1993-02-26 1995-11-14 Hewlett-Packard Company Using recorded data for auto calibration of fixed gain of a read amplifier in a data storage device
US5495368A (en) * 1993-05-04 1996-02-27 Maxtor Corporation Method of tracking thresholds on a read signal
US5640109A (en) * 1995-10-27 1997-06-17 Mts Systems Corporation Pulse detector
US6438178B1 (en) 1999-08-11 2002-08-20 Intel Corporation Integrated circuit for receiving a data stream
US20040166817A1 (en) * 2003-01-20 2004-08-26 Mehran Mokhtari System, method and apparatus for burst communications
JP4434597B2 (ja) * 2003-02-17 2010-03-17 ヤマハ株式会社 ノイズ除去回路
EP1566935B1 (fr) * 2004-02-19 2012-07-25 St Microelectronics S.A. Dispositif et procédé de suppression d'interférences impulsionnelles dans un signal
US20080061842A1 (en) * 2006-09-07 2008-03-13 Micron Technology, Inc. Circuit and method for detecting timed amplitude reduction of a signal relative to a threshold voltage
US7560959B2 (en) 2006-09-18 2009-07-14 Micron Technology, Inc. Absolute value peak differential voltage detector circuit and method
CN100527620C (zh) * 2007-04-24 2009-08-12 华南理工大学 一种脉冲调幅检波电路
EP3015872A1 (en) * 2014-10-30 2016-05-04 DET International Holding Limited Threshold detection circuit
JP6644662B2 (ja) * 2016-09-29 2020-02-12 日本電産サンキョー株式会社 情報再生装置および情報再生方法
FR3120128A1 (fr) * 2021-02-19 2022-08-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Unité de détection et de mesure pour la détection de perturbations électromagnétiques, système de détection comprenant une telle unité d’analyse et procédé d’analyse

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3252099A (en) * 1963-05-27 1966-05-17 Ibm Waveform shaping system for slimming filter control and symmetrizing
US3760282A (en) * 1972-03-29 1973-09-18 Ibm Data recovery system
US4001884A (en) * 1974-11-20 1977-01-04 Teletype Corporation Apparatus and method for recording and reproducing digital-data
US3979771A (en) * 1975-03-19 1976-09-07 Xerox Corporation Magnetic tape phase encoded data read circuit
DE2537264C3 (de) * 1975-08-21 1978-10-05 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung zum Erkennen der Null-Durchgänge von Signalen
JPS58691B2 (ja) * 1976-07-07 1983-01-07 富士通株式会社 デイジイタル情報再生装置
US4081756A (en) * 1976-12-30 1978-03-28 Sperry Rand Corporation Dual channel signal detector circuit
US4141494A (en) * 1977-02-25 1979-02-27 Fisher Alan J Digital code reader
US4141046A (en) * 1977-09-14 1979-02-20 Exxon Research & Engineering Co. Floppy disc data separator for use with single density encoding
JPS5542342A (en) * 1978-09-19 1980-03-25 Toshiba Corp Return system to o track of magnetic head
US4306194A (en) * 1979-10-11 1981-12-15 International Business Machines Corporation Data signal detection circuit
US4385328A (en) * 1979-10-26 1983-05-24 Sony Corporation Data extracting circuit
US4281356A (en) * 1979-11-28 1981-07-28 R. C. Sanders Technology Systems, Inc. Magnetic disk memory
US4393458A (en) * 1980-02-06 1983-07-12 Sperry Corporation Data recovery method and apparatus using variable window
US4346411A (en) * 1981-02-17 1982-08-24 International Business Machines Corporation Amplitude sensitive three-level detector for derivative read back channel of magnetic storage device
US4399474A (en) * 1981-08-10 1983-08-16 Ampex Corporation Automatic threshold tracking system
US4495529A (en) * 1982-05-07 1985-01-22 Digital Equipment Corporation Qualifier circuit
JPS5977605A (ja) * 1982-10-26 1984-05-04 Sansui Electric Co 読取りクロツク生成方式
JPS59117718A (ja) * 1982-12-24 1984-07-07 Victor Co Of Japan Ltd デイジタル信号の再生装置
US4532559A (en) * 1983-02-14 1985-07-30 Prime Computer, Inc. Apparatus for decoding phase encoded data
US4550391A (en) * 1983-02-22 1985-10-29 Western Digital Corporation Data capture window extension circuit
US4634896A (en) * 1984-11-30 1987-01-06 Storage Technology Corporation Method and apparatus for qualifying valid data peaks in a read/write channel
CA1263474A (en) * 1985-12-17 1989-11-28 Hideki Fukasawa Digital level detecting circuit

Also Published As

Publication number Publication date
KR880011597A (ko) 1988-10-29
DE3865336D1 (de) 1991-11-14
ATE68285T1 (de) 1991-10-15
US4789838A (en) 1988-12-06
JPS6453623A (en) 1989-03-01
EP0284279B1 (en) 1991-10-09
EP0284279A1 (en) 1988-09-28
EP0284279B2 (en) 1996-08-28

Similar Documents

Publication Publication Date Title
KR910005904B1 (ko) 진폭 및 시간검정을 사용하는 펄스검출 회로 및 방법
US5101395A (en) Data detection employing high-speed baseline tracking compensation
US4697098A (en) Composite gate generator circuit for detecting valid data signals
US5355356A (en) Charge pump for restoring DC in an optical recording read channel
US4754222A (en) Method for detecting and evaluating dropouts in recording media having digital signals recorded thereon
US4954903A (en) Digital signal reproduction apparatus for reading magneto-optical disks
US4016599A (en) Anti-shouldering read circuit for magnetic disk memory
US5420726A (en) Channel qualifier for a hard disk drive which differentiates a raw data signal before peak detection and qualification of the signal
US4849834A (en) Read channel architecture for processing read head signals
US4045743A (en) Detector circuits
US4987500A (en) Self compensating high density data recording and detection scheme
Palmer et al. Media design considerations for a PRML channel
US5223989A (en) Data detection circuit having a pulse shape and amplitude measuring sampling detector
JPS6353609B2 (ko)
Brittenham Time domain characterization of thin film head/media systems
KR0165276B1 (ko) 데이타재생장치
JP3515152B2 (ja) 信号識別装置
JPS59217230A (ja) 磁気記録媒体欠陥検出装置
JPH03192572A (ja) 光記録再生装置の再生回路
JPS62248170A (ja) 記憶情報読出回路
JPH01112569A (ja) デジタル信号再生装置
Law Correlation between tape dropouts and data quality
JPH1064193A (ja) ２値化回路
JPH03203803A (ja) 磁気ヘッドのピークシフト測定方法
JPS60101729A (ja) 光デイスクのデ−タ再生回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19940801

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee