KR910003505A - 중앙연산 처리장치간의 통신방법 - Google Patents

중앙연산 처리장치간의 통신방법 Download PDF

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Abstract

내용 없음.

Description

중앙연산 처리장치간의 통신방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는, 본 발명에 관한 두 중앙연산처리장치(이하 CPU 라 한다) 간에 통신장치를 채용한 시스템을 나타내는 블록도,
제4도는, 신호송신 CPU(1)(주제어)의 동작을 나타내는 순서도,
제5도는, 신호수신 CPU(4)(주사)의 동작을 나타내는 순서도.

Claims (6)

  1. 직렬통신모드에 따라 제1과 제2의 중앙연산 처리장치(CPU)간에 통신을 함에 있어 다른 장치로부터 제2의 CPU로 인터럽트가 보내지지 않은때에는 직렬통신모드는 제1과 제2의 CPU간에 데이터 블록을 교환하므로서 특징 지워지고, 통상의 통신모드에 따라 제1과 제2의 CPU간에 통신을 함에 있어서 제2의 CPU가 인터럽트 요구를 받은때에는 통상의 통신모드가, (가)의 제2의 CPU가 제1의 CPU의 신호수신포트로 송신함에 있어 제1의 신호레벨이 통상의 통신모드로 동작하고 있는것을 나타내고, 제1의 신호레벨이 데이터 블록과 다른 신호패턴이고, (나)제1의 CPU가 제2의 CPU로부터 데이터 블록을 수신했는지 어떤지를 결정함에 있어서 만일 데이터 블록을 수신하지 않았으면, 통상의 통신모드에 따른 신호 레벨로 제1의 CFU가 제2의 CPU의 신호수신 포트로 반송신호를 송신하고, (다) 제2의 CPU가 제1의 CPU로부터 데이터 블록을 수신했는지 어떤지를 결정함에 있어서 만일 데이터 블록을 수신하지 않았으면, 통상의 통신모드에 따른 신호레벨로 제2의 CFU가 제1의 CPU의 신호수신 포트로 반송신호를 송신하고, (라)제2의 CPU에 의해 송신된 신호레벨의 변화를 제1의 CPU로 검출함과, (마)제1의 CPU가 제2의 CPU에서 송신한 신호레벨의 변화를 검출하지 않으면, 표시장치(11)에 통신장애를 나타내고, (바)인터럽트가 끝날때까지 단계(나)에서 단계(마)까지를 반복하는 단계로 구성된 제1의 CPU와 제2의 CPU간에 통신하는 방법에 있어서 제1의 CPU를 인터럽트 할수있는 중앙연산 처리장치간의 통신방법.
  2. 제1항에 있어서, 단계(나)는, (가)제1의 CPU로부터 제2의 CPU로 데이터 블록이 송신되면 제1의 타이머(7)의 계시가 개시되고, (나)제1의 CPU에 의해 반송데이터 블록이 수신되면 제1의 타이머(7)를 정지시키고, (다)제1의 타이머(7)에서 계시된 시간과 기준시간T1을 비교하고, (라)제1의 타이머(7)에 계시된 시간T1보다 클때에는 시간 초과신호를 발생시키고, (마)만약 데이터 블록이 결국 시간 T1을 초과해서 수신되면 제1의 CPU에 의해 시간초과 신호를 무시하고, 그러나 만일 데이터 블록을 전혀 수신하지 않았으면 제1의 CPU를 시간초과 신호에 대응시켜서 제어하는 단계로 구성된 중앙연산 처리장치 간의 통신방법.
  3. 제2항에 있어서, 제1의 CPU를 제어하는 단계는 (가)제1의 CPU의 제어수단으로 제1의 CPU의 신호 수신포트가 통상의 통신모드에 따른 신호레벨에 있는가를 조사하고, (나)제1의 제어수단(8)으로서, 제1의 CPU의 신호 송신 포트의 출력레벨을 제1또는 제2의 신호레벨로 전환하는 단계로 구성된 것을 특징으로 하는 중앙연산 처리장치간의 통신방법.
  4. 제1항에 있어서, 단계(나)는 (가)제2의 CPU로부터 제1의 CPU로 데이터 블록이 송신되면 제2의 타이머(13)의 계시를 개시시키고, (나) 제2의 CPU가 반송 데이터 블록을 수신했을때 제2의 타이머(13)를 정지시키고, (다)제2의 타이머(13)로 개시된 시간과 기준시간 T2를 비교하고, (라) 제2의 타이어(13)에서 계시된 시간이 T2보다 크면 초과신호를 발생시키고, (마) 만일 데이터 블록이 결국 시간 T2를 초과해서 수신되면 시간초과신호는 제2의 CPU에 의해 무시되고, 그러나 데이터 블록을 전혀 수신하지 않았으면 시간초과 신호에 대응시켜 제2의 CPU를 제어하는 단계로 구성된 것을 특징으로 하는 중앙연산 처리장치간의 통신방법.
  5. 제4항에 있어서, 제2의 CPU를 제어하는 방법에 있어서, (가)제2의 CPU의 제어수단으로서, 제2의 CPU의 신호수신 포트가 통상의 통신모드에 따른 신호레벨에 있는가를 조사하고, (나)제2의 제어수단(15)으로서, 제2의 CPU의 신호 송신 포트의 출력레벨을 제1 또는 제2의 신호레벨로 전환하는 단계로 구성된 것을 특징으로 하는 중앙연산 처리장치간의 통신방법.
  6. 기준시간 T1과 T2를 각각 기억할 수 있는 제1과 제2의 기억수단(10),(14)과, 제1의 타이머수단(7)은 데이터 블록을 제1의 CPU로부터 제2의 CPU로 송신하고, 제2의 CPU로 부터 회신을 받는데 소요되는 시간의 양을 개시하고, 제1의 타이머수단(7)은 계시된 시간과 기준시간 T1을 비교하고 기준시간 T1내에 회신을 받지 못하면 제1의 초과신호를 발생시키고, 제2의 타이머 수단(13)은 데이터 블록을 제2의 CPU로부터 제1의 CPU로 송신하고 다음 데이터 블록을 제1의 CPU로부터 수신하는데 소요되는 시간을 계시하고, 제2의 타이머 수단(13)은 계시된 시간과 기준시간 T2를 비교하여 기준시간 T2내에 다음 데이터 블록을 수신하지 못하면 제2의 시간 초과신호를 발생시키고, 제1및 제2의 제어수단(8),(15)은 제1및 제2의 타이머 수단(7),(13)에 의해 발생된 시간초과 신호에 대응시키고, 제1 및 제2의 제어수단(8),(15)은 각각 제1 및 제2의 CPU의 신호전송 포트의 신호레벨을 통상의 통신모드에 따라 제1 및 제2의 신호레벨로 전환시키고, 표시수단(11)은 제1이나 제2의 제어수단(8),(15)이 검출되지 않은 상태를 나타내는 제1 또는 제2의 제어수단(8),(15)에 대응하는 제1의 CPU와 제2의 CPU간을 통신하기 위한 시스템에 있어서, 제1의 CPU를 인터럽트 할수 있도록 구성된 것을 특징으로 하는 중앙연산 처리장치간의 통신방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900011846A 1989-07-31 1990-07-31 중앙연산처리장치간의 통신방법 KR920008444B1 (ko)

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