KR910003098B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리장치 및 그 제조방법
제1도는 본 발명에 따른 EPROM셀의 구조를 나타낸 단면도.
제2a도 내지 제2g도는 본 발명에 따른 제조방법의 제1실 실시예의 공정을 나타낸 단면도.
제3a도 내지 제3d도는 본 발명에 따른 제조방법의 제2실 실시예의 공정을 나타낸 단면도.
제4도는 종래의 EPROM셀 구조를 나타낸 단면도.
제5도는 종래의 EPROM 제조방법의 공정을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 21 :
Figure kpo00001
형 실리콘기판 1a, 22 : 필드산화막
2, 23 : 제1열산화막 3 : 제1다결정실리콘막
4, 26 : 제2열산화막 5, 27 : 제2다결정실리콘막
6, 28 : 레지스트패턴 7, 33 : 후 산화막
10, 36 : PSG막 11, 39 : 소오스전극
12, 38 : 드레인전극 13, 24, 30 : 플로팅케이트
14, 31 : 제2게이트산화막 15, 32 : 콘트롤게이트
25 : 다결정막 29 : 제1게이트산화막
본 발명은 플로팅게이트를 갖는 반도체 메모리장치에 관한 것이다.
플로팅게이트를 갖는 반도체 메모리장치로서, 예컨대 EPRO1M(electrically programmable read only memory)이 있다. 종래 제4도에 도시된 EPROM은 제5a도 내지 제5c도의 공정에 따라 제조되게 되는데, 그 공정은 먼저 제5a도에 도시된 바와같이
Figure kpo00002
형 실리콩기판(1)의 필드산화막(1a)으로 에워싸인 섬형태의 소자영역표면에 제1열산화막(2)을 형성시킨 다음 전면에 플로팅게이트가 될 제1다결정실리콘막(3)을 퇴적시키고, 계속해서 예컨대 1000℃이하의 저온산화를 행하여 제1다결정실리콘막(3)의 표면에 제2열산화막(4)을 형성시킨 다음, 전면에 콘트롤게이트가 될 제2결정실리콘막(5)을 퇴적시킨다.
계속해서 제5b도와 같이 사진식각법(6은 레지스트패턴)으로 제2다결정실리콘막(5)과 제2열산화막(4), 제1다결정실리콘막(3) 및 제1열산화막(2)을 차례로 엣칭하여 제1게이트산화막(12)과 플로팅게이트(13), 제2게이트산화막(14) 및 콘트롤게이트(15)를 형성시킨 다음 이들을 마스크로 하여 N형 불순물 예컨대 As을 이온주입시킨다.
그후 제5c도와 같이 열산화를 실행하여 콘트롤게이트(15)의 표면과 플로팅게이트(13)의 측면 및 노출된 기판(1)의 표면 후산화막(7)을 형성시킴과 더불어 상기 As이온주입층을 활성화시켜 N+형 드레인, 소오스영역(8), (9)을 형성시킨다. 마지막으로 전면에 보호막으로 예컨대 PSG막을 퇴적시키고나서 이 PSG막 및 산화막(7)의 일부를 선택적으로 엣칭하여 접촉구를 개구시키고, 그 전면에 Al-Si막을 퇴적시킨 다음, 패턴화하여 소오스전극 및 드레인전극을 형성시켜서 제4도와 같은 EPROM셀을 제조하였다(제4도에 10은 PSG막, 11은 소오스전극, 12는 드레인전극이다).
상기한 바와 같은 EPROM은 셀트랜지스터에 N+형 드레인영역(8)과 콘트롤게이트(15)에 높은전압을 인가하여 플로팅게이트(13)에 전자를 주입하므로서 기입이 실행되게 되는 소자이다.
그러나, 기입후 콘트롤게이트(15)에 정(+)의 고전압이 인가되게 되면 플로팅게이트(13)에 주입되었던 주입전자가 콘트롤게이트(15)로 빠져나가게 되어 기억이 유지되지 않게되는 결점이 있었다.
이것은 제2게이트산화막(14)의 내압노화 때문에, 그원인은 다음과 같이 생각되어진다.
즉, 플로팅게이트가 될 제1다결정실리콘막(3)은 여러가지 면방위를 갖는 입자(grain)로 구성되어 있기 때문에 1000℃이하의 저온산화법으로 제2게이트산화막(14)이 될 제2열산화막(4)을 형성시키면 플로팅게이트(13)와 제2게이트산화막(14)의 계면에 요철(surface asperity)이 발생되어 제2게이트산화막(14)의 내압노화를 초래하게 된다.
이와 같은 현상은 1100℃이상의 고온프로세서의 열산화에 의해 완화되지만 고온프로세서는 이미 형성된 접합의 위치를 변화시킬 뿐만아니라 웨이퍼의 훼어짐을 초래하기 때문에 소자의 성능을 열화시켜 수율을 저하시키게 되므로 유효한 대책이라고는 할 수 없다.
본 발명의 상기와 같은 문제점을 해결하기 위해 발명된 것으로 소자의 수율을 저하시키지 않고, 제2게이트산화막의 내압을 향상시켜 기억보호특성이 양호한 반도체 메모리장치를 제공하고자 함에 그 목적이 있다.
이하 본 발명의 구성 및 작용효과를 예시도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 반도체 메모리장치는 메모리셀의 플로팅게이트 부분이 2개 내지 10개, 2개 내지 5개의 실리콘 결정입자로 구성된 것과 반도체 메모리장치에 대한 제조방법이 반도체기판의 소자영역 표면에 제1절연막을 형성시키고, 이 제1절연막의 드레인영역 또는 소오스영역으로 될 부분을 제거하여 기판을 노출시킨 다음, 기상성장법에 의해 실리콘층을 퇴적시켜 플로팅게이트로 예정되어 있는 부분에 2∼10개 더욱 양호한 것은 2∼5개의 실리콘 결정입자로 형성시켜주는 것을 특징으로 한다.
이와 같이 플로팅게이트부를 작은결정입자로 구성시키고, 저온산화법으로 제2절연막(열산화막)을 형성시켜주면 제2절연막과 작은결정입자 다결정실리콘층의 계면에서 발생되기 쉬운 요철의 문제와, 다결정실리콘을 이용한 경우에 문제시되는 입계(粒界)증의 석출물에 의한 문제가 제거되게 되어 제2절연막의 누설내성을 현저히 증대시킬수 있게된다. 즉 작은결정입자로 하는 것은 결정입계면의 감소에 따라서 요철의 량이 양적으로 감소하는 것이 아니고 요철의 질이 개선되게 되는 것이다. 특히 실리콘결정입자가 2∼5개이면 요철의 상태는 실제적으로 단결정의 경우와 거의 동등하게 된다.
본 발명에 있어서 결정입자수의 측정은 투과전자현미경사진에 의해 측정하였다.
[실시예]
이하 본 발명의 EPROM셀을 제1도를 참조하여 설명한다. 제1도에 있어서 제4도와 같은 부호를 사용한 부분은 종래예와 같은 부분이다. 제1도는 종래예인 제4도와 비교하면 알수있듯이 종래예에서는 플로팅게이트(13)가 다결정실리콘으로 구성되어 있는데 반해 본 발명에서는 플로핑게이트(30)가 2∼10개의 실리콘결정입자로 구성되어 있는 점이 특징이다.
다음 제1실시예의 메모리장치 제조방법을 제2a도 내지 제2g도를 참조하여 설명한다.
먼저 비저항10∼20Ω-㎝, 면방위(011)의
Figure kpo00003
형 실리콘판(21)의 표면에 통상의 선택산화기술을 이용하여 두께 1.2㎛의 필드산화막(22)을 형성시키고 (제2a도 참조), 계속해서 열산화를 실행하여 상기 필드산화막(22)에 의해 에워쌓인 섬형태의 소자영역표면에 두께 500Å의 제1절연막(열산화막; 23)을 형성시킨 다음, 제1열산화막(23)에서 드레인영역부분으로 예정되어 있는 부분을 선택적으로 NH4F를 이용하여 제거시켜 실리콘기판(21)의 표면을 노출시킨다(제2b도 참조).
그후 기상성장법에 의해 전면에 플로팅게이트로 될 두께 1000Å의 제1다결정실리콘막(24)을 퇴적시켰다. 이때의 퇴적조건으로는 예컨대 기판온도 1050℃, SiH2Cl2의 압력이 3.9×10-3기압, HCl의 기압이 7×10-3기압, H2의 기압이 2.9×10-3이었다. 이결과 1000℃의 제1다결정실리콘막(24)이 기판표면에 퇴적되었다. 이때 노출된 기판표면에 성장된 플로팅게이트부분(24a)의 결정입자의 수는 2∼5개 이였다(제2c도참조).
그후 제1다결정실리콘막(24)에 인(P)을 열확산에 의해 도추프시킨 다음, 900℃에서 열산화를 실행하여 두께 500Å의 제2열산화막(26)을 형성시키고 나서 전면에 두께 3500Å, 면저항이 20Ω인 제2다결정실리콘막(27)을 퇴적시켰다. 계속해서 이 제2결정실리콘막(27)상에 부분적으로 포토레지스트패턴(28)을 형성시켰다(제2d도 참조).
그후 포토레지스트패턴(28)을 마스크로 하여 제2결정실리콘막(27)과 제2열산화막(26), 제1다결정실리콘막(24) 및 제1열산화막(23)을 차례로 엣칭하여 제1게이트산화막(29)과 플로팅케이트(30), 제2게이트산화막(31) 및 콘트롤게이트(32)를 형성시켰다. 계속해서 As을 에너지 600KeV, 도우즈량(불순물 주입량) 2.5×1015/㎠의 조건으로 이온주입을 실행하였다(제2e도 참조).
그후 포토레지스트패턴(28)을 제거시키고, 1000℃로 열산화를 행하여 두께 500Å의 후산화막(33)을 형성시켰다. 이대 As 이온주입층이 활성화되어 면저항 30∼40Ω, 깊이 0.4㎛의 N+형의 드레인영역(34) 및 소오스영역(35)이 형성되게 된다. 계속해서 보호막으로 두께 0.8㎛의 PSG막(36)을 퇴적시켰다(제2f도의 참조).
그후 PSG(36) 및 후산화막(33)의 일부분을 선택적으로 엣칭하여 접촉구를 개구시키고, 전면에 두께 1.0㎛의 Al-Si막을 퇴적시킨 다음 패턴화하여 드레인전극(38) 및 소오스전극(39)을 형성시켜 주므로서 제1도에 도시된 바와 같은 본 발명의 EPROM이 제조되었다(제2g도 참조).
그리고 제1실시예의 제조방법에 이하면 제2c도에 도시된 공정으로 작은결정입자의 제1다결정실리콘막(24)을 형성시켜 주는것에 의해 표면이 제2열산화막(26)으로 변화되게 되므로 900℃의 저온산화를 행하여도 제2열산화막(26)과 제1다결정실리콘의 플로팅게이트부분(24)의 경계면에서 요철(surface asperity)이 대단히 감소되게 된다. 이결과 제2g도에 도시된 EPROM의 콘트롤게이트(32)에 어떤 무작위의 정전압이 인가되어도 제2게이트산화막(31)의 내압이 높으므로 주입전자의 누설이 방지되어 기억을 양호히 보호할 수 있게 된다. 또한 이 방법에서는 저온프로세서를 채용하고 있으므로 웨이퍼의 휘어짐 등에 의해 반도체 메모리의 수율이 저하되게 되는 문제점이 발생되지 않게된다.
한편 제2실시예로서, 제2b도에 도시된 공정으로 제1열산화막을 형성시킨 다음, 드레인 및 소오스영역의 열산화막을 제거시키는 경우를 들수 있다. 이 제2실시예의 제조방법 및 메모리장치에 대해서 제3a도 내지 제3d도를 참조하여 설명하면 다음과 같다.
즉 제1열산화막(23)의 드레인 및 소오스부분을 제거시킨 다음 기상성장에 의해 작은결정입자의 다결정막(25)을 성장시키고, 드레인 및 소오스부분의 노출되어 있는 기판 단결정실리콘상에 에피택셜성장을 실행시켜주게 되면 이것이 제1열산화막(23)상에 성장되게 되어 플로팅게이트부분(25a)으로 작은 결정입자의 다결정실리콘막이 성장되게 된다. 계속해서 제2d도에 도시된 공정과 같은 공정을 실행한 다음 드레인 및 소오스영역상에 작은결정입자로 구성된 제1다결정실리콘막(25) 및 제2다결정실리콘막(27)을 남겨두기 위해 포토레지스트(28)를 드레인 및 소오스영역의 다결정실리콘막(27)상에 퇴적시켰다(제3a도 참조).
다음에 포토레지스트패턴(28)을 마스크로하여 제2e도에 도시된 공정과 같은 공정을 실행하였다(제3b도 참조). 그후 후산화막(33)을 형성시키고 나서 PSG막(36)을 퇴적시켰다(제3c도 참조).
계속해서 제2g도의 공정과 마찬가지로 접촉구(37)를 개구시킨 다음 드레인전극(38) 및 소오스전극(39)을 형성시켜 주므로서 제2실시예의 메모리셀이 완성되었다(제3d도 참조).
제2실시예에서는 드레인영역 및 소오스영역상에 인을 주입시킨 저저항의 제1다결정실리콘막이 남아 있으므로 제3d도에 도시된 바와 같이 전극배선 접촉구(37)의 횡방향 여유가 많게되어 수율이 대폭향상되게 된다.
또한 이때 제2다결정실리콘막을 퇴적시키기 전에 소오스 또는 드레인으로 예정된 부분의 제2열산화막(26)을 제거시키고, 그후 제2다결정실리콘(27)을 퇴적시키게 되므로 Al배선을 형성시킬 때 여유가 많게 되어 수율이 향상되게 된다.
또한 소오스 드레인중 한쪽 방향만 상기와 같은 방법을 적용시켜도 마찬가지의 효과를 얻을 수 있다.
또한 제1 및 제2실시예에서는 기상성장법에 이해 작은결정입자 형성을 실행하였지만 다른방법으로 플로팅게이트가 10개이하의 결정입자로 구성될 경우에도 상기한 바와 같은 효과를 얻을 수 있다.
본 발명의 반도체 메모리장치 및 그 제조방법은 제1게이트절연막을 형성시킨 다음, 드레인 또는 소오스영역부분의 기판면을 오출시키고, 그위에 기상성장을 실행하는 방법에 의해 플로팅게이트부에 작은결정입자 실리콘을 쉽게 형성시킬 수 있으므로 프로팅게이트의 표면에 형성된 제2게이트절연막의 내압이 종래의 다결정실리콘상에 형성되는 제2게이트절연막의 내압에 비해 현저히 증가되게 된다. 따라서 기입동작에 의해 플로팅게이트로 주입된 전자는 무작위의 정전압이 콘트롤게이트에 인가되어도 누설되지않고, 양호간 기억유지 특성을 나타낸다. 또한 제2게이트절연막이 작게 결정화된 실리콘막표면에 저온산화법에 의해 형성되어도 충분한 내압을 얻을 수 있으므로 소자의 수율을 향상시킬 수 있다. 또한 드레인 및 소오스영역의 기판면을 노출시키는 본 발명의 반도체메모리 및 제조방법에서는 양 영역상에 저저항의 실리콘막을 남게하는 것이 가능하므로 이경우에는 양전극의 접촉구의 횡방향 여유도가 증가되어 수율을 대폭 향상시킬 수 있다.

Claims (2)

  1. 반도체기판(21)상에 플로팅게이트(30)를 갖는 MIS형 반도체 메모리장치에 있어서, 상기 플로팅게이트(30)가 2∼10개의 실리콘결정입자로 구성된 것을 특징으로 하는 반도체 메모리장치.
  2. 반도체기판(21)상에 제1절연막(23)을 형성시키고, 드레인(8)영역 또는 소오스영역(9)으로 예정되어 있는 기판부분중 적어도 1개의 기판부분 상의 제1절연막(23)을 제거시킨 다음, 기상성장법으로 반도체기판상의 실리콘층(24)을 형성시키며, 상기 실리콘층(24)의 일부분을 이용하여 2∼10개의 실리콘결정입자로 구성된 플로팅게이트(30)를 형성시키는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
KR1019870015382A 1987-01-07 1987-12-30 반도체 메모리장치 및 그 제조방법 KR910003098B1 (ko)

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