KR910002498B1 - 일정 펄스폭의 펄스발생용 반도체회로 - Google Patents

Abstract

내용 없음.

Description

일정 펄스폭의 펄스발생용 반도체회로

제1도는 본 발명의 배경을 설명하기 위한 종래의 반도체 메모리칩의 개략적인 개통도.

제2도는 본 발명의 일실시예에 의한 반도체회로의 회로도.

제3도는 제2도에 보인 회로에 내장된 클록신호 발생회로의 회로도.

제4a도 내지 제4f도는 제3도에 보인 회로의 동작을 설명하기 위한 파형도.

제5도는 제2도에 보인 회로에 내장된 펄스발생회로의 일예를 나타내는 회로도.

제6도는 제 2도에 보인 회로에 내장된 펄스발생회로의 다른 일예를 나타내는 회로도.

본 발명은 반도체 회로에 관한 것으로, 특히 예를 들어 어드레스신호와 같은 입력신호를 바꿀때 클록신호를 발생시키기 위한 스태틱 반도체 메모리에 적용되는 일정 펄스폭의 펄스발생용 반도체회로에 관한 것이다.

스태틱 메모리는 일반적으로 클록신호를 항상 필요로 하는 다이나믹 메모리와는 대조적으로 클록신호가 필요없다. 그러나, 어떤 특수한 스태틱 메모리들은 억세스시간등을 줄이기 위해 어드레스 변화, 기입지령 또는 전원공급 정지시에 그를 지시하는 클록신호를 사용한다. 클록신호를 사용하는 종래의 스태틱 메모리들은 예를 들어 다음과 같은 문헌들에 기재되어 있다.

발명자 : 아쯔시 오리따니, 출원인 후지쓰 리미티드에 의해 1980년 10월 5일 출원되어 1982년 4월에 공개된 일본미심사 특허공보(공개)소 57-69586호 ;

발명자 : 아쯔시 오리따니, 출원인 후지쓰 리미티드에 의해 1981년 6월 30일 출원되어 1983년 1월 8일 공개된 일본미심사 특허공보 소 58-3186호 ;

발명자 : 게이조 아오야마, 출원인 후지쓰 리미티드에 의해 1981년 9월 1일에 출원되어 1983년 3월 10일 공개된 일본미심사 특허공보 소 58-41485호 ;

발명자 : 게이조 아오야마, 출원인 후지쓰 리미티드에 의해 1981년 9월 1일 출원되어 1983년 3월 10일 공개된 일본미심사 특허공보(공개)소 58-41486호 ;

발명자 : 아쯔시 오리따니, 출원인 후지쓰 리미티드에 의해 1982년 6월 30일 출원되어 1984년 1월 10일자에 공개된 일본미심사 특허공보 소 59-3783호 ;

발명자 : 에이지 노구찌, 출원인 후지쓰 리미티드에 의해 1982년 9월 30일에 출원되어 1984년 4월 10일 공개된 일본미심사 특허공보 소 59-63091호 ;

발명자 : 게이조 아오야마등, 출원인 후지쓰 리미티드에 의해 1982년 10월 4일에 출원되어 1984년 4월 10일 공개된 일본미심사 특허공보 소 59-63094호.

클록신호들을 사용하는 스태틱 메모리들에서는 스태틱 메모리의 메모리 셀을 억세스할때 1비트선쌍을 임시로 단락시켜서 클록신호를 걸어줌으로서 동일전위가 되도록 한다음 메모리 셀내에 기억된 데이타에 따라 고(H)레벨이나 저(L)레벨로 변동시킨다. 이것은 사전판독 기억데이타에 따라 H 또는 L상태로부터 현재의 판독 기억데이타에 따라 H 또는 L상태로 변동이 행해지는 이른바 클록신호를 사용하지 않는 경우보다 억세스 시간이 줄어든다. 이러한 회로단락은 또한 감지증폭기에서도 행해진다. 이렇게 함으로서 감지증폭기의 동작 개시전에 클록신호에 의해 출력신호 리세팅함으로써 현재 판독되는 데이타에 대한 응답속도가 빨라진다.

어드레스신호와 같은 입력신호의 변화를 표시하는 클록신호는 종래와 같이 각 입력신호들의 변화에 의해 발생된 펄스들에 대해 논리 OR를 취함으로써 발생된다. 예를 들면, 입력신호들로서 어드레스신호들은 1K-메모리에서 10비트, 2K-메모리에서 11비트…등으로 되어 있으며, 각 비트의 어드레스신호들로부터 비트

와 그의 반전비트 Ai의 상보쌍(i=0, 1, 2,…)이 얻어지는데 이들은 디코오더에 입력되어 워드라인 또는 비트라인을 선택하기 위한 신호로서 작용한다. 상술한 펄스들의 각각에 대한 펄스발생회로는 어드레스인버어터내에 제공된다. 펄스발생회로로부터 발생된 펄스는 상술한 논리 OR를 얻기위해 OR 게이트에 공급된다.

그러나, 결국 발생된 클록신호는 입력신호의 상승시간과 하강시간이 한정되어 있지 않을때 클록신호의 클록폭이 입력신호에 따라 변동하는 문제점을 갖는다. 이 문제점은 입력신호가 입력어드레스일때 다음과 같은 이유때문에 야기된다. 즉, (1) 어드레스 인버어터들과 그에 따른 상술한 펄스발생회로들이 메모리칩의 영역위에 존재하기 때문에 각 펄스발생회로와 OR 게이트간의 배선길이가 상호 다르므로, OR 게이트에 도착하는 출력펄스들의 타이밍들이 약간 다르다.

(2) 각 펄스발생회로로부터 출력된 펄스들은 항상 동일한 펄스폭을 갖지 못하기 때문에 클록신호들의 펄스폭과 클록펄스들의 하강 타이밍은 어드레스신호가 변동되는 것에 따라 변동된다.

(3)다수의 어드레스신호들(비트들)이 거의 동시에 그러나 약간 다른 타이밍에서 변동되는 경우가 있는데, 이 경우에 클록폭은 복수개의 펄스들의 논리합이기 때문에 펄스폭은 확장되는 경향이 있으며, 이 때문에 어드레스신호들의 각 변동들에 의해 발생되는 펄스폭들이 항상 동일하지 않다.

비트라인쌍등의 회로가 단락되는 것을 방지하기 위해 클록펄스폭이 입력신호들이나 입력 어드레스신호들의 변동에 따라 변동하는 것은 바람직하지 않다. 그러므로, 비트라인쌍이나 감지증폭기의 상술한 리세트를 위해 클록신호는 입력신호들의 각 변동에 반응하여 펄스폭과 하강 및 상승 타이밍이 일정할 필요가 있다.

본 발명의 목적은 입력신호들의 각 변동에 반응하여 펄스폭이 일정한 펄스를 제공할 수 있는 반도체회로를 제공하는데 있다.

상술한 목적을 달성하기 위해, 본 발명에 의하면, 입력신호의 변동에 반응하여 펄스를 발생시키기 위해 제1출력단부를 갖는 적어도 하나의 입력변동 검출회로와, 제 1출력단부에 동작가능하게 연결된 한 입력단부를 가지며 또한 입력신호가 변동할시에 제 2출련단부의 신호를 변동시키기 위해 제 2 출력단부를 갖는 게이트회로와, 그리고 게이트회로의 제 2 출력단부의 신호변동에 반응하여 게이트회로의 출력신호를 래칭시키고 또한 래칭후 예정된 시간후 상기 래칭을 리세팅시키기 위한 펄스폭 고정회로를 포함하는 반도체회로를 제공한다.

본 발명의 상술한 목적 및 특징들은 이하도면을 참조하여 설명되는 실시예로부터 명백히 이해될 것이다. 우선, 제1도를 참조하여 종래기술을 설명한다.

제1도는 종래의 반도체 메모리칩의 개략적인 평면도이다. 제1도에서, 종래의 반도체 메모리칩 CP는 메모리셀어레이 MCA, 다수의 어드레스 인버어터들 AI₀, AI₁,…AI_n, 그리고 클록신호 발생회로 CG를 갖는다. 각각의 어드레스 인버터들 AI₀, AI₁,… 및 AI_n은 어드레스 버퍼회로 ADB₁와 펄스발생회로 PG₁을 구성한다. 여기서 i=0, 1,…, 또는 n이다. 어드레스 버퍼회로 ADB₁는 어드레스신호 A₁를 수신하여 파정형 어드레스신호를 제공한다. 펄스발생회로 PG₁는 어드레스신호 A₁내의 변동에 반응하여 펄스를 발생시킨다. 펄스발생회로 PG₀, PG₁…, 및 PG_n의 출력들은 도전라인들 l₀, l₁,…, 및 l_n을 통하여 클록신호 발생회로 CG의 입력들에 연결된다.

도전라인들 l₀, l₁,…, 및 l_n의 길이가 서로 다르기 때문에 펄스발생회로들 PG₀, PG₁,… 및 PG_n으로부터 신호들을 클록신호 발생회로 CG로 전송시키는데 필요한 시간들이 서로 약간 다르다. 이 때문에 전술한 바와 같이 클록신호 발생회로로부터 출력된 클록신호들의 타이밍들이 상이하게 발생되는 문제점을 야기시킨다.

제2도는 본 발명의 실시예에 의한 반도체회로의 회로도이다. 제2도에서 A₀, A₁, A₂…는 스태틱 메모리를 억세싱하기 위한 어드레스의 비트들이며, PG₀, PG₁, PG₂는 어드레스의 각 비트들 A₀, A₁,…을 수신하기 위한 어드레스 인버어터들 A₀, A₁,…(제1도)에 제공된 펄스발생회로들이다. 각 펄스발생회로 PG₁(i=0, 1, 2,…)는 대응비트가 고레벨(H)로부터 저레벨(L)로 또는 L로부터 H로 변동할 때 저레벨의 비교적 무한폭을 갖는 펄스를 출력시킨다. PG_n은 칩선택신호

가 H레벨로부터 L레벨로 전환할 때 펄스를 출력시키는 펄스발생회로이다.

펄스발생회로들 PG₀, PG₁, PG₂,… 및 PG_n의 출력들은 트랜지스터들 Q₁₁및 Q₂₁,Q₁₂및 Q₂₂, Q₁₃및 Q₂₃, …Q_1n및 Q_2n각각의 게이트전극 쌍들에 연결된다. 트랜지스터들 Q11 Q₂₁,Q₁₂및 Q₂₂, Q₁₃및 Q₂₃, …Q_1n및 Q_2n의 쌍들 각각은 콤프리 멘타리 금속산화 반도체(CMOS) 인버어터 게이트를 형성한다. 이 CMOS 인버어터 게이트들은 적어도 하나의 입력신호들의 L레벨에 관하여 OR 게이트로서 작용하는 NAND 게이트의 클록신호 발생회로 CG를 구성한다. 즉, 적어도 하나의 펄스발생회로들 PG₀, PG₁,…, 및 PG_n이 L레벨의 펄스를 발생시킬 때, 클록신호 발생회로 CG는 그의 출력 T₁에서 H레벨을 출력시킨다. 클록신호 발생회로 CG가 NAND 게이트이기 때문에 모든 입력들이 H레벨일 때 출력단부 T₁의 레벨은 L이 된다. 만일, 적어도 하나의 입력이 L일 경우, 출력단부 T₁의 레벨은 H가 된다. 전원 V_cc에 연결되는 트랜지스터들 Q₁₁, Q₁₂,… 및 Q_1nP-채널 금속산화 반도체(MOS) 트랜지스터들로서 그의 소오스들은 도면에서 작은 원들로 표시하며 또한 작은 원들이 없는 트랜지스터들 Q₂₁, Q₂₂,… 및 Q_2n은 N-채널 MOS 트랜지스터들이다. N-채널 MOS 트랜지스터들 Q₂₁, Q₂₂,… 및 Q_2n은 직렬로 연결된다. 펄스발생회로들 PG₀, PG₁, PG₂,… 및 PG_n로서 동일한 수의 P-채널과 N-채널 MOS 트랜지스터쌍들 Q₁₁ 및 Q₂₁, Q₁₂및 Q₂₂,…, Q_1n 및 Q_2n이 있다.

출력단부 T₁에는 P-채널 MOS 트랜지스터 Q₃및 Q₅와 N-채널 MOS 트랜지스터들 Q₄및 Q₆로 구성된 두개의 CMOS 인버어터 게이트들이 연결된다. 이데 의해 트랜지스터 Q5, Q6로 구성되는 CMOS 인버어터의 노드 T₂는 클록신호 발생회로 CG의 출력단부가 된다. 종래의 회로에서는 펄스발생회로들 PG₀, PG₁,… 및 PG_n과 클록신호 발생회로들 CG만이 제공되어 있으므로, 그에 의해 어드레스 비트 A₀, A₁,…이 변동할 때 또는 칩선택신호

가 강하할 때는 언제나 출력단부 T₂로부터 클록신호가 발생된다. 그러나, 전술한 바와 같이 종래의 클록신호 발생회로에 의해 발생되는 클록신호의 펄스폭, 특히 종료시간(여기서는 상승시간)은 항상 일정하지 않다는 문제점이 있다.

펄스발생회로들 PG₁, PG₂,…의 클록신호들의 발생타이밍들(여기서, 하강타이밍들)은 비교적 일정하다. 그러나 종료타이밍(여기서 상승타이밍)시에 불안정이 발생한다. 이러한 불안정들 때문에 출력 클록신호의 펄스폭이 항상 일정하지 않았다.

본 발명에서, 클록신호 발생회로 CG는 출력 펄스폭을 일정하게 해주기 위한 펄스폭 제어회로 WC를 구비하고 있다. 펄스폭 제어회로 WC는 제2도에 보인 바와 같이 전원 V_cc와 NAND 게이트의 출력단부 T₁사이에 직렬로 연결된 P-채널 MOS 트랜지스터들 Q₇및 Q₈와 트랜지스터 Q_2n의 소오스와 접지전원 V_ss간에 병렬로 연결된 N-채널 MOS 트랜지스터들 Q₉및 Q₁₀으로 구성된 래치 및 리세트회로와, P-채널 MOS 트랜지스터 Q₃₁및 Q₃₃, N-채널 MOS 트랜지스터들 Q₃₂및Q₃₄, 저항 R 그리고 RC 지연회로를 형성하는 MOS 캐패시터 C로 구성된 제어회로 CNT로 구성되어 있다.

제3도는 제2도에 보인 회로에 내포된 클록신호 발생회로 CG와 펄스폭 제어회로 WC의 회로도이다.

제3도를 참조하면, P-채널 MOS 트랜지스터들 Q₇및 Q₈와 N-채널 MOS 트랜지스터들 Q₉및 Q₁₀으로 형성된 래치 및 리세트회로에서 트랜지스터 Q₇의 게이트는 트랜지스터들 Q₃및Q₄에 의해 형성된 인버어터의 출력단부에 연결되며 트랜지스터Q₈의 게이트는 제어회로 CNT의 출력단부에 연결되며, 트랜지스터 Q₉의 게이트는 트랜지스터 Q₃및 Q₄에 의해 형성된 CMOS 인버어터의 출력단부에 연결되며, 그리고 트랜지스터 Q₁₀의 게이트는 제어회로 CNT의 출력단부에 연결된다. 제어회로 CNT에서, 트랜지스터들 Q₃₃및 Q₃₄는 하나의 CMOS 인버어터를 형성하며, 트랜지스터 Q₃₁및 Q₃₂는 다른 인버어터를 형성한다. 트랜지스터들 Q₃₃및 Q₃₄의 게이트들은 제어회로 CNT의 입력단부로서 작용하며, 또한 NAND 게이트의 출력단부 T₁에 연결된다. 트랜지스터들 Q₃₃및 Q₃₄에 의해 형성된 CMOS 인버어터의 출력은 트랜지스터들 Q₃₁과 Q₃₂의 게이트들에 연결된다. 트랜지스터들 Q₃₄의 소오스는 저항 R을 통하여 접지전원 V_SS에 연결된다. 트랜지스터 Q₃₃및 Q₃₄에 의해 형성된 CMOS 인버어터의 출력과 접지전원 V_SS사이에는 MOS 캐패시터 C가 연결된다. 트랜지스터들 Q₃₁및 Q₃₂에 의해 형성된 CMOS 인버어터의 출력은 제어회로 CNT의 출력으로서 작용한다.

제4a 내지 4f도는 제3도에 보인 회로의 각 부분들이 전위변동들을 나타낸다. 4a-4f도에서,

₀및

₁은 펄스발생회로들 PG₀및 PG₁에 의해 발생되는 펄스들을 나타내며, ①,②,③ 및 ④는 제3도에 보인 회로에서 노드들 ①,②,③ 및 ④의 전위변동들을 나타낸다.

제3도에 보인 회로의 동작을 제4a 내지 4f도를 참조하여 설명한다. 어드레스 비트 또는 칩선택비트

에서 아무런 변동이 발생하지 않은 상태에서, 모든 펄스발생회로들 PG₀,PG₁,… 및 PG_n의 출력신호들

₀,

₁,…은 H레벨에 있으며, 그에 의해 제 3도 및 제4c도에 보인 바와 같이 노드 T₁이 L이 되고, 트랜지스터들 Q₃및 Q₄에 의해 형성된 인버어터의 출력 ②는 제4d도에 보인 바와 같이 H가 되며, 따라서 트랜지스터 Q₇은 오프되는 한편, 트랜지스터 Q₉은 온되며, 트랜지스터들 Q₃₃및 Q₃₄에 의해 형성된 CMOS 인버어터의 출력③이 제4e도에 보인 바와 같이 H가 되어, 캐패시터 C는 V_cc로 충전되며, 트랜지스터들 Q₃₁및 Q₃₂에 의해 형성된 인버어터의 출력④는 제4f도에 보인 바와 같이 L이 되며, 따라서 트랜지스터 Q₈은 온이되고, 트랜지스터 Q₁₀은 오프된다. 트랜지스터들 Q₇및 Q₈에서 트랜지스터 Q₇은 오프이기때문에 노드 T₁은 V_cc까지 올라가지 못한다. 또한, 트랜지스터들 Q₉및 Q₁₀에서 트랜지스터 Q₉은 온이기 때문에, NAND 게이트내에 직렬로 연결된 트랜지스터들 Q₂₁, Q₂₂, …Q_2n은 트랜지스터 Q₉을 통하여 접지전원 V_ss에 연결된다.

이 상태에서, 어드레스 비트들 중 하나 예를 들어 A₁이 제4b도에 보인 바와 같이 변동되어 펄스 ø₁이 H로부터 L로 떨어지면 NAND 게이트는 노드 T₁이 제4c도에 보인 바와 같이 H가 H를 발생시키며, 또한 트랜지스터들 Q₃와 Q₄에 의해 형성된 이버어터의 출력 ②가 L이 된다. 그러므로, P-채널 트랜지스터 Q₇은 노드 T₁이 트랜지스터들 Q₇및 Q₈에의해 V_CC까지 올라가도록 ON되며, 트랜지스터 Q₉은 트랜지스터 Q_2n의 소오스가 V_ss로 내려가지 못하도록 오프된다. 따라서, 클록신호 발생회로 CG의 노드 ②는 L에 래치되므로, 따라서 출력단부 T₂는 H에 래치된다. 이 상태에서 또한 트랜지스터 Q₃₃과 Q₃₄에 의해 형성된 인버터의 출력 ③은 점진적으로 L로 감소하며, 또한 트랜지스터들 Q₃₁과 Q₃₂에 의해 형성된 인버어터의 출력 ④는 노드 ③에서의 레벨이 P-채널 트랜지스터 Q₃₁의 임계전압 이하가 될때 시간 t₂에서 H가 된다. 저항 R과 캐패시터 C에 의해 형성된 RC 지연회로가 삽입되기 때문에 노드 ④에서의 레벨의 변동은 시간지연 td를 포함한다. 트랜지스터들 Q₃₁및 Q₃₂에 의해 형성된 인버어터의 출력 ④가 이러한 지연후 H가 될때 P-채널 트랜지스터 Q₈는 노드 T₁의 상술한 올림이 정지되도록 즉, 래치가 풀어지도록 시간 t₃에서 오프되며 N-채널 트랜지스터 Q₁₀은 직렬로 연결된 트랜지스터들 Q₂₁, Q₂₂,… 및 Q_2n이 트랜지스터 Q₁₀을 통하여 V_ss에 연결되도록 노드 ④에서 H레벨에 응답하여 온된다. 따라서, 펄스발생회로들로부터 펄스들이 나타나지 않는 한 즉, 펄스발생회로들 PG₀, PG₁,… 및 PG_n으로부터 출력된 모든 출력신호들

₀

_{1 1 ss 3}로 CG의 출력 클록폭은 RC 시정수에 의해 결정된 정수값이 된다. 제4b도에서 화살표들로 나타낸 바와 같이 펄스의 리세트타이밍들내에 차가 있을 때조차 노드 ②에서 출력 클록펄스는 정수 펄스폭 T를 갖는다.

펄스발생회로들 PG₀, PG₁,… 및 PG_n으로부터 약간씩 상이한 타이밍들에서 출력되는 2개 이상의 펄스들이 발생할 가능성이 있다. 예를 들면, 제4a도 및 제4b도는 펄스발생회로들 PG₀및 PG₁으로부터 상이한 타이밍들 PG₀및 PG₁으로부터 상이한 타이밍들 t₁및 t₄에서 발생되는 두개의 펄스들

₀및

₁을 나타낸다. 이 경우에 노드 ②에서의 펄스의 펄스폭은 길어지며, 최대로 노드 ②에서의 펄스는 시간 t₅에서 종료한다. 시간 t₄와 t₅간의 시간 간격은 RC 지연회로에 의해 결정된 시간 T와 동일하다. 노드 ②에서 펄스는 만일 캐패시터 C가 시간 t₄에서 완전히 충전되지 못할 경우 시간 t₅전에 종료될 수 있다.

제5도는 회로 PG_n를 제외하고 펄스발생회로들 PG₀, PG₁,… 중 하나의 일예를 나타낸다. 제5도에서, AP는 어드레스 비트들 A₀, A₁, A₂,…들 중 하나가 공급되는 입력 패드이며, Q₄₁, Q₄₃, Q₄₅, Q₄₇, Q₄₉, Q₅₁, Q₅₃, Q₅₅, Q₅₇, Q₅₉는 P-채널 MOS 트랜지스터들이며, 또한 Q₄₂, Q₄₄, Q₄₆, Q₄₈, Q₅₀, Q₅₂, Q₅₄, Q₅₆, Q₅₈및 Q₆₀은 N-채널 MOS 트랜지스터들이다. 트랜지스터쌍들 Q₄₁,과 Q₄₂, Q₄₃과 Q₄₄, Q₅₃과 Q₅₄그리고 Q₅₅와 Q₅₆은 제각기 CMOS 인버어터들을 구성한다. 트랜지스터들의 구룹들 Q₄₅, Q₄₆, Q₄₇과 Q₄₈, Q₄₉, Q₅₀, Q₅₁및 Q₅₂그리고 Q₅₇, Q₅₈, Q₅₉및 Q₆₀은 제각기 CMOS NAND 게이트들을 구성한다.

트랜지스터들 Q₄₆,,Q₄₈,Q₅₈및Q₆₀의 상호 콘덕턴스들 gm은 비교적 작게 만든다. 그와 반대로 트랜지스터들 Q₅₀및 Q₅₂의 상호 콘덕턴스들 gm은 비교적 크다. 트랜지스터들 Q₅₀과 Q₅₂의 상호 콘덕턴스는 비교적 크기때문에 노드 T₃에서의 출력펄스

는 입력패드 AP에 공급되는 어드레스 비트의 변동에 반응하여 신속히 강하한다. 또한, 트랜지스터들 Q₄₆,Q₄₈,Q₅₈, 및 Q₆₀의 상호 콘덕턴스 gm은 비교적 작기때문에 노드 N₃에서 출력펄스

는 입력패드 AP에 공급되는 어드레스 비트의 변동으로부터 예정된 시간 더 늦게 상승한다.

좀더 상세히는 예를 들어 입력패드 AP에서의 전위가 H에 있을때 노드 N₁은 L이고, 노드 N₂은 H이며, 트랜지스터 Q₄₆은 온, 노드 N₄는 H, 노드N₅는 L, 노드 N₆는 H,트랜지스터 Q₄₈은 온이되므로 노드 N₃는 L이고 출력단부 T₃는 H이다. 이 상태에서, 노드 N₄은 H, 노드 N₅는 L 그리고 노드 N₆는 H 그리고 트랜지스터Q₅₂는 온이다. 이 상태로부터 입력패드 AP에 공급된 어드레스 비트가 L로 될때 노드 N₁은 H, 노드N₂는 L, 노드 N₃는 H가 되고 트랜지스터Q₅₀은 온된다. 그의 큰 gm때문에 출력단부 T₃는 L레벨로 바뀐다. 또한, 노드 N₄는 L로 되고 노드 N₅는 H로 된다. 트랜지스터들 Q₅₈과 Q₆₀노드 N₅및 N₃에서 제각기 H레벨들에 반응하여 온으로 된다. 그러나, 트랜지스터들 Q₅₈및 Q₆₀의 상호 콘덕턴스는 아주 작기때문에 노드 N₆는 점차로 L뢰 된다. 그러므로, 트랜지스터 Q₅₀의 신속한 동작에 반응하여, 출력단부 T₃는 공급된 어드레스 비트의 강하게 반응하여 L레벨로 신속히 바뀐다. 트랜지스터들 Q₅₈과 Q₆₀이 온될때 노드 N₆는 트랜지스터 Q₅₂가 오프되도록 점진적으로 L레벨로 바뀐다. 따라서, 어드레스 비트의 강하로부터 예정된 시간뒤 출력단부 T₃는 H레벨로 다시 상승한다. 펄스발생회로 PG의 출력단부 T₃에서 얻어진 펄스의 펄스폭은 트랜지스터들 Q₅₀, Q₅₂, Q₅₈, 및 Q₆₀의 상호 콘덕턴스 gm의 값들에 의해 결정된다. 마찬가지로, 입력패드 AP에서 전위가 L로부터 H로 바뀔때 트랜지스터들 Q_50,Q₅₂와 Q_46,Q₄₈상호 콘덕턴스 gm의 차에 대응하는 펄스폭을 갖는 펄스가 출력단부 T₃에서 출력된다.

트랜지스터들의 상호 콘덕턴스 gm이 제조공정시에 정확히 결정될 수 없기때문에 출력단부 T₃에서 펄스의 펄스폭은 상승시간이 무한정이기 때문에 비교적 무한정이다. 그러므로, 제4b도에서 화살표로 보인 바와같이 펄스의 단부는 무한정이다. 이것이 제 2도에 보인 바와 같이 회로 WC를 포함하는 펄스발생회로 CG가 필요한 이유이다. 제 2도에 보인 회로에 의해 일정한 펄스폭이 펄스발생회로들 PG₀, PG₁,... 및 PG_n으로 부터 공급된 펄스폭들과 무관하게 얻어질 수 있다.

제6도는 제2도에 보인 펄스발생회로 PG_n의 일예를 나타내는 회로도이다. 제 6도에서, 회로 PG_n은 각각 CMOS 인버어터들을 구성하는 P-채널 및 N-채널 트랜지스터들 Q₆₁및 Q₆₂, Q₆₃및 Q₆₄, Q₆₅및 Q₆₆그리고 Q₇₁및 Q₇₂의 쌍들을 포함한다. Q₆₉는 P-채널 트랜지스터이고, Q₇₀과 Q₇₃은 N-채널 트랜지스터들이다. Q₆₇, Q₆₈, Q₆₉및 Q₇₀은 CMOS NAND 게이트를 구성한다. 이 회로 PG_n은 또한 칩선택신호

의 H로 부터 L로의 변동에 반응하여 출력단부 T₄에서 펄스를 발생시킨다.

펄스발생회로들 PG₀,PG_1,...및 PG_n은 어드레스 비트들 A₀,A₁,A_2...또는 칩선택신호

를 반전시키기위한 것들로 국한되지 않는다. 예를 들어 스태틱 랜돔 억세스 메모리(RAM)가 어드레스 변동후 예정된 시간후 선택된 워드라인은 전력을 절약하도록 비선택상태(L레벨)로 바뀐다는 것은 공지되어 있다. 이 경우에, 기입지령이 내려지면 상술한 선택된 워드라인은 필요한 시간동안 H레벨에 세트되어야만 한다. 이렇게 하기 위해 펄스발생회로는 기입가능신호

에 반응하는 펄스를 발생시켜야만 한다.

클록신호 발생회로 CG는 제 2도에 보인 회로에만 국한되지 않는다. 본 발명의 범위내에서 각종 변형이 가능하다. 예를 들어, 클록신호 발생회로내의 CMOS 인버어터들의 수는 소망하는 출력에 의해 임의로 선택될 수 있다. 만일 H레벨의 펄스가 필요한 경우, 추가 인버어터가 추가될 수도 있다. 만일, 클록신호가 입력신호의 L로 부터 H로의 변동에 반응하여 발생되어야만 할 경우 이것은 또한 제 2도에 보인 회로를 근거하여 실시하는 것이 기술상 숙련된 자득에게는 가능하다. 또한 트랜지스터들 Q₃₃과 Q₃₄의 게이트들에 노드 T₁을 연결하는 대신에 트랜지스터들 Q₃과 Q₄에 의해 형성된 인버어터의 출력을 추가 CMOS 인버어터를 통하여 트랜지스터들 Q₃₃과 Q₃₄의 게이트들에 연결하거나 또는 출력단부 T₂를 트랜지스터들 Q₃₃과 Q₃₄의 게이트들에 게이트들에 연결할 수도 있다. 또한, 출력단부 T₂대신에 트랜지스터들 Q₃와 Q₄에 의해 형성된 CMOS 인버어터의 출력을 클록신호 발생회로 CG의 출력단부로서 사용할 수도 있다.

전술한 설명으로부터 본 발명에 의하면, 펄스폭들에 무관한 일정한 펄스폭을 갖는 클록신호가 발생될 수 있어 스태틱 메모리에서 효과적으로 사용될 수 있음을 명백히 알 수 있다.

Claims (8)

1. 반대극성의 제 1 및 제 2 전원단자(V_cc,V_ss)에 동작가능하게 연결되는 반도체회로에 있어서, 상기제1 및 제 2전원단자에 동작가능하게 연결되며, 입력신호(A₀~A_n,

   

   )의 변동에 응답하여 펄스를 발생시키는 제 1 출력단부를 갖는 적어도 하나의 펄스발행회로 (PG₀, PG₁,...)와 상기 제 1 및 제 2전원단자에 동작가능하게 연결하며, 상기 입력신호가 변동할때, 출력신호를 변동시키기 위해 상기 제 1출력단부에 동작가능하게 연결되는 입력단부와 제2출력단부(T₁)를 갖는 클록신호 발생회로(CG)와 상기 제 2출력단부(T₁)와 상기 제1 및 제2전원단자에 동작가능하게 연결되며, 제3출력단부를 갖는 인버터(Q₃, Q₄)와, 그리고 상기 제1 및 제2 전원단자와 상기 클록신호 발생회로의 상기 제2출력단부에 동작가능하게 연결되며, 상기 클록신호발생회로의 상기 제2 출력단부의 신호변동에 응답하여 상기 클록신호 발생회로의 출력신호를 래칭시키고, 또한 상기 래칭뒤 소정시간 후에 출력신호를 리세트시키기 위한 펄스폭 제어회로(WC)를 포함하며, 상기 펄스폭 제어회로(WC)는 상기 제1 전원단자와 상기 클록신호 발생회로의 상기 제2 출력단부간에 직렬로 연결되며, 상기 제2출력단부의 신호변동을 래칭시키기 위해 상기 제3 출력단부에 동작가능하게 연결되는 제1 및 제2 트랜지스터들로 구성되는 래치수단(Q₇, Q₈)과 상기 제2 트랜지시트(Q₈)의 게이트전극에 동작가능하게 연결되며, 상기 래칭후 소정시간 지연뒤 상기 래칭을 리세트하기 위한 리세트수단(Q₉, Q₁₀)과, 그리고 상기 제1 및 제2 전원단자에 동작가능하게 연결되며, 상기 리세트수단에 연결되는 출력단부와 상기 제2 출력단부(T₁)에 연결되는 입력단부를 가지며, 상기 리세트수단을 제어하도록 상기 입력단부의 신호변동을 소정시간 지연시켜서 상기 출력단부로 전송시키기 위한 지연회로를 포함하는 제어회로(CNT)를 포함하는 것이 특징인 일정 펄스폭의 펄스발생용 반도체회로.
2. 제 1항에 있어서, 상기 펄스발생회로(PG₀, PG₂...)는 메모리장치를 억세스하기 위한 어드레스신호(A₀~A_n)를 수신하도록 동작가능하게 연결되는 것이 특징인 일정 펄스폭의 펄스발생용 반도체회로.
3. 제1항에 있어서, 상기 펄스발생회로(PG₀, PG₂...)는 메모리장치의 메모리칩을 선택하기 위한 칩선택신호(

   

   )를 수신하도록 동작가능하게 연결되는 것이 특징인 일정 펄스폭의 펄스발생용 반도체회로.
4. 제1항에 있어서, 기입동작을 수행하기 위해 상기 전원단자와 상기 클록신호 발생회로(CG)에 동작가능하게 연결되는 메모리장치를 더 포함하며, 또한 상기 펄스발생회로(PG₀, PG₂...)는 상기 메모리장치의 기입동작을 가능하게 하기 위해 기입가능신호를 수신하도록 동작가능하게 연결되는 것이 특징인 일정 펄스폭의 펄스발생용 반도체회로.
5. 제 1항에 있어서, 상기 펄스폭 제어회로(WC)는 일정 펄스폭을 갖는 펄스를 발생시키는 것이 특징인 일정 펄스폭의 펄스발생용 반도체회로.
6. 제 1항에 있어서, 상기 리세트수단(Q₉, Q₁₀)은 상기 인버터의 상기 제 3출력단부에 연결되는 게이트전극을 갖는 제 3트랜지스터(Q₉)와, 상기 제어회로의 상기 출력단부에 연결되는 게이트전극을 갖는 제 4트랜지스터(Q₁₀)로 구성되며 상기 제 3및 제 4 트랜지스터들은 상기 클록신호 발생회로(CG)와 상기 제 2 전원단자(V_ss)간에 병렬로 연결되는 것이 특징인 일정 펄스폭의 펄스발생용 반도체회로.
7. 제1항에 있어서, 상기 제어회로(CNT)는 상기 제1전원단자에 동작가능하게 연결되며, 상기 클록신호 발생회로(CG)의 상기 제2출력단부에 연결되는 입력단부를 가지며 또한 제4출력단부를 갖는 제1인버터(Q₃₃, Q₃₄)와 상기 제1 및 제2전원단자에 동작가능하게 연결되며, 상기 제1인버터의 제4출력단부에 연결되는 입력단부와 상기 제2(Q₈) 및 제4트랜지스터(Q₁₀)의 게이트전극들에 연결되는 출력단부를 갖는 제2인버터(Q₃₁, Q₃₂)와 상기 제1인버터와, 제2전원단자간에 연결되는 레지스터(R)와 그리고 상기 제1인버터의 제4출력단부와 제2전원단자간에 연결되는 캐패시터(C)를 포함하며 상기 레지스터(R)와 상기 캐패시터(C)는 상기 지연회로를 형성하는 것이 특징인 일정 펄스폭의 펄스발생용 반도체회로.
8. 전원(V_cc, V_ss)에 동작가능하게 연결되는 반도체회로에 있어서, 상기 전원에 동작가능하게 연결되며, 입력신호의 변동에 응답하여 펄스를 발생시키기 위한 제1출력단부를 갖는 적어도 하나의 펄스발생회로(PG₀, PG₁…)와 상기 전원에 동작가능하게 연결되며, 입력신호가 변동할 때 출력신호를 변동시키기 위해 상기 제1출력단부에 동작가능하게 연결되는 입력단부와 제2출력단부를 갖는 클록신호 발생회로(CG)와 그리고 상기 전원과 상기 클록신호 발생회로의 상기 제2출력단부에 동작가능하게 연결되며, 상기 클록신호 발생회로의 상기 제2출력단부의 신호변동에 응답하여 상기 클록신호 발생회로의 출력신호를 래칭시키고 또한 상기 래칭뒤 소정시간 후에 출력신호를 리세트시키기 위한 펄스폭 제어회로(WC)를 포함하며, 상기 펄스폭 제어회로(WC)는 상기 출력단부의 신호변동을 래칭하기 위한 래칭수단과 상기 전원에 동작가능하게 연결되며, 상기 리세트수단에 연결되는 리세트 출력단부와 상기 클록신호 발생회로의 제2출력단부에 연결되는 입력단부를 가지며, 상기 리세트수단을 제어하도록 상기 제어회로의 상기 입력단부의 신호변동을 소정시간 지연시켜서 상기 리세트 출력단부로 전송시키기 위한 지연회로를 포함하는 제어회로(CNT)와 상기 전원과 상기 클록신호 발생회로간에 병렬로 연결되는 제1 및 제2트랜지스터들(Q₇, Q₈)을 포함하며, 상기 제1트랜지스터(Q₇)는 상기 제2출력단부에 동작가능하게 연결되는 제어단자를 가지며, 상기 제2트랜지스터(Q₈)는 상기 제어회로의 상기 리세트 출력단부에 동작가능하게 연결되는 제어단자를 갖는 것이 특징인 일정 펄스폭의 펄스발생용 반도체회로.

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