JPH11112304A

JPH11112304A - パルス幅制御論理回路

Info

Publication number: JPH11112304A
Application number: JP9274796A
Authority: JP
Inventors: Masayoshi Morita; 賢義森田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-07
Filing date: 1997-10-07
Publication date: 1999-04-23
Also published as: US6051988A

Abstract

(57)【要約】【課題】入力部のしきい値が電源電圧に依存する論理回
路(C-MOS) を用い、電源電圧を制御することによりパル
ス幅を制御し、マーク率が特定のパルス信号とする。【解決手段】入力信号は、入力端ＩＮに印加され、積分
回路１で積分され、入力部のしきい値が電源電圧に依存
する論理回路要素であるＣーＭＯＳ、ＡＧＣ回路５を経
由して、出力パルス信号を出力端ＯＵＴから得る。平均
値検出部２は、入力信号の平均値を検出し、平均値変換
部３により電源電圧VCC を制御する。パルスは、パルス
幅が狭まるとその平均値は下がり、パルス幅が広がると
その平均値は上がる。そこで、ＣーＭＯＳの入力部のし
きい値が、電源電圧Ｖ_CLの１／２であることから、入力
パルス信号の平均値で電源電圧VCC を制御し、しきい値
を下げ又は上げて、パルス幅を広げ又は狭め、所望のパ
ルス幅の出力信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス幅制御論理
回路に関し、特に自動的にパルス幅の制御を行う論理回
路に関する。

【０００２】

【従来の技術】従来より、ダイヤルパルスのパルス幅を
自動的に制御する回路として、特開昭５３−６０５５０
号の回路が知られている。この回路は、二入力比較器、
積分回路及び電圧平均化回路より構成され、入力端子に
印加されたダイヤルパルスは、積分器を介して一方の比
較器の入力端子に印加され、他方の比較器の入力端子に
は、入力パルス信号の電圧の平均値を取り出す電圧平均
化回路の出力が印加されている。

【０００３】積分器は抵抗と容量よりなり、抵抗の両端
には、二つの短絡回路が並列に接続され、入力パルス信
号を瞬時に充電又は放電を行う。各短絡回路は、ダイオ
ードとトランジスタとを有し、該トランジスタの各ベー
スには上記比較器の出力が印加され、比較器の出力によ
り該トランジスタは、オン・オフが制御される。入力パ
ルス信号に応じて、充電と放電が所定のパルス幅となる
ように制御され、その結果、規定外の入力パルス信号が
所定のパルス幅に変換されて出力される。

【０００４】ところで、この従来の回路では、二入力の
比較器、充電用回路、及び放電用回路を必要とし、従来
の回路で用いるアナログ回路はデジタル回路と比して回
路が大きく、高価であるという問題があった。

【０００５】

【発明が解決しようとする課題】本発明は、二入力の比
較器、充電用回路及び放電用回路を用いることなく、デ
ジタル回路で構成でき、小さく、安価でかつ確実に、入
力パルス信号のパルス幅を制御し、マーク率（デューテ
ィ比）が特定のパルス信号とするパルス幅制御論理回路
を提供することを目的とする。

【０００６】

【課題を解決するための手段】入力部のしきい値電圧が
電源電圧に依存する、例えば、ＴＴＬ、ＣーＭＯＳＬＯ
ＧＩＣのような論理素子（例えば、インバータ）は、従
来より周知であるが、電源電圧の許容変動幅が、４．５
〜６Ｖと狭く、電源電圧を制御することは困難であっ
た。ところで、この電源電圧の許容変動幅が、２ボルト
から１０ボルトのように従来に比して、大きなものが得
られるようになった。そこで、本発明においては、入力
部のしきい値電圧が電源電圧に依存する論理素子の電源
電圧を制御することにより、二入力の比較器を用いるこ
となく、上記論理素子の特性を利用したデジタル回路に
よりパルス幅の制御を行い、上記目的を達成した。

【０００７】入力パルス信号のパルス幅が、正規の状態
からずれる（例えば、マーク率が５０％から４０％又は
６０％へと変動する）と、その入力パルス信号の平均値
電圧が、そのずれに応じて変化する（例えば、マーク率
が４０％となるとその平均電圧は下がり、マーク率が５
０％となるとその平均電圧は上がる）。そこで、入力パ
ルス信号を積分回路等によってＬレベルになるに従いパ
ルス幅が広がるパルス（すそ広がりのパルス）に変換
し、さらにこの変換された信号を上記入力部のしきい値
が電源電圧に依存する論理回路要素（例えば、Ｃ−ＭＯ
Ｓインバータ）に印加する。この論理回路は、例えば、
インバータであれば、入力パルス信号を反転して出力す
るが、その反転するかしないかの、しきい値を有してお
り、このしきい値が、その論理素子の電源電圧（実際
は、電源電圧の半分の値がその論理素子のしきい値であ
る）に依存する。そこで、先程のすそ広がりの入力パル
ス信号が印加された論理素子のしきい値を制御すること
によって、パルス幅を制御することができる。本発明
は、入力パルス信号の平均値に応じて、上記論理素子の
電源電圧を制御することにより、その入力部のしきい値
を制御し、結果として、所望のパルス幅のパルスに変更
するとができる。

【０００８】また、直流を遮断したパルスの場合、パル
ス幅の大きさと、パルスの正又は負のピーク値とが関係
することから、上記パルスの平均値の代わりにこのパル
スのピーク値を用いても同様に、パルス幅の制御が可能
である。請求項１に記載の発明は、パルス幅制御部、積
分回路、平均値検出部及び平均値変換部とから構成され
たパルス幅制御論理回路において、上記パルス幅制御部
は、入力部のしきい値が電源電圧に依存する論理回路要
素（例、ＣーＭＯＳＬＯＧＩＣ）を有し、上記平均値
変換部は、上記平均値検出部の出力信号を該平均値検出
部の出力値に応じてパルス幅制御部を制御する制御信号
に変換し、入力パルス信号は、上記積分回路及び上記平
均値検出部に印加され、該平均値検出部の出力は上記平
均値変換部に印加され、該平均値変換部の出力信号が上
記パルス幅制御部に印加されて、上記論理回路要素に印
加される電源電圧を制御し、上記論理回路要素は、上記
積分回路の出力を、上記制御された電源電圧に応じたパ
ルス幅のパルス信号に変換すること特徴とする。論理素
子自体のしきい値を利用していること、論理回路で基本
的に構成されていることから、二入力の比較器、充電用
回路、及び放電用回路を用いることなく、小さい回路部
品で、安価でかつ確実に、入力パルス信号のパルス幅を
制御し、例えば、マーク率５０％であるべきＣＭＩ、Ｎ
ＲＺ等の信号のパルス幅が歪んでも、マーク率５０％の
正規のパルス幅とすることができる。

【０００９】請求項２に記載の発明は、パルス幅制御
部、積分回路、平均値検出部及び平均値変換部とから構
成されたパルス幅制御論理回路において、上記パルス幅
制御部は、入力部のしきい値が電源電圧に依存する論理
回路要素を有し、上記平均値変換部は、上記平均値検出
部の出力信号を該平均値検出部の出力値に応じてパルス
幅制御部を制御する制御信号に変換し、入力パルス信号
は、上記積分回路に印加され、上記パルス幅制御部から
出力された信号は、上記平均値検出部に印加され、該平
均値検出部の出力は平均値変換部に印加され、該平均値
変換部の出力が上記パルス幅制御部に印加されて、上記
論理回路要素に印加される電源電圧を制御し、上記論理
回路要素は、上記積分回路の出力を、上記制御された電
源電圧に応じたパルス幅のパルス信号に変換すること特
徴とする。これにより、さらに、例えば、平均値検出部
の検出をパルス回路の最終段において行うことにより、
それ以前の段におけるパルス幅の歪みに対して、パルス
幅の補正をすることができる。

【００１０】請求項３に記載の発明は、請求項１又は２
記載のパルス幅制御論理回路において、上記平均値検出
部の前段に低域通過フィルタを設けたことを特徴とす
る。これにより、ピーキングの影響を除いて、平均値の
検出をすることができる。請求項４に記載の発明は、請
求項１ないし３のいずれか一項記載のパルス幅制御論理
回路において、上記平均値変換部は、演算増幅器を有
し、該演算増幅器の一方の入力側に平均値検出部の出力
を印加し、該演算増幅器の他方の入力側に参照電位を接
続し、該参照電位は、入力パルが理想パルスであるとき
の平均値検出部の出力値であることを特徴とする。この
演算増幅器の増幅度を決定する抵抗を調整することによ
り、パルス幅制御を高精度に行うことができる。

【００１１】請求項５に記載の発明は、請求項１ないし
４のいずれか一項記載のパルス幅制御論理回路におい
て、上記平均値変換部は、アナログ・デジタル変換器、
デジタル処理回路（例えば、８ビットのマイクロコンピ
ュータを含むデジタル処理回路）、デジタル・アナログ
変換器を縦続接続した回路であることを特徴とする。こ
のＣＰＵを含むデジタル処理回路に任意のパルス幅のデ
ータ又は任意の用途のデータを蓄積すること等により、
高精度でかつ柔軟性の高いパルス幅制御を行うことがで
きる。

【００１２】請求項６に記載の発明は、パルス幅制御
部、積分回路、ピーク値検出部、ピーク値変換部及び容
量とから構成され、上記パルス幅制御部は、入力部のし
きい値が電源電圧に依存する論理回路要素を有し、上記
ピーク値変換部は、上記ピーク値検出部の出力信号を該
ピーク値検出部の出力値に応じてパルス幅制御部を制御
する制御信号に変換し、入力パルス信号は、上記積分回
路に印加される一方、上記容量を介して上記ピーク値検
出部に印加され、該ピーク値検出部の出力は上記ピーク
値変換部に印加され、該ピーク値変換部の出力信号が上
記パルス幅制御部に印加されて、上記論理回路要素に印
加される電源電圧を制御し、上記論理回路要素は、上記
積分回路の出力を、上記制御された電源電圧に応じたパ
ルス幅のパルス信号に変換すること特徴とする。これに
より、請求項１又は２と異なる原理でパルス幅の制御を
することができる。

【００１３】請求項７に記載の発明は、電源電圧（Ｖc
c）、パルス幅制御部、積分回路（例えば、ＣＲ積分回
路）、ピーク値検出部及び容量（例えば、ピーク値保持
回路）とを有し、上記パルス幅制御部は、入力部のしき
い値が電源電圧に依存する論理回路要素を有し、上記ピ
ーク値変換部は、上記ピーク値検出部の出力信号を該ピ
ーク値検出部の出力値に応じてパルス幅制御部を制御す
る制御信号に変換し、入力パルス信号（例えばＣＭＩ信
号）は、上記積分回路に印加され、パルス幅制御部から
出力された信号は、上記容量を介して上記ピーク値検出
部に印加され、該ピーク値検出部の出力は上記ピーク値
変換部に印加され、該ピーク値変換部の出力信号が上記
パルス幅制御部に印加されて、上記論理回路要素に印加
される電源電圧を制御し、上記論理回路要素は、上記積
分回路の出力を、上記制御された電源電圧に応じたパル
ス幅のパルス信号に変換すること特徴とする。これによ
り、請求項６に対して、さらに、例えば、平均値検出部
の検出を、この発明の使用される伝送装置等の最終段に
おいて行うことにより、それ以前の段におけるパルス幅
の歪みに対して、パルス幅の補正をすることができる。

【００１４】請求項８に記載の発明は、請求項６又は７
記載のパルス幅制御論理回路において、上記容量の前段
又は後段に低域通過フィルタを設けたことを特徴とす
る。これにより、ピーキングの影響を除いて、平均値の
検出をすることができる。請求項９に記載の発明は、請
求項６ないし８のいずれか一項記載のパルス幅制御論理
回路において、上記ピーク値変換部は、演算増幅器を有
し、該演算増幅器の一方の入力側にピーク値検出部の出
力を印加し、該演算増幅器の他方の入力側に参照電位を
接続し、該参照電位は、入力パルが理想パルスであると
きのピーク値検出部の出力値であることを特徴とする。
これにより、請求項４と同じように、パルス幅制御を高
精度に行うことができる。

【００１５】請求項１０に記載の発明は、請求項６ない
し９のいずれか一項記載のパルス幅制御論理回路におい
て、上記ピーク値変換部は、アナログ・デジタル変換
器、デジタル処理回路、デジタル・アナログ変換器を縦
続接続した回路を用いたことを特徴とする。これによ
り、これにより、請求項５と同じように、高精度でかつ
柔軟性の高いパルス幅制御を行うことができる。

【００１６】請求項１１に記載の発明は、請求項１ない
し１０のいずれか一項記載のパルス幅制御論理回路にお
いて、上記論理回路要素に印加される電源電圧の変動範
囲を限定するために、上記パルス幅制御部の制御をＶCL
ーリミッタ（電源電圧変動範囲制限）回路を介して行う
ことを特徴とする。これにより、論理回路要素の電源電
圧ＶCLの制御を所定の範囲内で行うことができ、この範
囲の上限又は下限越えることが無く、出力信号の断絶
（信号不通）又は過大出力信号となることを防止するこ
とができる。

【００１７】請求項１２に記載の発明は、請求項１ない
し１１のいずれか一項記載のパルス幅制御論理回路にお
いて、上記積分回路の出力振幅を、上記パルス幅制御部
の動作範囲電源電圧に応じて設定することを特徴とす
る。これにより、より簡単な構成で、論理回路要素の電
源電圧ＶCLの制御を所定の範囲内で行うことができ、出
力信号の断絶又は過大出力信号となることを防止するこ
とができる。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は、本発明の第１の構成例
を説明するための図である。本発明の第１の構成例は、
積分回路１、平均値検出部２、平均値変換部３、パルス
幅制御部４及びＡＧＣ回路５より構成されている。入力
パルス信号Ａは、入力端ＩＮに印加され、積分回路１で
積分され、入力部のしきい値が電源電圧に依存する論理
回路要素であるＴＴＬ、ＣーＭＯＳＬＯＧＩＣのよう
なインバータ、ＡＧＣ回路５を経由して、所望の出力パ
ルス信号Ｂが出力端ＯＵＴから得られる。平均値検出部
２は、入力パルス信号Ａの信号レベルの平均値を検出
し、平均値変換部３に印加される。平均値変換部３は、
この平均値の信号を、上記論理回路要素の電源電圧を所
望のパルス幅が得られるような制御信号に変換する。さ
らに、該平均値変換部３は、トランジスタ１９を制御
し、そのＣーＭＯＳインバータの電源電圧ＶCLを制御す
る。積分回路１として、例えば抵抗と容量からなる積分
回路が用いられる。

【００１９】入力部のしきい値が電源電圧に依存する論
理回路要素の一例として、図１にＣーＭＯＳインバータ
を示した。ＣーＭＯＳインバータは、Ｂ点にＨレベルの
信号が印加されると、ＰーＭＯＳが遮断し、ＮーＭＯＳ
が導通するので、Ｅ点からは、Ｌレベルが得られる。ま
た、Ｂ点にＬレベルの信号が印加されると、ＰーＭＯＳ
が導通し、ＮーＭＯＳが遮断しＨレベルの信号がＥ点か
ら得られる。従って、図のＣーＭＯＳは、インバータと
しての機能を有している。ＣーＭＯＳインバータの特徴
として入力部Ｂのしきい値Ｖ_thは、ＣーＭＯＳＬＯＧＩＣ
の電源電圧Ｖ_CLの１／２であること出力レベルは、ＣーＭＯＳレベルすなわち、Ｈレベル
が電源電圧Ｖ_CL、ＬレベルがＧＮＤレベルであることが挙げられる。

【００２０】図２に図１の構成例の波形図が示されてお
り、図２には、正規パルスＡ１、狭いパルスＡ２、広い
パルスＡ３とその積分した波形（Ｂ１、Ｂ２、Ｂ３）及
び論理要素からの出力信号波形（Ｃ１、Ｃ２、Ｃ３）が
示されている。入力パルス信号Ａは、パルス幅が狭まる
とその平均値は下がり、パルス幅が広がるとその平均値
は上がる（Ａ3av>Ａ1av>Ａ2av ) 。

【００２１】ここで、入力パルス信号として、マークの
幅とスペースの幅がいずれもＷであり、その振幅がＡの
正規の入力パルス信号Ａ１が印加された場合を考える。
この場合の積分回路出力Ｂ１の波形及び出力信号Ｃ１の
波形は図２に示されている。平均値検出部２による入力
パルス信号Ａの平均値Ａ1av は、Ａ／２である。平均値
変換部３は、論理回路要素の電源電圧ＶCLが該入力パル
ス信号の振幅値Ａとなるようにパルス幅制御部４を制御
する。従って、ＣーＭＯＳＬＯＧＩＣの入力部のしき
い値Ｖth1 は、論理回路要素の電源電圧ＶCLの１／２で
あることから、Ａ／２である。

【００２２】次に、入力パルス信号として、正規のパル
スに比して、パルス幅の狭いパルスＡ２が印加された場
合を考える。この場合の積分回路出力は、積分回路出力
Ｂ２となる。平均値検出部２による入力パルス信号Ａの
平均値Ａ2av は、入力パルス信号の振幅をＡとすると、
Ａ／２以下となる。この場合は、平均値変換部３は、こ
の平均値検出部２の出力Ａ2av を受けて、パルス幅制御
部４のトランジスタ１９を制御して、論理回路要素の電
源電圧ＶCLを下げ、論理回路要素の電源電圧ＶCLの値
を、2*Ｖth2 とし、ＣーＭＯＳＬＯＧＩＣの入力部の
しきい値をＶth2（＜Ｖth1 ）まで下げ、正規の幅のパ
ルス信号Ｃ2 をパルス幅制御部４の出力として得る。

【００２３】次に、入力パルス信号として、正規のパル
スに比して、パルス幅の広いパルスＡ３が印加された場
合を考える。この場合の積分回路出力は、積分回路出力
Ｂ３となる。平均値検出部２による入力パルス信号Ａの
平均値Ａ3av は、入力パルス信号の振幅をＡとすると、
Ａ／２以上となる。この場合は、平均値変換部３は、こ
の平均値検出部２の出力Ａ3av を受けて、パルス幅制御
部４のトランジスタ１９を制御して、論理回路要素の電
源電圧ＶCLを下げ、電源電圧Ｖ_CLの値を、２＊Ｖth3 と
し、ＣーＭＯＳＬＯＧＩＣの入力部のしきい値をＶth
3 （＞Ｖth1 ）まで上げ、正規の幅のパルス信号Ｃ３を
パルス幅制御部４の出力として得る。

【００２４】また、上記積分回路の代わりに、ローパス
フィルタ等のように、そのパルス応答が、傾斜を有し、
Ｌレベルになるに従いパルス幅が広がる特性のものを用
いることができる。また、入力部のしきい値が電源電圧
に依存する論理回路要素として、ＣーＭＯＳＬＯＧＩ
Ｃのインバータを用いて説明したが、入力部のしきい値
が電源電圧に依存する論理回路要素であれば、ＣーＭＯ
ＳＬＯＧＩＣに限らずＴＴＬ等の論理回路要素でも良
い。さらに、インバータである必要はなく、入力部のし
きい値が電源電圧に依存する論理回路要素であれば他の
論理回路要素で良い。

【００２５】なお、本発明は、第１の構成のものに限ら
ず、後述するものにおいても、ＣーＭＯＳＬＯＧＩＣ
の電源電圧を制御してパルス幅の制御を行うという性格
上、出力振幅が変化する。しかし、出力信号の振幅が変
動しても、ＡＧＣ回路５を入力部のしきい値が電源電圧
に依存する論理回路要素の後段に設けることで振幅を所
定の値にすることで解決される。また、このＡＧＣ回路
５の代わりに、入力信号の振幅を一定とする作用を有す
るリミッター回路を使用しても同じ効果を得ることがで
きる。

【００２６】図３は、本発明の第２の構成例である。積
分回路１、平均値検出部２、平均値変換部３、パルス幅
制御部４及びＡＧＣ回路５より構成されている。図２と
異なる点は、平均値検出部２を入力部のしきい値が電源
電圧に依存する論理回路要素の入力側でなく、出力側に
設けた点である。またこの例で、ＣーＭＯＳはインバー
タとしているが、ノンインバータであっても、制御論理
が反転するだけで、同様に適用することが可能である。

【００２７】次に、その動作を説明する。入力パルス信
号Ａは、入力端ＩＮに印加され、積分回路１で積分さ
れ、入力部のしきい値が電源電圧に依存する論理回路要
素であるノンインバータ、ＡＧＣ回路５を経由して、所
望の出力パルス信号Ｂが出力端ＯＵＴから得られる。平
均値検出部２は、ＡＧＣ回路５の出力の平均値を検出
し、平均値変換部３により上記ノンインバータのの電源
電圧を所望のパルス幅が得られるような制御信号に変換
され、電源電圧VCC を制御する。

【００２８】例えば、入力パルス信号のパルス幅が規定
値より狭まった場合、ＡＧＣ回路５の出力信号の平均値
は下降する。一方、ノンインバータの出力信号は、積分
回路３の出力であり、Ｌレベルになるに従いパルス幅が
広がるという波形特性を有する。また、このノンインバ
ータの入力部のしきい値はその論理回路要素の電源電圧
ＶCLに依存する。そこで、平均値変換部３は、ノンイン
バータの入力部のしきい値を下げてパルス幅を拡大する
よう、電源電圧VCC を制御し、論理素子の電源電圧Ｖ_CL
の値を下げる。すると、ノンインバータの入力部のしき
い値が下がる結果、ノンインバータのパルス幅は広が
り、所望のパルス幅のパルス出力を得ることができる。

【００２９】図３では、パルス幅の検出位置として、Ａ
ＧＣ回路５の出力位置であるが、この位置に限る必要は
ない。出来れば、最終出力段近辺において、パルス幅の
検出を行うと、そこまでのパルス幅に影響を与える回路
をまとめて、制御すことが可能であり好ましい。図４
は、本発明の第３の構成例を説明するための図である。

【００３０】積分回路１、パルス幅制御部４、ＡＧＣ回
路５、ピーク値検出部６、ピーク値変換部７及び容量１
０より構成されている。入力パルス信号Ａは、入力端Ｉ
Ｎに印加され、積分回路１で積分され、入力部のしきい
値が電源電圧に依存する論理回路要素であるＴＴＬ、Ｃ
ーＭＯＳＬＯＧＩＣのようなインバータ、ＡＧＣ回路
５を経由して、所望の出力パルス信号Ｂが出力端ＯＵＴ
から得られる。ピーク値検出部６は、容量１０により直
流成分が遮断された入力パルス信号のピーク値を検出
し、その出力信号は、ピーク値変換部７により上記論理
回路要素の電源電圧を所望のパルス幅が得られるように
制御信号に変換され、電源電圧ＶCLを制御する。

【００３１】入力パルス信号の直流分カットとピーク値
との関係を図５を用いて説明する。図５に示すように、
直流成分の遮断は、正の成分と負の成分が等しくなるよ
うに（斜線を付した面積が正と負で同じ面積となる）、
直流成分がシフトした形となる。したがって、直流分カ
ットにより、正のピーク値は、パルス幅が狭まると高く
なり、パルス幅が広がると低くなる。具体的に見ると、
適正な入力パルス信号Ａ１の場合は、直流が遮断する
と、その正のピーク値Ｐ0 は入力パルス信号Ａの振幅値
Ａの１／２である。入力パルス信号として、正規のパル
スに比して、パルス幅の狭いパルスＡ１の正のピーク値
Ｐ1 （＞Ａ／２）はＰ0 より高い。また、正規のパルス
に比して、パルス幅の広いパルスＡ３の正のピーク値Ｐ
２（＜Ａ／２）はＰ0 より低い。

【００３２】このように、パルス幅に対応した信号を得
ることができるので、本発明の第１又は第２の構成例と
同じようにして、不適正なパルス幅を適正なパルス幅に
変更することができる。つまり、インバータの入力信号
は、積分回路３の出力であり、Ｌレベルになるに従いパ
ルス幅が広がるという波形特性を有する。また、このノ
ンインバータの入力部のしきい値はその論理回路要素の
電源電圧ＶCLに依存する。そこで、ピーク値変換部７
は、ピーク値検出部６よりパルス幅に関係した正のピー
ク値の信号を受けると、ピーク値の高い、つまりパルス
幅の狭いパルスＡ２の場合は、しきい値を下げるために
論理回路要素の電源電圧ＶCL低くる。また、ピーク値の
低い、つまりパルス幅の広いパルスＡ３の場合は、しき
い値を上げるために、論理回路要素の電源電圧ＶCL高く
する。その結果、入力パルス信号幅の如何に係わらず、
出力端から所望のパルス幅のパルス出力を得ることがで
きる。なお、上記正のピーク値の検出を負のボトム値
の検出としもパルス幅に関係した信号が得られるので、
同じように制御することにより、所望のパルス幅を得る
ことができる。

【００３３】図６は、本発明の第４の構成例を説明する
ための図である。本発明の第４の構成例は、積分回路
１、パルス幅制御部４、ＡＧＣ回路５、ピーク値検出部
６、ピーク値変換部７及び容量１０より構成されてい
る。図４と異なる点は、ピーク値検出部６を入力部のし
きい値が電源電圧に依存する論理回路要素の入力側でな
く、出力側に設けた点である。図６では、、ＣーＭＯＳ
ＬＯＧＩＣは、ノンインバータとして説明する。

【００３４】入力パルス信号Ａは、入力端ＩＮに印加さ
れ、積分回路１で積分され、入力部のしきい値が電源電
圧に依存する論理回路要素であるＴＴＬ、ＣーＭＯＳ
ＬＯＧＩＣのようなノンインバータ、ＡＧＣ回路５を経
由して、所望の出力パルス信号Ｂが出力端ＯＵＴから得
られる。ピーク値検出部６は、容量１０により直流を遮
断されたＡＧＣ回路５の出力信号のピーク値を検出し、
その出力信号は、ピーク値変換部７に印加される。ピー
ク値変換部７は、上記論理回路要素の電源電圧を制御し
て、出力端から、所望のパルス幅のパルス出力を得る。

【００３５】図４と同じく、ピーク値変換部７は、ピー
ク値検出部６より正のピーク値の信号を受けると、ピー
ク値の高い、パルス幅の狭いパルスＡ２の場合は、論理
回路要素の電源電圧ＶCL低くするために電源電圧VCC を
低くする。また、ピーク値の低い、パルス幅の広いパル
スＡ３の場合は、論理回路要素の電源電圧ＶCL高くする
ために電源電圧VCC を高くする。その結果、出力端か
ら、所望のパルス幅のパルス出力を得ることができる。

【００３６】ところで、入力パルス信号の波形が、オー
バーシュートやアンダーシュート等のピーキングなどに
より、劣化している場合、正常な平均値及びピーク値が
検出できない場合がある。そこで、平均値検出部及びピ
ーク値検出部の前段にＬＰＦを設けて、ピーキングを取
り除くことで、正常な平均値及びピーク値の検出を可能
とした。

【００３７】図７は、本発明の第５の構成例を説明する
ための図である。上記した平均値検出部及びピーク値検
出部の場合の内、後者のピーク値検出の場合の例を示し
た。平均値検出部に対しても同様に実現される。積分回
路１、パルス幅制御部４、ＡＧＣ回路５、ピーク値検出
部６、ピーク値変換部７、容量１０及びローパスフィル
タ８より構成されている。入力パルス信号Ａは、入力端
ＩＮに印加され、積分回路１で積分され、入力部のしき
い値が電源電圧に依存する論理回路要素であるＴＴＬ、
ＣーＭＯＳＬＯＧＩＣのようなインバータ、ＡＧＣ回
路５を経由して、所望の出力パルス信号Ｂが出力端ＯＵ
Ｔから得られる。ピーク値検出部６は、容量１０により
直流を遮断された入力パルス信号のピーク値を検出し、
その出力信号は、ピーク値変換部７により上記論理回路
要素の電源電圧を所望のパルス幅が得られるように制御
信号に変換され、電源電圧VCL を制御する。

【００３８】結合容量は、単に直流電位をシフトするだ
でけで、波形の形状に関しては基本的に影響しないか
ら、ローパスフィルタ８は、容量１０の前又は後に用い
ても、同じ効果を有する。図８は、本発明の第６の構成
例を説明するための図である。本発明の上記構成例の平
均値変換部及びピーク値変換部の回路に関する発明であ
る。本発明の構成例では、上記ピーク値変換部７とし
て、演算増幅器１２を用い、該演算増幅器１２の反転入
力側にピーク値検出部６の出力を印加し、該演算増幅器
１２の非反転入力側に参照電位を接続する。該参照電位
は、入力パルが理想パルスであるときのピーク値検出部
６の出力値とする。

【００３９】図８は、びピーク値変換部の場合について
説明したが、平均値変換部に対しても同様に実現され
る。演算増幅器の特性として、Ｈ点の電位をＶref と
し、Ｆ点の電位をＶpeakとするとＩ点の出力電位Ｖi
は、Ｖi ＝Ｖref ＋（Ｖref −Ｖpeak）＊Ｒf ／Ｒs ---------(1) ここで、Ｖref を入力パルが理想パルスであるときのピ
ーク値検出部６の出力値Ｖpeakとすると、入力パルス信
号が理想のときの演算増幅器の出力Ｖi は、Ｖref とな
り、入力パルス信号が理想でないときは、上記式(1) に
従って、電源電圧VCC が制御される。演算増幅器の増幅
度を決めるＲf 及びＲs を適宜、調整することにより、
精度の高い制御を可能とする。

【００４０】図９は、本発明の第７の構成例を説明する
ための図である。電源電圧VCL の制御を高精度に行うた
めに、ピーク値変換部としてＣＰＵを含むデジタル処理
回路を用いたものである。上記ピーク値変換部として、
アナログ・デジタル変換器１３、ＣＰＵを含むデジタル
処理回路１４、デジタル・アナログ変換器１５を縦続接
続した回路を用いる。ピーク値検出部６の出力をアナロ
グ・デジタル変換器１３を経由してデジタル処理回路１
４に印加し、デジタル処理回路１４は電源電圧VCL の制
御のための電位値をデジタル処理回路中のＣＰＵのメモ
リー上に蓄積したテーブル等を参照して作成して、デジ
タル・アナログ変換器１５に出力され、該デジタル・ア
ナログ変換器１５は該デジタル信号をアナログに変換
し、電源電圧VCL を制御する。その結果、出力端から所
望のパルス幅のパルス出力を得る。

【００４１】図９は、びピーク値変換部の場合について
説明したが、平均値変換部に対しても同様に実現され
る。ＣＰＵを含むデジタル処理回路１４のメモリには、
予め各ピーク値に対して理想のパルス幅になるような制
御データをテーブル、式等に手段により蓄積しておく。
ＣＰＵを含むデジタル処理回路１４はアナログ・デジタ
ル変換器１３から、ピーク値検出部６からピーク値のデ
ジタル信号を受けると、上記データをデジタル・アナロ
グ変換器１５に出力され、該デジタル・アナログ変換器
１５は該デジタル信号をアナログに変換し、電源電圧VC
C を制御する。その結果、出力端から所望のパルス幅の
パルス出力を得る。

【００４２】この方式は、パルス幅をＣＰＵを含むデジ
タル処理回路１４によりデジタル制御するという性格
上、アナログ動作で生じるオフセット等の誤差や変動が
無く、非常に高精度にパルス幅制御が可能となる。ま
た、任意のパルス幅制御データをメモリに書くことがで
きるため、例えば、ＣーＭＯＳＬＯＧＩＣの電源電圧
ＶCLを制御する際にも、ＣーＭＯＳＬＯＧＩＣの動作電源電圧ＶCL範囲を越
えないようにプログラムする温度センサと組合わせ、高温時にはパルス幅を広げ、
低温時には狭めるようにプログラムする等の設計の自由度が増し、かつ、応用的な設計が容易と
なる。

【００４３】次に、論理回路要素の電源電圧ＶCLが動作
範囲を越えないように、ＶCLーリミッタ（電源電圧変動
範囲制限）回路を設けた例について説明する。この発明
では、入力パルス信号のパルス幅を論理回路要素の電源
電圧ＶCLの制御して、一定にしているが、入力パルス信
号のパルス幅が極端に変動した場合、論理回路要素の電
源電圧ＶCLの動作範囲の上限又は下限越えてしまい、出
力信号の断絶（信号不通）又は過大出力信号となる恐れ
が想定される。そこで、それを防止するために、論理回
路要素の電源電圧ＶCLが動作範囲を越えないように、Ｖ
CLーリミッタ（電源電圧変動範囲制限）回路を設け、論
理回路要素の電源電圧ＶCLが動作範囲を越えるような場
合は、他の制御電圧（電源電圧の動作の限界値の制御信
号電圧）に切り換えて、電源電圧VCL を制御するように
した。

【００４４】例えば、図１０において、入力パルス信号
のパルス幅が極端に狭くなった場合、演算増幅器１２の
出力は、入力部のしきい値が電源電圧に依存する論理回
路要素（例えばＣーＭＯＳＬＯＧＩＣ）の電源電圧Ｖ
CLを下げるように制御が働くが、動作電源電圧範囲の最
小値であるＶCL（ＭＩＮ）よりも論理回路要素の電源電
圧ＶCLが下がろうとした場合、ＶCLーリミッタ（電源電
圧変動範囲制限）回路のスイッチＳＷにより、演算増幅
器１２の出力は参照電位ＲＥＦ２に切り替わる。ここ
で、参照電位ＲＥＦ２の電位がＶCL（ＭＩＮ）に設定す
れば、ＶCL（ＭＩＮ）で電位の制御電圧の降下がストッ
プし信号不通には陥らない。また、入力パルス信号のパ
ルス幅が極端に広くなった場合、演算増幅器１２の出力
は、入力部のしきい値が電源電圧に依存する論理回路要
素（例えばＣーＭＯＳＬＯＧＩＣ）電源電圧ＶCLを上
げるように制御が働くが、動作電源電圧範囲の最大値で
あるＶCL（ＭＡＸ）よりも論理回路要素の電源電圧ＶCL
が上がろうとした場合、ＶCLーリミッタ（電源電圧変動
範囲制限）回路のスイッチＳＷにより、演算増幅器１２
の出力は参照電位ＲＥＦ２に切り替わる。ここで、参照
電位ＲＥＦ２の電位がＶCL（ＭＡＸ）に設定すれば、Ｖ
CL（ＭＡＸ）で電位の制御電圧の上昇がストップし、信
号が過大とならない。

【００４５】さらに、参照電位ＲＥＦ２の電位を電源電
圧の動作限界以外の設定値にすることにより、上記以外
の目的にも使用できる。例えば次段回路の要求によ
り、パルス幅制御ＣーＭＯＳＬＯＧＩＣの出力電流能
力が必要で、ある一定以上の論理回路要素の電源電圧Ｖ
CLが必要な場合、高速動作の要求によりある一定以上
の論理回路要素の電源電圧ＶCLが必要な場合、などで
は、一定値以下に制御電圧が下がろうとしたとき、上記
参照電位に切り換えることにより、制御電圧の低下を抑
えて、上記要請に応えることができる。

【００４６】図１０では、ピーク値変換部に演算増幅器
７を使用した例について示されているが、これに限られ
ず、本発明の第１ないし第７の構成例のものにも適用で
きる。また、参照電位として、一つのものについて説明
したが、電源電圧の変動範囲の上限及び下限についてＶ
CLーリミッタ（電源電圧変動範囲制限）回路を設けても
よい。

【００４７】次に、論理回路要素の電源電圧ＶCLを越え
ない、積分回路１の信号レベルについて、説明する。図
１１は、積分回路１の出力波形と入力部のしきい値との
関係である。積分回路１の出力レベルを次段のパルス幅
制御部のＣーＭＯＳＬＯＧＩＣの動作電源電圧（＝電
源電圧ＶCL／２）範囲に設定したものである。入力パル
ス信号のパルス幅が極端に変動した場合、上記のとり、
論理回路要素の電源電圧ＶCLの動作範囲の上限又は下限
越えてしまい、出力信号の断絶（信号不通）又は過大出
力信号となる可能性がある。そこで、それを防止するた
めに、論理回路要素の電源電圧ＶCLが動作範囲を越えな
いように、入力部のしきい値が電源電圧に依存する論理
回路要素への信号入力レベルを該論理回路の動作範囲
（＝論理回路要素の電源電圧ＶCL／２）に合わせて設定
したものである。

【００４８】例えば、パルス幅制御ＣーＭＯＳＬＯＧ
ＩＣの動作電源電圧が２．０Ｖ〜６．０Ｖのとき、その
前段の積分回路１の出力信号レベルを、Ｈレベル＝２．
９Ｖ、Ｌレベル＝１．１Ｖとなるように設定する。この
ように設定すると、入力パルス信号のパルス幅がどんな
に変動しても、パルス幅制御ＣーＭＯＳＬＯＧＩＣの
入力パルス信号が、動作電源電圧の１／２（１．０〜
３．０Ｖ）範囲内にあるために、論理回路要素の電源電
圧ＶCLが、動作電源電圧範囲外になることはない。

【００４９】図１２に図８を具体化した回路を示す。本
回路は、ＣＭＩ信号源６０、積分回路３１、パルス幅制
御部３２、リミッタアンプ３３、ピーク値検出回路５９
及び反転増幅器５７により構成されている。ここで、リ
ミッタアンプ３３は、リミッタ回路であり、ピーク値検
出回路５９は、ピーク値保持回路を構成している。正規
なＣＭＩ信号源６０の出力信号のマーク率（デューティ
比）は、５０％とし、そのときのパルス幅制御部３２の
入力波形を図１３に示す。図において、Ｖth1 は、正規
な状態におけるパルス幅制御部のＣーＭＯＳＬＯＧＩ
Ｃの入力部のしきい値を示す。ＣーＭＯＳＬＯＧＩＣ
の入力部のしきい値はＶth1 、同ＣーＭＯＳＬＯＧＩ
Ｃの電源電圧ＶCLの１／２なので、この状態における論
理回路要素の電源電圧ＶCLは、２＊Ｖth1 になるよう
に、リミッタアンプ２３、ピーク値検出部５９及び反転
増幅回路５７により帰還制御され、パルス制御部の出力
波形のパルス幅は５０％となっている。

【００５０】その後、経年劣化によりＣＭＩ信号源６０
の出力信号のパルス幅が、４０％に狭まると、ピーク値
検出部５９の前段の容量結合出力のピーク値が上昇し、
ピーク値検出部５９の出力電位も上昇する。それに伴
い、反転増幅回路５７の出力電圧も前記(1) 式に従い、
電源ＲＥＦとのバーチャルショートを保つように下降
し、パルス幅制御部３２のＣーＭＯＳＬＯＧＩＣの電
源電圧ＶCLを下げる。従って、ＣーＭＯＳＬＯＧＩＣ
の入力部のしきい値も下降し、パルス幅制御部３２の出
力信号のパルス幅も増加する。論理回路要素の電源電圧
ＶCLが変化することでパルス幅制御部３２の出力信号振
幅も変動するが、次段のリミッタアンプ３３により一定
の振幅に変換される。

【００５１】以上のような回路動作でパルス幅制御部３
２の出力信号のパルス幅は増加するが、反転増幅回路５
７の電源ＲＥＦは、パルス幅制御部３２の出力信号のパ
ルス幅が５０％のときにおける電圧なので、反転増幅回
路５７の出力電圧はパルス幅制御部３２の出力信号のパ
ルス幅が５０％になるような電位に落ち着く。このとき
の、パルス幅制御部３２の入出力波形を図１４に示す。
パルス幅制御部３２の入力パルス信号（＝積分回路の出
力信号）のパルス幅が狭まるとそれに応じ、パルス幅制
御部２２の出力信号のパルス幅が５０％になるように、
ＣーＭＯＳＬＯＧＩＣの入力部のしきい値Ｖth2 及び
論理回路要素の電源電圧ＶCL2 が下降している。

【００５２】

【発明の効果】所定のマーク率を有する信号（例えば、
ＣＭＩ信号、ＮＲＺ信号のようにマーク率５０％の信
号）を扱う信号伝送装置、情報処理装置等における入力
部のしきい値が電源電圧に依存する論理回路要素の印加
電圧を制御することにより、入力パルス信号のパルス幅
を制御し、マーク率が特定のパルス信号を得ることがで
きる。

【００５３】また、低コストで経時劣化や温度・電源電
圧変動等による特性の変化を自動的に抑制することがで
きる。さらに、二入力の比較器、充電用回路、及び放電
用回路等のをアナログ部品を用いることなく、小さい回
路部品で、安価でかつ確実に、入力パルス信号のパルス
幅を所望のパルス幅に変換することができる。

【図面の簡単な説明】

【図１】本発明の第の構成例を説明するための図であ
る。

【図２】本発明の第１の構成例を説明するための波形図
である。

【図３】本発明の第２の構成例を説明するための図であ
る。

【図４】本発明の第３の構成例を説明するための図であ
る。

【図５】直流カットによる、パルス波形のピーク値の変
化を説明するための図である。

【図６】本発明の第４の構成例を説明するための図であ
る。

【図７】本発明の第５の構成例を説明するための図であ
る。

【図８】本発明の第６の構成例を説明するための図であ
る。

【図９】本発明の第７の構成例を説明するための図であ
る。

【図１０】本発明の第８の構成例を説明するための図で
ある。

【図１１】積分回路出力波形とＣーＭＯＳＬＯＧＩＣ
の動作電源電圧／２（＝入力部のしきい値範囲）を説明
するための図である。

【図１２】図８をより具体化した例を説明するための図
である。

【図１３】初期状態のパルスの波形図を説明するための
図である。

【図１４】経年劣化後のパルスを説明するための図であ
る。

【符号の説明】

１積分回路２平均値検出部３平均値変換部４パルス幅制御部５ＡＧＣ回路６ピーク値検出部７ピーク値変換部１０容量

Claims

【特許請求の範囲】

【請求項１】パルス幅制御部、積分回路、平均値検出
部及び平均値変換部とから構成されたパルス幅制御論理
回路において、上記パルス幅制御部は、入力部のしきい値が電源電圧に
依存する論理回路要素を有し、上記平均値変換部は、上
記平均値検出部の出力信号を該平均値検出部の出力値に
応じてパルス幅制御部を制御する制御信号に変換し、入
力パルス信号は、上記積分回路及び上記平均値検出部に
印加され、該平均値検出部の出力は上記平均値変換部に
印加され、該平均値変換部の出力信号が上記パルス幅制
御部に印加されて、上記論理回路要素に印加される電源
電圧を制御し、上記論理回路要素は、上記積分回路の出力を、上記制御
された電源電圧に応じたパルス幅のパルス信号に変換す
ることを特徴とするパルス幅制御論理回路。
【請求項２】パルス幅制御部、積分回路、平均値検出
部及び平均値変換部とから構成されたパルス幅制御論理
回路において、上記パルス幅制御部は、入力部のしきい値が電源電圧に
依存する論理回路要素を有し、上記平均値変換部は、上
記平均値検出部の出力信号を該平均値検出部の出力値に
応じてパルス幅制御部を制御する制御信号に変換し、入
力パルス信号は、上記積分回路に印加され、上記パルス
幅制御部から出力された信号は、上記平均値検出部に印
加され、該平均値検出部の出力は平均値変換部に印加さ
れ、該平均値変換部の出力が上記パルス幅制御部に印加
されて、上記論理回路要素に印加される電源電圧を制御
し、上記論理回路要素は、上記積分回路の出力を、上記
制御された電源電圧に応じたパルス幅のパルス信号に変
換することを特徴とするパルス幅制御論理回路。
【請求項３】請求項１又は２記載のパルス幅制御論理
回路において、上記平均値検出部の前段に低域通過フィ
ルタを設けたことを特徴とするパルス幅制御論理回路。
【請求項４】請求項１ないし３のいずれか一項記載の
パルス幅制御論理回路において、上記平均値変換部は、演算増幅器を有し、該演算増幅器
の一方の入力側に平均値検出部の出力を印加し、該演算
増幅器の他方の入力側に参照電位を接続し、該参照電位
は、入力パルが理想パルスであるときの平均値検出部の
出力値であることを特徴とするパルス幅制御論理回路。
【請求項５】請求項１ないし４のいずれか一項記載の
パルス幅制御論理回路において、上記平均値変換部は、アナログ・デジタル変換器、デジ
タル処理回路、デジタル・アナログ変換器を縦続接続し
た回路であることを特徴とするパルス幅制御論理回路。
【請求項６】パルス幅制御部、積分回路、ピーク値検
出部、ピーク値変換部及び容量とから構成され、上記パルス幅制御部は、入力部のしきい値が電源電圧に
依存する論理回路要素を有し、上記ピーク値変換部は、上記ピーク値検出部の出力信号
を該ピーク値検出部の出力値に応じてパルス幅制御部を
制御する制御信号に変換し、入力パルス信号は、上記積分回路に印加される一方、上
記容量を介して上記ピーク値検出部に印加され、該ピーク値検出部の出力は上記ピーク値変換部に印加さ
れ、該ピーク値変換部の出力信号が上記パルス幅制御部
に印加されて、上記論理回路要素に印加される電源電圧
を制御し、上記論理回路要素は、上記積分回路の出力を、上記制御
された電源電圧に応じたパルス幅のパルス信号に変換す
ること特徴とするパルス幅制御論理回路。
【請求項７】パルス幅制御部、積分回路、ピーク値検
出部、ピーク値変換部及び容量とから構成され、上記パルス幅制御部は、入力部のしきい値が電源電圧に
依存する論理回路要素を有し、上記ピーク値変換部は、上記ピーク値検出部の出力信号
を該ピーク値検出部の出力値に応じてパルス幅制御部を
制御する制御信号に変換し、入力パルス信号は、上記積分回路に印加され、パルス幅制御部から出力された信号は、上記容量を介し
て上記ピーク値検出部に印加され、該ピーク値検出部の出力は上記ピーク値変換部に印加さ
れ、該ピーク値変換部の出力信号が上記パルス幅制御部
に印加されて、上記論理回路要素に印加される電源電圧
を制御し、上記論理回路要素は、上記積分回路の出力を、上記制御
された電源電圧に応じたパルス幅のパルス信号に変換す
ること特徴とするパルス幅制御論理回路。
【請求項８】請求項６又は７記載のパルス幅制御論理
回路において、上記容量の前段又は後段に低域通過フィ
ルタを設けたことを特徴とするパルス幅制御論理回路。
【請求項９】請求項６ないし８のいずれか一項記載の
パルス幅制御論理回路において、上記ピーク値変換部は、演算増幅器を有し、該演算増幅
器の一方の入力側にピーク値検出部の出力を印加し、該
演算増幅器の他方の入力側に参照電位を接続し、該参照
電位は、入力パルが理想パルスであるときのピーク値検
出部の出力値であることを特徴とするパルス幅制御論理
回路。
【請求項１０】請求項６ないし９のいずれか一項記載
のパルス幅制御論理回路において、上記ピーク値変換部は、アナログ・デジタル変換器、デ
ジタル処理回路、デジタル・アナログ変換器を縦続接続
した回路を用いたことを特徴とするパルス幅制御論理回
路。
【請求項１１】請求項１ないし１０のいずれか一項記
載のパルス幅制御論理回路において、上記論理回路要素に印加される電源電圧の変動範囲を限
定するために、上記パルス幅制御部の制御を電源電圧変
動範囲制限回路を介して行うことを特徴とするパルス幅
制御論理回路。
【請求項１２】請求項１ないし１１のいずれか一項記
載のパルス幅制御論理回路において、上記積分回路の出力振幅を、上記パルス幅制御部の動作
範囲電源電圧に応じて設定することを特徴とするパルス
幅制御論理回路。