KR910001764A - 이중 적층 캐패시터 다이나믹램셀 제조방법 및 구조 - Google Patents

이중 적층 캐패시터 다이나믹램셀 제조방법 및 구조 Download PDF

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금은섭
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이만용
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract

내용 없음

Description

이중 적층 캐패시터 다이나믹램셀 제조방법 및 구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 다이나믹램셀 제조공정도
제4도는 본 발명에 따른 다이나믹램셀의 회로도

Claims (2)

  1. 기판(1)상에 게이트(2)와 사이드웰(3) 및 N+접합(4), 필드산화물(5)을 형성한후 LTO(6)를 증착하는 공정과, 상기 공정후 폴리(8)를 증착하여 B/C(7) 부분의 폴리(8)를 마스크공정 및 에칭하는 공정과, 상기 공정후 캐패시터 유전체막(9)을 형성하고 B/C(7)의 캐패시터 유전체막(9)을 마스크공정 및 에칭하는 공정과, 상기 공정후 폴리(8')를 증착하고 폴리(8')를 마스크공정 및 에칭하는 공정과, 상기 공정후 캐패시터 유전체막(9')을 형성하고 B/C(7')의 마스크공정 및 캐패시터 유전체막(9')의 에칭공정과, 상기 공정후 폴리(8")과 LTO(6')를 증착하고 콘텍이 형성될 부분에 폴리(8") 마스크공정 및 LTO(6') 폴리(8)(8")의 에칭공정과, 상기 공정후 BPSG(10)를 증착하고 콘텍마스크 및 BPSG(10) 에칭후에 메탈(11)을 형성하는 공정을 포함하여 이루어진것을 특징으로 하는 이중적층 캐패시터 다이나믹램셀 제조방법.
  2. 기판(1)상에 필드산화물(5)과 N+접합(4)사이에 사이드웰(3)을 갖으며 형성된 게이트(2)와, 상기 게이트(2)상에 형성된 LTO(6)와, 상기 LTO(6)상에 형성되어 하층 플레이트로 사용되는 폴리(8)와, 폴리(8')와 N+접합(4)을 연결하는 B/C(7)와, 폴리(8')의 상.하측에 형성된 캐패시터 유전체막(9)(9')과, 폴리(8)(8")를 연결하는 B/C(7')와, 폴리(8")상에 형성되어 BPSG(10)응착증가를 하는 LTO(6')와, BPSG(10)상에 형성된 비트라인으로서의 메탈(11)을 포함하여 구성된 것을 특징으로 하는 이중적층 캐패시터 다이나믹램셀구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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