KR900004666B1 - Pip 메모리의 라이트 어드레스 발생회로 - Google Patents

Pip 메모리의 라이트 어드레스 발생회로 Download PDF

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KR900004666B1
KR900004666B1 KR1019870012557A KR870012557A KR900004666B1 KR 900004666 B1 KR900004666 B1 KR 900004666B1 KR 1019870012557 A KR1019870012557 A KR 1019870012557A KR 870012557 A KR870012557 A KR 870012557A KR 900004666 B1 KR900004666 B1 KR 900004666B1
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송광섭
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삼성전자 주식회사
안시환
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Abstract

내용 없음.

Description

PIP 메모리의 라이트 어드레스 발생회로
제1도는 본 발명의 블록구성도.
제2도는 제1도의 상세회로도.
제3a,b도는 본 발명을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 3분주회로부 2 : 논리회로부
3 : 컬럼어드레스(Column Address)카운터부
4 : 로우어드레스(Row Adress)카운터부
FF1, FF3 : J-K 플립플롭 CNT1, CNT4 : 카운터
Figure kpo00001
: 자화면 수직동기신호
Figure kpo00002
: 라이트스타트신호
본 발명은 PIP(Picture In Picture)메모리의 라이트(write)어드레스 발생회로에 관한것으로서, 특히 TV나 VTR 모니터와 같은 화면표시 시스템에서 2개의 비데오신호를 하나의 화면상에 표시할 때 1개의 비데오 신호로 축소하여 메모리에 저장하기 위해 라이트와 리프레쉬를 효과적으로 처리하기 위한 PIP 메모리의 라이트 어드레스 발생회로에 관한 것이다.
종래의 다이나믹 RAM을 사용하는 시스템에서는 메모리의 라이트어드레스와 리프레쉬어드레스를 각 기간별로 별도로 먹싱(MUXING)하여 동작하도록 되어 있으며, 실제 1H(63.5μsec) 기간중에 256개의 로우 어드레스 리프레쉬가 불가능하며 별도의 카운터를 사용하였으므로 많은 논리회로가 필요하였다. 실제로 PIP 처리를 위해서는 수직 262라인중에서 축소를 위해 64H만을 표본화해야하는데, 그를 위해서 3H 기간중 1H만을 라이트하고 나머지 2H기간은 다른 동작을 한다.
본 발명은 256K 이중포트메모리에 필요한 어드레스를 3H기간중 1H기간을 라이트로 활용하고, 나머지 2H기간을 다램(DRAM) 리프레쉬로 사용하기 위해 로우어드레스용 4비트 카운터, 컬럼어드레스용 4비트 카운터, 3H기간중 1H와 2H를 구별하는 J-K 플립플롭, 및 논리회로부로 구성하여 수평동기를 사용하여 J-K 플립플롭에서 3H 중 1H와 2H를 구별하는 신호를 얻어내고, 이 신호와 동기신호를 이용하여 클리어신호와 로드신호를 얻어낸 뒤, 이들 신호를 컬럼어드레스카운터를 통해 컬럼 어드레스를 얻고, 또한, 로우어드레스카운터를 계수함으로써 로우어드레스를 효과적으로 발생시키도록 한 PIP 메모리의 라이트어드레스 발생회로를 제공하는 데 그 목적이 있다.
본 발명을 첨부도면에 의해 상세히 설명하면 다음과 같다.
제1도는 본 발명의 블록구성도로서, 이에 도시한 바와같이, 자화면 수직동기신호(
Figure kpo00003
)와 라이트스타트신호(
Figure kpo00004
)가 입력되는 3분주회로부(1)의 출력단에는 라이트스타트신호(
Figure kpo00005
)가 입력되는 논리회로부(2)를 연결하고, 상기 논리회로부(2)의 출력단에는 컬럼어드레스 카운터부(3)를 연결하며, 상기 3분주회로부(1)의 출력단에는 로우어드레스 카운터부(4)를 연결하여 구성한 것으로서, 이를 제2도에 의해 보다 상세히 설명한다.
제2도는 제1도의 상세 회로도로서, 이에 도시한 바와같이, 자화면 수직동기신호(
Figure kpo00006
)가 클리어단자(CLR1)(CLR2)에 입력되고 라이트스타트신호(
Figure kpo00007
)가 클럭단자(CLK)에 각각 입력되는 J-K 플립플롭(FF1)(FF2)으로된 3분주회로부(1)의 내부에 구성된 플립플롭(FF1)의 출력단(Q1)에는 라이트스타트신호(
Figure kpo00008
)가 입력되는 인버터(I), 오아게이트(OR), 낸드게이트(N)로 구성된 논리회로부(2)를 연결하고, 상기 논리회로부(2)의 내부에 구성된 오아게이트(OR)의 출력단자와 낸드게이트(N)의 출력단자를 컬럼어드레스 카운터부(3)의 내부에 구성된 카운터(CNT3)(CNT4)의 클리어단자(CLR)와 로드단자(LD)에 각각 연결하며, 상기 3분주회로부(1)의 내부에 구성된 J-K 플립플롭(FF1)의 출력단(Q1)에는 카운터(CNT1)(CNT2)와 J-K 플립플롭(FF3)으로된 로우어드레스 카운터부(4)의 내부에 구성된 카운터(CNT1)(CNT2)의 클럭단자(CLK)를 연결하며, 상기 카운터(CNT1)(CNT2)의 로드단자(LD)에는 수직동기신호(
Figure kpo00009
)를 연결하고, 카운터(CNT1)의 출력단(QD)을 J-K 플립플롭(FF3)의 클럭단자(CLK)에 연결하여서 구성한 것으로서, 본 발명의 작동을 설명하면 다음과 같다.
수평동기 3H기간의 데이터 중에서 1H기간의 데이터만 표본화하여 PIP 메모리에 라이트하여야만 화면을
Figure kpo00010
로 축소할 수 있기 때문에 수평동기에서 열어진 라이트스타트신호(
Figure kpo00011
)를 이용하여 3분주 펄스 메모리 라이트 인에이블신호(MWE)(H-계수클럭)를 얻어낸다. 즉, 자화면 수직동기신호(
Figure kpo00012
)가 J-K 플립플롭(FF1)의 클리어단자(CLK1)에 입력되고, 라이트스타트신호(
Figure kpo00013
)(제3도(a)의 (A))가 인버터(I)를 경유하여 J-K 플립플롭(FF1)의 클럭단자(CLK)에 입력되면, 라이트스타트신호(
Figure kpo00014
)가 하이도 될때 J-K 플립플릅(FF1)의 출력단(Q1)에서는 3분주된 메모리라이트인에이블신호(MWE)가 발생되는데(제3도(a)의 (B)), 이 MWE신호는 "1"로 토글되고, J-K 플립플롭(FF2)의 출력(Q2)은 "0" 상태를 유지한다. 그후 신호(
Figure kpo00015
)가 다시 하이로 될 때 J-K 플립플롭(FF1)의 출력(Q1), 즉 MWE 신호는 "0"상태로 토글되고, J-K 플립플롭(FF2)의 출력(Q2)은 J-K 플립플롭(FF1)의 출력(Q2)에 의해 "1"로 셋트된다. 다음의 세 번째 라이트스타트신호(
Figure kpo00016
)가 하이로 될 때, 이전의 J-K 플립플롭(FF2)의 출력(
Figure kpo00017
)이 "0"이므로 J-K 플립플롭(FF1)의 출력(Q1)은 "0"으로 리셋되고, J-K 플립플롭(FF2)의 출력(Q2)도 "0"이 되어 제3도(a)의 (B)와 같은 메모리라이트인에이블신호(MWE)가 얻어진다.
제3도(a)의 라이트스타트신호(
Figure kpo00018
)와 메모리 라이트인에이블신호(MWE)를 이용하면, 컬럼어드레스 카운터(CNT3)(CNT4)를 제어하는데, 3H 기간중 1H는 라이트로 활용하여 메모리컬럼어드레스를 계수하고 나머지 2H는 256라인의 로우어드레스를 빠른 시간내에서 리프레쉬하는데 사용된다.
J-K 플립플롭(FF1)의 출력(Q1)인 메모리라이트인에이블신호(MWE)와 라이트스타트신호(
Figure kpo00019
)가 동시에 "0"일 경우 오아게이트(OR)에 의해 클리어신호(CLR)가 발생하여 첫 번째와 세 번째 라이트스타트신호(
Figure kpo00020
)가 로우(low)인 부분에서 어드레스가 클리어되며, 메모리라이트 인에이블신호(MWE)와 라이트스타트신호(
Figure kpo00021
)가 동시에 하이일 경우 낸드게이트(N)에 의해 로드가 "0"으로 되므로 두 번째 라이트스타트신호(
Figure kpo00022
)에서 128값이 로딩된다. 즉, 제3도(a)의 (C)에서와 같이 클리어신호는 첫 번째와 세 번째 라이트스타트신호(
Figure kpo00023
)에서 클리어되고, 제3도(a)의 (D)에서와 같이 2번째 부분에서 128이 로딩된다. 이렇게 함으로써, 어드레스클럭이 4MHZ(250nsec)일 때 256개를 1H동안 리프레쉬하려면 256×250(nsec)=64μsec로 실제 1H기간인 63.5μsec 보다 크기 때문에 1H에 128개씩 분할해서 리프레쉬시켰으며 라이트는 00번지부터 순차적으로 라이트된다.
또한, 카운터(CNT4)의 RC단자를 카운터(CNT3)의 인에이블단자(ENP)(ENT)에 연결하여 256까지 계수하도록 하였으며, 카운터(CNT3)(CNT4)의 입력데이타라인에는 128이 로딩되도록하기 위해 카운터(CNT3)의 입력단자(D)에는 "1"을, 나머지 7개의 입력단자에는 "0"을 입력하였다. 즉 카운터(CNT3)(CNT4)의 각각의 데이터 입력단자에 10000000을 입력시키면, 카운터(CNT3)(CNT4)의 출력단에서는 컬럼어드레스(CA7-CA0)가 출력된다.
한편, 수직동기신호(
Figure kpo00024
)를 카운터(CNT1)(CNT2)의 로드단자(LD)에 입력하고, 3H마다 1번계수하는 메모리 라이트 인에이블 신호(MWE)를 카운터(CNT1)(CNT2)의 클럭단자(CLK)에 입력하여 로우어드레스신호를 발생시키기 위해서 카운터(CNT1)의 입력단자(D)에는 (QD)과 동일한 값을 입력시키고, 입력단자(C)에는 "0", 나머지 두 개의 입력단자(B)(A)에는 "1"을 입력하고, 카운터(CNT2)의 입력단자(D)(C)(B)(A)에는 HEX 값이 1011(B(HEX))이 되도록 입력한다.
제3도의 (b)는 (a)에 비해 넓은 시간구간으로 도시한 것이다. 이는 수직동기신호(
Figure kpo00025
)에 의해 카운터(CNT1)(CNT2)가 로딩되는 데 이때 로우어드레스(RA(7=0))에는 0이 로딩되며 수직표본화단자(VSPL)에서는 카운터(CNT1)의 입력단자(C)가 "0"이므로 "0"이 출력된다. 다음의 수직동기신호(
Figure kpo00026
)에 의해 로우어드레스단자(RA(7=0))에는 64가 로딩되며, 다음 수직동기신호(
Figure kpo00027
)에 의해 로우어드레스(RA(7=0))에는 128, 다음의 수직동기신호(
Figure kpo00028
)에 의해 192가 로딩되며, 그 다음의 수직동기신호(
Figure kpo00029
)에 의해 다시 0이 로딩된다.
여기에서 수직표본화단자(VSPL)는 실제 1V(1Vert-ical)기간중 64H만을 표본화 하기 위한 신호로 사용되며, 로우어드레스단자(RA(7=0))는 메모리의 로우어드레스(Row Address)로 사용된다. 한편 J-K 플립플롭(FF3)은 로우어드레스(RA6)를 클럭으로 하여 로우어드레스(RA7)를 만들어 내는 것으로서, 이는 J, K 단자에 연속 토글로 1,1을 각각 연결하고 로우어드레스(RA6)를 클럭단자(CLK)에 연결하여 로우어드레스(RA7)를 얻어낸다.
이와 같이 동작하는 본 발명은 로우어드레스용 카운터, 컬럼어드레스용 카운터, 3H중 1H와 2H를 구별하는 J-K 플립플롭 및 논리회로를 사용하여 로우어드레스와 컬럼어드레스를 발생시킬 수 있는 회로로서, 리프레쉬 어드레스를 별도로 마련하지 않고 3H 동안에 라이트와 리프트레쉬를 진행하며 클리어 신호와 로드 신호를 따로 설계하지 않고 라이트스타트신호(
Figure kpo00030
)와 메모리라이트인에이블신호(MWE)로서 제어할 수 있다는 효과가 있다.

Claims (1)

  1. 자화면 수직동기신호(
    Figure kpo00031
    )가 클리어단자(CLR1)(CLR2)에 입력되고 라이트스타트신호(
    Figure kpo00032
    )가 클럭단자(CLK)에 각각 입력되는 J-K 플립플롭(FF1),(FF2)으로된 3분주 회로부(1)의 내부에 구성된 플립플롭(FF1)의 출력단자(Q1)에는 라이트스타트신호(
    Figure kpo00033
    )가 입력되는 인버터(I), 오아게이트(OR), 낸드게이트(N)로 구성된 논리회로부(2)를 연결하고, 상기 논리회로부(2)의 내부에 구성된 오아게이트(OR)의 출력단자와 낸드게이트(N)의 출력단자를 컬럼어드레스카운터부(3)의 내부에 구성된 카운터(CNT3)(CNT4)의 클리어단자(CLR)와 로드단자(LD)에 각각 연결하며, 상기 3분주회로부(1)의 내부에 구성된 J-K 플립플롭(FF1)의 출력단(Q1)을 카운터(CNT1)(CNT2)와 J-K 플립플롭(FF3)으로 된 로우어드레스 카운터부(4)의 내부에 구성된 카운터(CNT1)(CNT2)의 클럭단자(CLK)에 연결하며, 상기 카운터(CNT1)(CNT2)의 로드단자(LD)에는 수직동기신호(
    Figure kpo00034
    )를 연결하고, 카운터(CNT1)의 출력단(QD)에는 J-K 플립플롭(FF3)을 연결하여 구성시킴을 특징으로 하는 PIP 메모리라이트 어드레스 발생회로.
KR1019870012557A 1987-11-07 1987-11-07 Pip 메모리의 라이트 어드레스 발생회로 KR900004666B1 (ko)

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