KR900002619B1 - 금속 실리사이드막 조성비 제어방법 - Google Patents
금속 실리사이드막 조성비 제어방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1a도는 종래의 MoSix 박막상에 A1를 부착시킨 상태를 표시한 단면도.
제 1b도는 제 1a도에 열처리를 가하여 Si가 A1중에 석출되어있는 상태를 표시한 단면도.
제 1 c도는 제 1b도에서 전면의 A1와 석출Si 제거후의 상태를 표시한 단면도.
제 2 도는 종래의 MoSix 박막이 부착되어 있는 상태를 표시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : Si기판 2 : 산화막
3 : 금속 실리사이드막 4 : 알루미늄막
5 : Si석출(도면중 동일부호는 동일 또는 상당부분을 표시한다.)
본 발명은 고융점 금속 실리사이드막 형성시의 금속과 실리콘의 조성비를 제어하는 것이다.
제 2 도는 종래의 LSI 제조과정에서 사용되는 고융점 금속중에서 MoSix막을 스퍼터링법에 의하여 웨이퍼상에 형성한 상태를 표시한 단면도이다.
도면에 있어서 1은 Si기판, 2 는 Si기판(1)상에 생성시킨 산화막, 3은 이 산화막(2)상에 스퍼터링법에 의하여 형성된 MoSix 박막이다.
종래부터 스퍼터링법에 의하여 형성된 이 산화막(2)상의 MoSix박막(3)의 Mo와 Si의 조성비는 타게트(target)재료인 Mo와 Si의 조성으로 대략 결정되었다. 안정된 Mo와 Si의 조성비는 원자비로 1 : 2 비율의 것이지만 반도체 재료로서의 Mo와 Si의 조성비는 Si웨이퍼에 스퍼터링법으로 부착시킨 MoSi를 재결정화하기 위한 열처리를 할 경우 MoSi막중에 과잉 Si가 있으므로서 MoSi막 응력에 의한 MoSi막박리를 방지하기 때문에 1 : 2∼3 사이에서 Si과잉의 것이 주로 사용되고 있다.
종래의 MoSi박막의 조성비는 사용하는 스퍼터링 타게트의 조성비에 의하여 결정되었었다. 구성비로서는 실리콘 게이트 프로세스와의 정합성으로 통상 Si/Mo비로 2. 0∼3.0의 것이 사용된다. 이 경우 막비저항이 화학량론적 당량의 2.0과 비교하여 현저하게 증가하고 배선저항이 커지게 되는 결과 LSI의 동작 스피드가 늦어지는 결점이 있었다.
본 발명은 상기한 과잉 Si를 제어하므로서 배선저항을 가능한 범위에서 낮게 제어하는 것을 목적으로 한다.
본 발명은 MoSix를 스퍼터법으로 형성후 MoSix상에 A1 또는 A1 합금막을 부착시켜 열처리를 하므로서, MoSix의 조성비를 제어하는 것이다.
본 발명에 있어 MoSix조성비 제어법은 MoSix상에 A1 또는 A1합금막을 부착시켜 열처리를 하므로서 MoSix중의 과잉 Si가 A1중에 이동하고 MoSix중의 Si의 양을 제어한다.
본 발명의 일 실시예를 도면에 따라 설명한다.
제 1 도에 있어서 4는 기히 MoSix(3)에 부착된 A1, 5는 열처리에 있어 MoSix 박막(3)에서 석출한 Si이다.
MoSix박막(3)상에 증착 또는 스퍼터법에 의하여 부착시킨 A1(4)은 약 0.5∼수 미크론의 박막이 있고, A1(4)을 부착시킨후의 열처리는 350∼550℃의 가열온도로 N2또는 H2의 분위기중에서 수분∼수시간 시행하므로서 MoSix 박막(3)중의 Si(5)를 A1(4)에 석출시킨다. 이후 MoSix 박막(3)상의 A1(4)과 석출한 Si(5)를 전면 제거하므로서 MoSix(3)의 Mo와 Si의 조성비가 스퍼터링 직후의 조성비와 상이한 것을 형성할 수가 있다.
더우기 A1을 부착시켜서 조성비를 제어하는 실리사이드는 MoSix 뿐만은 아니고 WSix, TiSix, TaSix 등이라도 좋다.
또한 상기 실시예에서는 반도체의 경우이지만 다른 금속제품이어도 상기실시예와 동일한 효과를 나타낸다.
상기한 바와같이 MoSix의 조성비를 Si석출에 의하여 제어하였으므로 A1의 막두께 및 열처리 조건을 변경하므로서 MoSix중의 과잉된 Si가 A1중에 이동하기 때문에 임의의 Mo와 Si의 조성비를 얻을 수가 있고, 이에 의하여 배선저항의 제어가 가능하게 된다.
Claims (7)
- 기판상에 스토이키오메트리(stoichiometry)에서 과잉되게 실리콘을 함유한 금속 실리사이드막을 형성할 경우에 있어서 전기 금속 실리사이드막을 기판상에 부착시킨 후 이 금속 실리사이드막상에 A1 또는 A1 합금막을 부착시키고 열처리를 하여 이 금속 실리사이드막중의 과잉 Si를 A1중에 석출시키므로서 실리사이드의 조성을 제어하는 것을 특징으로 하는 금속 실리사이드막 조성비 제어방법.
- 제 1 항에 있어서 실리사이드가 MoSix일 것을 특징으로 하는 금속 실리사이드막 조성비 제어방법.
- 제 1 항에 있어서 실리사이드가 WSix일 것을 특징으로 하는 금속 실리사이드막 조성비 제어방법.
- 제 1 항에 있어서 실리사이드가 TiSix일 것을 특징으로 하는 금속 실리사이드막 조성비 제어방법.
- 제 1 항에 있어서 실리사이드가 TaSix일 것을 특징으로 하는 금속 실리사이드막 조성비 제어방법.
- 제 1 항에 있어서 열처리가 수소 또는 질소 분위기중이며 더우기 온도가 350∼550℃일 것을 특징으로 하는 금속 실리사이드막 조성비 제어방법.
- A1막 또는 A1 합금막에 소망의 패터닝(patterning)을 실시하고 상부에 A1 또는 A1 합금이 있는 부위만의 금속 실리사이드의 실리콘 조성을 저하시켜 저저항화하는 것을 특징으로 하는 금속 실리사이드막 조성비 제어방법.
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