KR890006043Y1

KR890006043Y1 - 펄스 지연 회로

Info

Publication number: KR890006043Y1
Application number: KR2019820005802U
Authority: KR
Inventors: 요시오 도꾸야마; 겐지 이또
Original assignee: 니뽕빅터 가부시끼 가이샤; 신지 이찌로
Priority date: 1981-07-23
Filing date: 1982-07-22
Publication date: 1989-09-09
Also published as: DE3227407A1; JPS5816932U; KR840000852U; DE3227407C2

Abstract

내용 없음.

Description

펄스 지연 회로

제1도, 제4도 및 제5도는 종래 회로의 실시예를 도시한 블럭 계통도.

제2a도 내지 제2d도는 제1도의 동작 설명을 위한 신호 파형도.

제3도는 자기 기록 재생장치의 회전 드럼에 대한 회전 헤드의 부착 상태를 도시한 도면.

제6도는 본 고안 회로에 대한 제1도 실시예를 도시한 회로도.

제7a도 내지 제7i도는 제6도의 동작 설명을 위한 신호 파형도.

제8도 및 제9도는 본 고안 회로의 제2 실시예 및 다른 실시예를 도시하는 블럭 계통도.

* 도면의 주요부분에 대한 부호의 설명

1,11,11' : 드럼 픽업 헤드

4,4'5',16,21,22,24 : 모노 멀티(단안정멀티바이브레이터)

6,14,19,23 : 플립플롭 7,20,26 : 지연 펄스 출력 단자

본 고안은 펄스 지연 회로에 관한 것으로, 조정 장소가의 적은 회로 구성을 함으로써 직접 회로화하였을 때에 핀수를 증가하지 않고 입력 펄스를 일정 시간 지연할 수 있는 펄스 지연 회로를 제공하는 것을 목적으로 한다.

종래부터 입력 펄스의 반복 주파수가 변경하지 않고 소정의 일정 시간 지연한 펄스를 출력하는 펄스 지연 회로는 여러가지 용도로 제공되고 있다. 예를들면, 2개의 회전 헤드를 사용하는 헤리칼 스캔형 자기 기록 재생장치의 헤드 서보 회로에서, 제1도에 도시된 바와 같이 드럼 픽업 헤드(1)에서부터 헤드 서보 회로의 비교 신호로 된 대칭구형과(드럼 펄스)를 생성 출력하는 펄스 지연회로가 사용되고 있다. 제1도에서, (1)은 드럼 픽업 헤드이며 2개의 회전 헤드가 점대칭으로 부착된 2개의 영구자석(어느것도 도시 않음)이 그 헤드캡과 대향하는 위치를 가로지를 때마다 극성을 달리한 제2a도에 도시되는 펄스를 출력한다. 상기 드럼 픽업 헤드(1)로 부터 인출된 제2a도에 도시한 펄스는 펄스 증폭기(2),(3)에 의해 증폭된 후 단안정 멀티바이브레이터(이하 "모노멀티"라 한다. 단, 본 명세서에서는 디지탈 펄스카운트 형식의 것도 포함한다)(4),(5)에 인가되어 펄스들을 각각 별도로 트리거한다.

모노멀티(4)는 입력 펄스의 정극성 펄스로 트리거되어서 일정 펄스폭의 펄스를 발생하며, 한편, 모노멀티(5)는 입력 펄스의 부극성 펄스로 트리거되어서 일정펄스폭의 펄스를 발생한다. 이것으로 모노멀티(4)에서는 제2b도에 도시된 펄스가 인출되며, 모노멀티(5)에서는 제2c도에 도시된 펄스가 인출되어 플립플롭(6)에 인가된다. 상기 플립플롭(6)은 예를들면 모노멀티(4)의 출력 펄스의 하강 엔지에 의해 리셋트되며, 모노멀티(5)의 출력 펄스의 하강 엔지에 의해 셋트되므로서, 플립플롭 출력 단자에서부터 제2d도에서 도시된 대칭구형파를 발생 출력하며, 출력 단자(7)에 출력시킨다.

상기 대칭 구형과의 반복 주파수는 1개의 트랙에 기록 재생되는 영상 신호의 필드 주파수에 대한 1/2의 주파수이며, 모노멀티(4),(5)에 의한 일정 시간 지연된 구형파이다. 이상, 상기 종래의 펄스 지연 회로에는 지연 시간을 조정하는 회로가 모노멀티(4)와 (5)의 두 회로가 필요하였다.

그런데, 근래 기록 재생 밀도의 고밀도화에 따라, 종래에는 초대 2시간의 기록 재생이 가능한 자기테이프를 6시간으로 기록 재생하는 자기 기록 재생장치가 개발되어 상품화되기에 이르고 있으나, 그중 종래의 최대 2시간의 기록 재생을 행하는 표준 모드와, 최대 6시간의 기록 재생을 행하는 1/3모노중 어느 모드로 가장 적합한 트랙패턴을 형성할 수 있도록 각 모드 각각에 전용 회전 헤드를 사용하는 자기 기록 재생장치가 존재하고 있다. 여기서, 제3도는 상기 전용 회전 헤드를 사용하는 자기 기록 재생 장치에 대한 헤드부착 상태의 실시예를 도시한 도면으로써, (A₁)(A₂)는 트랙폭이 예를들면 58μm의 표준 모드용 회전 헤드로 회전 드럼(8)에서 180°대향한 위치에 부착되어 있으며, 또한(B₁)(B₂)는 트랙폭이 19.3μm의 1/3 모드용 회전 헤드로 회전 드럼(8)에서 서로 180°대향한 위치에 부착되어 있으며, 또한 회전 헤드(A₁)(A₂)에 대하여 회전 드럼(8)의 회전 방향상 예를 들면 70°후행하는 위치에 부착되어 있다. 따라서, 회전 드럼(8)에서 총 4개의 회전 헤드(A₁)(A₂)(B₁)(B₂)가 부착되어 있다.

이러한 자기 기록 재생 장치의 헤드 서보 회로에 대한 드럼 펄스 생성 회로부의 펄스 지연 회로는 그 중요부분을 제4도에서 도시한 바와 같이, 제1도의 모노멀티(4)(5)와 같은 모노멀티(4'),(5')의 출력 펄스에 의해 플립플롭(6)을 번갈아 반전시키는 구성으로 되어 있으며, 모노멀티(4'),(5')의 지연 시간이 절환 스위치(SW₁),(SW₂)에 의하여 표준 모드시는 접점(2H)측에, 1/3모드시에는 접점(6H)측체 절환 접촉하여 저항을 절환하므로서 행하고 있다. 이와같은 동작은 표준모드와 1/3모드시에 제3도에 도시된 바와같이 드럼 픽업 헤드로부터의 펄스에 대하여 회전 헤드의 위치가 달라지기 때문이다.

이들 제1도, 제4도에 도시된 종래의 펄스 지연 회로는 어느 것이든 시간 조정의 장소가 2개소 혹은 4개소로 많이 존재하기 때문에 지연 시간의 조정이 번잡하고, 집적 회로화(IC화)한 경우에는 핀수가 많아지는 결점이 있었다.

또한, 종래 실시예인 제5도에 도시된 바와같이 드럼 픽업 헤드(1)로부터 펄스의 한쪽 구성으로 트리거되는 모노멀티(9)의 출력 펄스를 가운트 모노멀티(10)에 인가하여, 이것에 의해 상기 펄스의 주기의 1/2주기 지연한 펄스를 얻어, 상기 펄스와 상기 입력 펄스에 의해 번갈아 플립플롭(6)의 출력을 반전시키는 구성의 펄스 지연회로도 있었다. 상기 펄스 지연 회로에 의하면 지연 시간 조정 장소는 모노멀티(9)의 시정수만으로도 가능했다. 그런데, 이 종래 회로는 고가이고, 또한 고속 검색시에 재생 수평 주사 주파수가 정규의 주파수가 되도록 회전드럼의 회전수를 변경한 경우, 그것에 대응하여 바라는 대칭 구형파가 얻어지지 않는 결점이 있었다.

본 고안은 상기의 여러 결점을 제거한 것이며, 제6도 이하의 도면과 병행하여 각 실시예에 대하여 설명한다.

제6도는 본 고안의 펄스 지연 회로에 대한 제1실시예의 회로도를 도시한다. 제6도중, (11)은 드럼 픽업 헤드이며, 2개의 회전 헤드가 설치된 회전 드럼의 회전을 검출한다. 상기 드럼 픽업 헤드(11)의 출력 펄스는 상기 드럼 픽업 헤드(1)의 출력 펄스와 동일하고, 제7A도에 도시된 바와 같이 반복 주파수 주파수가 자기 테이프(도시 않음)위의 한개의 기록 트랙에 대한 주사 주기의 2배 주기의 역수와 같은 펄스(a)가 얻어진다. 상기 펄스(a)는 2분기되어, 한쪽은 펄스 증폭기(1)에 의해 그 정극성 펄스 부분만이 증폭되어 인출되고, 다른쪽은 증폭기(13)에 의해 그 부극성 펄스만이 증폭되어 인출된다.

따라서, 펄스 증폭기(12)로부터는 제7b도에 도시된 펄스(b)가 인출되며, 플립플롭(14)의 리셋트 단자에 인가되며, 2입력 OR회로(15)의 한쪽 입력단자에 인가된다. 또한, 펄스 증폭기(13)로붙는 제7C도에 도시된 펄스(C)가 인출되며, 플립플롭(14)의 셋트 단자에 인가되며, OR 회로(15)의 다른쪽 입력 단자에 인가된다. 이로 인하여, 플립플롭(14)의 ()출력 단자로부터 제7d도에 도시된 구형파(d)가 출력되어서 2입력 AND 회로(17)의 한쪽 입력 단자에 인가되며, 이와 동시에, (Q)출력 단자로부터 구형파(d)와는 역위상인 구형파가 2입력 AND회로(18)의 한쪽 입력 단자에 인가된다. 또한, 상기 OR 회로(15)엣는 제7e도에도시된 바와같은 펄스(b)와 (c)의 논리화 펄스(e)가 인출되어, 다음 단계의 모노멀티(16)에 인가되어 논리화 펄스를 트리거한다.

상기 모노멀티(16)는 가변 저항기(VR₁)에 의해 그 시정수, 즉 지연시간이 가변 제어되는 구성으로 되어 있고, 상기 트리거에 의해 제7f도에서 도시된 바와 같은 일정 펄스폭(T_A)의 펄스(f)를 발생한다.

상기 펄스(f)는 상기 AND회로(17) 및 (18)에 각각 인가된다.

따라서 AND 회로(17)의 출력 펄스는 제7g도에서 (g)로 도시된 바와 같이 펄스폭(T_A)으로 입력 펄스(a)의 정극성 펄스 부분에 동기한 위상의 펄스로 되며, AND 회로(18)의 출력 펄스가 제7h도에서 (h)로 도시된 바와같이 펄스폭(T_A)으로 입력 펄스(a)의 부극성 펄스 부분에 동기한 펄스로 된다. 또한 플립플롭(19)은 상기 펄스(g)의 하강 엣지로 리셋트되고, 상기 펄스(h)의 하강 엣지로 셋트되기 때문에, 상기 플립플롭(19)(Q) 출력 단자에서 제7i도에 도시되는 펄스(i)를 출력하며, 출력 단자(20)에 인가된다. 상기 펄스(i)는 입력 펄스(a)와 동일 반복주파수이며, 일정 시간 지연된 대칭 구형파임을 알 수 있다. 이와같이, 본 실시예에 의하면 지연 시간의 조정은 가변 저항기(VR₁)의 1개만으로 행하고, 제1도에 도시되는 종래의 회로에 비해 조정장소를 반감할 수 있고, IC화한 경우도 핀수를 반감할 수 있다. 또한, 상기 회로는 OR 회로(15), AND 회로(17),(18)의 논리화나 플립플롭(14),(15)등으로 이뤄지기 때문에 IC화가 용이하며, 원가도 저렴하게 할 수가 있다.

다음에, 상기 표준 모드와 1/3 모드 각각에 전용 회전 헤드를 사용하는 자기 기록 재생 장치에 적용된 본 고안 회로에 대해 설명한다. 제8도는 본 고안 회로의 제2 실시예의 블럭 계통도이며, 제9도는 본 고안 회로의 다른 실시예의 블럭 계통도를 도시하고, 각 도면중 도일 구성 부분에는 동일 부호를 부여하고 있다. 제8도에 있어서는, 드럼 픽업 헤드(11')에 의해 제3도에서 도시된 바와같은 총 4개의 회전 헤드(A₁),(A₂),(B₁)(B₂)가 설치된 회전드럼의 회전이 검출되며, 회전 드럼의 회전 속도에 따른 반복 주파수의 펄스가 제6도에서 도시된 회로 구성의 지연 회로(27)에 공급되며, 이로 인하여 제7i도에 도시되는 대칭 구형파가 인출된다. 상기 대칭 구형파는 표준모드시에는 접점(2H)에 접속되는 절환 스위치(25)를 거쳐서 출력 다자(26)에 출력된다. 한편, 상기 대칭 구형파는 모노멀티(24)에 인가되며, 여기서 일정 시간 지연된다.

모노멀티(24)의 지연 시간은 가변 저항기(VR₄)에 의해 가변 조정된다. 상기 모노멀티(24)의 출력 펄스는 1/3 모드시에만 절환 스위치(25)를 거쳐 출력 단자(26)에 출력된다. 이와같이, 본 실시예에 의하면 제4도에서 도시된 종래 회로에 비해 지연 시간 조정 장소를 삭감할 수 있다.

다음은, 제9도에서 도시된 다른 실시예에 대해 설명한다. 드럼 픽업 헤드(11')의 출력 펄스는 모노멀티(21) 및 (22)에 각기 공급되어 정극성 펄스 부분, 부극성 펄스 부분으로 각각 별도로 트리거된다. 상기 모노멀티(21),(22)는 가변 저항기(VR₂),(VR₃)에 의해 지연 시간이 조정되도록 구성되어 있으며, 모노멀티의 출력 펄스는 각각 플립플롭(23)에 인가되며, 이로 인하여 제2d도 또는 제7i도에서 도시된 대칭 구형파가 인출된다.

상기 제2실시예에 의하면, 지연 시간의 조정 장소는 가변 저항기(VR₁),(VR₄)의 2 장소만으로 되므로, IC 화한 경우에 특히 적합하다.그러나, 제2 실시예는 드럼 픽업 헤드(11')의 출력 펄스에 대항 정극성 펄스 부분에서부터 출력 대칭 구형파의 하강 엣지까지의 지연 시간과 부극성 펄스 부분에서부터 출력 대칭 구형파의 상승 엣지까지의 지연 시간이 각각 동일한 경우는 유효하며, 양 지연 시간이 다를 때는 본 실시예가 바람직스럽다.

더구나, 모노멀티(24)의 지연 시간은 일정하므로, 펄스 카운트 모노멀티로써 구성하여도 된다.

또한, 상기의 각 실시예가 헤리칼스캔형 자기 기록 재생 장치의 헤드 서보 회로에 적용한 경우에 대하여 설명하였으나, 본 고안의 회로는 이러한 용도에 한정됨이 없으며 입력 펄스를 반복하여 주파수는 변경함이 없이 일정 시간 지연시키는 경우의 어떠한 용도에도 제공할 수가 있다.

상술한 바와같이, 본 고안에 의한 펄스 지연 회로는 입력 펄스의 상승 엣지 및 하강 엣지에 각각 위상 동기한 펄스를 발생하는 제1펄스 발생 회로와, 입력 펄스의 상승 엣지 및 하강 엣지 시점에서 상기 입력 펄스의 반주기보다 짧은 일정 펄스폭의 펄스를 발생하는 제2 펄스발생 회로와, 제1 및 제2 펄스 발생 회로의 각각의 출력 펄스가 공급되어 상기 일정 펄스폭과 동일한 시간이 지연되며, 입력 펄스와 동일 반복 주파수의 지연 펄스를 발생 출력하는 회로에 의해 구성되기 때문에, 모노멀티는 상기 제2 펄스 발생 회로의 일부에 사용하는 것만으로도 되며, 다른 각각의 회로는 논리 회로와 플립플롭으로 구성될 수 있으므로 지연 시간의 조정이 1장소만으로도 양호하며, 따라서 지연 시간의 조정이 간단하게 되며, 또한 IC화한 경우에는 모노멀티가 2개 필요했던 종래 회로에 비해 핀수를 삭감할 수 있고, 따라서 IC 패케이지를 소형화할 수 있으며, 칩 면적을 적게 할 수가 있고, 또한, 지연 시간을 달리하는 2종류의 지연 펄스중 한쪽을 선택적으로 출력하는 경우에 제1지연 펄스를 지연함으로서 다른 제2지연 펄스를 얻도록 하였기 때문에, 지연 시간의 조정 장소를 종래 회로에 비해 적게 할 수 있는 등의 장점이 있다.

Claims

입력 펄스의 상승 엣지 및 하강 엣지에 각각 위상 동기한 펄스를 발생하는 제1펄스 발생 회로(12,13)와, 상기 입력 펄스의 상승 엣지 및 하강 엣지 시점에서 각각 상기입력 펄스의 반주기보다 짧은 일정 펄스폭의 펄스를 발생하는 단일의 단안정 멀티바이브레이터를 포함하는 제2펄스 발생 회로(14,15,16)와, 제1 및 제2 펄스 발생회로의 각각의 출력 펄스가 공급되어 상기 일정 펄스폭과 동일 시간 지연되며, 상기 입력 펄스와 동일 반복주파수의 지연 펄스를 발생 출력하는 펄스 발생 회로(17,18,19)를 구비하며, 사용하는 단안정 멀티 바이브레이터 수가 1개로 구성된 것을 특징으로 하는 펄스지연 회로.