KR890005751A - Nand셀 구조를 갖는 불휘발성 반도체기억장치 - Google Patents

Nand셀 구조를 갖는 불휘발성 반도체기억장치 Download PDF

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KR890005751A KR1019880011972A KR880011972A KR890005751A KR 890005751 A KR890005751 A KR 890005751A KR 1019880011972 A KR1019880011972 A KR 1019880011972A KR 880011972 A KR880011972 A KR 880011972A KR 890005751 A KR890005751 A KR 890005751A
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마사히코 치바
사토시 이노우에
리이치로 시로타
료죠 나카야마
가즈노리 오우치
시게요시 와타나베
료우헤이 기리사와
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아오이 죠이치
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Abstract

내용 없음

Description

NAND셀 구조를 갖는 불휘발성 반도체기억장치.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 데이터소거모우드와 데이터기록모우드에 있어서, 본 발명 EPROM의 주요부에서 발생된 전압신호의 전형적인 파형을 나타낸 도면.
제7도 A는 데이터소거모우드에 대한EPROM의 어느 메모리세러의 전자운송메카니즘을 나타낸 도면.
제7도 B는 데이터기록모우드에 대한 EPROM의 어느 메모리셀의 전자운송메카니즘을 나타낸 도면.
제8도는 데이터독출모우드에 있어서, EPROM의 주요부에서 발생된 전압신호의 전형적 파형을 나타낸 도면.

Claims (38)

  1. 반도체기판(32)과, 이 반도체기판(32)에 제공되는 병렬의 복수비트선(BLi), 이들 비트선(BLi)에 접속되면서 대응되는 비트선(BLi)에 접속된 선택트랜지스터(QS)와 전하축적층 및 제어게이트(42)를 갖추고서 상기 선택트랜지스터(QS)와 제 1 노우드(N1)에 접속된 직렬의 메모리셀트랜지스터어레이를 갖추고 있는 복수의 NAND셀 불럭(Bij) 및 데이타기록모우드시 상기 NAND셀 블럭(Bij)을 그에 결합된 특정비트선(Bij)에 접속시켜 주기 위해 선택된 셀이 포함된 NAND셀블럭(Bij)의 선택트랜지스터(QS)를 도전상태로 해 주고, 상기 특정비트선(BLi)에 제 1 전압을 인가해 주면서 상기 특정의 NAND셀블럭(Bij)에서 선택된 메모리셀트랜지스터(Mi)으 제어게이트(42)에 상기 제 1 전압보다 낮은 제2 전압의 인가해 주며, 상기 선택된 셀과 상기 제 1 노우드(N1)사이에 위치되는 메모리셀(또는 복수의 메로리셀)의 각 제어게이트에 턴온전압을 인가해 상기 선택된 메모리셀트랜지스터(Mi)에 데이터를 저장해 줌으로써 선택된 메모리셀트랜지스터가 상기 제 1 및 제 2 전압이 작용에 의해 비도전성태로 되게 해서 상기 선택된 메모리셀트랜지스터(Mi)에 터널효과에 의해 데이터를 기록해 주는 전압제어수단을 비하여 구성된 것을 특징으로 하는 NAND 셀 구조를 갖는 불휘발성 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 각 메모리셀트랜지스터에서의 전하축적층과 기판(32)사이의 결합패시턴스 (Cfs)는 상기 전하축적층과 제어게이트(42)사이의 결합캐패시턴스(Cfs)보다 작도록 된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  3. 제 1 항에 있어서, 상기 전압제어수단은 상기 선택된 셀과 NAND셀블럭(Bij)의 타단이 제 2 노우드(N2)사이에 위치되는 메모리셀(또는 복수의 메모리셀)에 제 2 전압을 인가해 주도록 된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  4. 제 1 항에 있어서, 상기 전압제어수단은 상기 특정 NAND셀블럭(Bij)에 포함된 상기 메모리셀트랜지스터(Mi) fmf 연속적으로 선택해서 데이터를 기록하는 경우 상기 제 1 노우드(N1)로부터 떨어진 메모리셀로부터 시작되는 배열순서로 상기 메모리셀트랜지스터(Mi)를 연속적으로 선택하게 되고, 선택된 메모리셀의 제이게이트(42)에는 다른 메모리셀이 선택되는 동안 상기 제 1 전압을 인가해 주도록 된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  5. 제 1 항에 있어서, 상기 턴온전압이 상기 제 1 전압보다 높게 설정된 것은 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  6. 제 1 항에 있어서, 상기 전하축적층은 부유게이트(38)인 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  7. 제 1 항에 있어서 , 상기 전압제어수단은 데이터소거모우드시 상기 NAND셀블럭(Bij)에 포함된 상기 모든 메모리셀트랜지스커(Mi)의 제어게이트(42)에 접속된 상기 워드선에 하이레벨 전압을 인가해 줌으로써 상기 메모리셀트랜지스터(Mi)에 기록된 데이터를 연속으로 소거시키도록 된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  8. 제 1 항에 있어서, 상기 특정 NAND셀블럭(Bij)에는 그 NAND셀블럭(Bij)의 타단인 제 2 노우드(N2)와 접지전위사이에 제 2 선택트랜지스터(QS2)가 포함도어 구성된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  9. 제 8 항에 있어서, 상기 제 2 선택트랜지스터(QS2)는 데이터기록모우드시에 비도통상태로 되는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  10. 제 8 항에 있어서, 상게 제 2 선택트랜지스터(QS2)는 데이터소거모우드시 비도통상태로 됨으로써 상기 NAND셀블럭(Bij)이 접지전위로부터 전기적으로 분리되도록 해 주는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  11. 제 8 항에 있어서, 상기 제 2 선택트랜지스터( QS2)의 채널길이는 상기NAND셀블럭(Bij)을 특성비트선에 접속해 주는 상기 제 1 선택트랜지스터(QS1)의 챈널길이보다 작게 되어 있는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  12. 제 1 항에 있어서, 상기 NAND셀블럭(Bij)에 포함된 각메모리셀트랜지스터(Mi)는 기판 (32)에 형성되면서 그 기판(32)의 도전형과 반대의 도전형 불순물이 소량 도우프된 반도체층으로 이루어진 소오스와 드레인을 갖추어 구성되고, 상기 반도체층의 불순물농도는 주변회로에 구성되는 트랜지스터의 소오스와 드레인의 불순물농도보다 낮게 되어 있는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  13. 제 1 항에 있어서, 상기 NAND셀블럭(Bij)에 포함된 상기 각 메모리셀트랜지스터(Mi)에는 상기 기판(32)에 형성되면서 상기 기판(32)과는 반대의 도전형을 갖는 소오스와 드레인확산층(48,50,52,54,56.58)과, 상기 기판(32)과 상기 전하축적층사이에 형성되면서 일부가 얇게 되어 불균일한 두께를 갖는 게이트절연층(40)이 포함되어 구성된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  14. 제 1 항에 있어서, 상기 전압제어수단은 데이터기록모우드시 선택된 메모리셀에 데이터가 기록된 다음. 상기 선택된 메로리셀에 인접된 다른 메모리셀을 선택하기 위해 다른 메모리셀의 제어게이트(42)에 인가되는 전압을 저하시키기 이전에 상기 NAND셀블럭(Bij)에 접속된 상기 특정비트선(Bij)전위. (Vbit)를 일시적으로 접지전위로 설정해 주도록 된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  15. 제 14 항에 있어서, 상기 전압제어수단은 데이터소거오우드에서 데이터기록모우드로의 전환시에 상기 특정 NAND셀블럭(Bij)에 포함된 상기 각 메모리트랜지스터 (Mi) 각 제어게이트(42)에 인가되는 전위를 일시적으로 접지전위를 저하시키도록 된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치
  16. 제 1 항에 있어서, 상기 제 1 전압은 정전압이고, 상기 제 2 전압은 접지전위인 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  17. 반도체기판(32)과, 이 반도체기판(32)에 제공되는 병렬의 복수비트선(BLi), 이들 비트선(BLi)에 접속되면서 대응되는 비트선(BLi)에 접속된 선택트랜지스터(QS)와 전하축적층 과 제어게이트(42)를 갖추고서 제 1 노우드와 제 2 노우드사이에 위치됨과 더불어 상기 선택트랜지스터(QS)와 제 1 노우드(N1)에 접속된 직렬의 메모리셀어레이를 갖추고 있는 복수의 NAND셀 불럭(Bij) 및 데이타기록모우드에서 상기 셀 블럭(Bij)을 그에 결합된 특정비트선에 접속시켜 주기 위해 선택된 셀이 포함된 NAND셀블럭(Bij)의 선택트랜지스터(QS)를 도전상태로 해 주고, 상기 특정비트선(BLi)에 제 1 전압을 인가해 주면서 상기 선택된 메모리셀과 상기 제 1 노우드(N1)사이에 위치된 메모리셀(또는 복수의 메모릴셀)의 각 게이트에 “H" 레벨전압을 인가해 주고, 상기 선택된 셀로부터 상기 제 2 노우드(N2)에 위치되는 메모리셀(또는 복수의 메모릴셀)의 각 제어게이트에 "L"레벨의 전압을 인가해 줌으로써 선택된 메모리셀트랜지스터(Mi)에 데이터를 저장시켜 주는 전압 제어수단을 구비하여 구성된 것은 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  18. 제 17 항에 있어서 , 상기 메모리셀트랜지스터(Mi)에서의 상기 전하축적층과 상기 기판(32)사이의 결합캐패시턴스(Cfs)가 상기 전하축적층과 상기 제어게이트(42)사이의 결합캐패시턴스(Cfs)보다 작도록 되어있는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치
  19. 제 17 항에 있어서 , 상기 전압제어수단은 상기 특정 NAND셀블럭에 포함된 상기 메모리셀(Mi)을 선택적으로 선택해서 데이터를 기록하는 경우 상기 제 1 노우드(N1)로부터 떨어진 메모리셀 에서부터 시작되는 배치순서로 상기 메모리셀트랜지스터(Mi)를 순차로 선택해 주고, 선택된 메모리셀에는 다은 메모리셀이 선택되는 동안 그 제어게이트 “L" 레벨의 전압을 인가되는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치
  20. 제 17 항에 있어서, 상기턴온전압은 “H" 레벨전압보다 높은 것을 특징으로 하는 NAND구조를 갖는 불휘발성 반도체 기억장치
  21. 제 17 항에 있어서, 상기 전하축적층은 부유게이트(38)인 것을 특징으로 하는 NAND구조를 갖는 불휘발성 반도체 기억장치
  22. 제 17 항에 있어서, 상기 전압제어수단은 데이터소거모우드에서 상기 NAND셀블럭(Bij)에 포함된 상기 모든 메모리셀트랜지스터(Mi)의 제어게이트(42)에 접속된 상기 워드선에 하이레벨전압을 인가해 줌으로써 상기 메모리셀트래지스터(Mi)에 기록된 데이터를 연속적으로 소거시키도록 된 것을 특징으로 하는 NAND 셀 구조를 작는 불휘발성 반도체 기억장치.
  23. 제 17 항에 있어서, 상기 특정 NAND셀블럭(Bij)에는 상기 NAND셀블럭(Bij)의 타단인 제 2 노우드(N2)와 접지전위사이에 제 2 선택트랜지스터(QS2)가 포함도어 구성된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  24. 제 23 항에 있어서, 상기 제 2 선택트랜지스터(QS2)는 데이터기록모우드시에 비도통상태로 되는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  25. 제 23 항에 있어서, 상기 제 2 선택트랜지스터(QS2)는 데이터소거모우드시 비도통상태로 됨으로써 상기 NAND셀구조블럭(Bij)이 접지전위로부터 전기적으로 분리되도록 해 주는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  26. 제 23 항에 있어서, 상기 제 2 선택트랜지스터( QS2)의 채널길이는 상기NAND셀구조블럭(Bij)을 상기 특성비트선에 접속해 주는 상기 제 1 선택트랜지스터(QS1)의 챈널길이보다 작게 되어 있는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  27. 제 17 항에 있어서, 상기 NAND셀블럭(Bij)에 포함된 각 메모리셀트랜지스터(Mi)는 기판 (32)에 형성되면서 그 기판(32)의 도전형과 반대의 도전형 불순물이 소량 도우프된 반도체층으로 이루어진 소오스와 드레인을 갖추어 구성되고, 상기 반도체층의 불순물농도는 주변회로에 구성되는 트랜지스터의 소오스와 드레인의 불순물농도보다 낮게 되어 있는 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  28. 제 17 항에 있어서, 상기 NAND셀블럭(Bij)에 포함된 상기 각 메모리셀트랜지트서(Mi)에는 상기 기판(32)에 형성되면서 상기 기판(32)과는 반대의 도전형을 갖는 소오스및 드레인확산층(48,50,52,54,56,112,58)과, 상기 기판(32)과 상기 전하축적층 사이에 형성되면서 일부가 얇게 되어 불균일한 두께를 갖는 게이트절연층(40)이 포함되어 구성된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  29. 제 17 항에 있어서, 상기 전압제어수단은 데이터기록모우드시 선택된 메모리셀에 데이터가 기록된 다음. 상기 선택된 메로리셀에 인접된 다른 메모리셀을 선택하기 위해 다른 메모리셀의 제어게이트(42)에 인가되는 전압을 저하시키기 이전에 상기 NAND셀블럭(Bij)에 접속된 상기 특정비트선(Bij)전위. (Vbit)를 일시적으로 접지전위로 저하시키도록 된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  30. 제 29 항에 있어서, 상기 전압제어수단은 데이터 소거모우드에서 데이터기록모우드로의 전환시에 상기 특정 NAND셀블럭(Bij)에 포함된 상기 각 메모리트랜지스터 (Mi) 각 제어게이트(42)에 인가되는 전위를 일시적으로 접지전위를 저하시키도록 된 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체 기억장치.
  31. 제 17 항에 있어서, 상기 제 1 전압은 정전압이고, 상기 제 2 전압은 접지전위인 것을 특징으로 하는 NAND셀 구조를 갖는 불휘발성 반도체기억장치.
  32. 반도체기판(32)과 이 반도체 기판(32)상에 제공되는 병렬의 복수비트선(BLi), 이들 비트선(BLi)에 교차되도록 상기 반도체기판(32)상에 제공되는 병렬의 복수워드선(WL), 상기 비트선(BLi)과 상기 워드선(WL)의 교차점에 각각 대응되게 제공되어 메모리셀로서의 기능을 수행하면서 NAND셀 구조를 이루는 셀트랜지스터의 직렬회로를 갖는 셀어레이를 포함하게 됨과 더불어 전하축적층과 제어게이트(42)층을 갖추어 상기 전하축적층과 기판(32)측 사이에서 전하의 터널효과에 의해 데이타가 기록되는 복수의 메모리셀트랜지스터(Mi), 게이트절연층을 갖추고서 상기 셀어레이의 일단에 대응되는 비트선(BLi)을 선택적으로 접속해주는 선택트랜지스터(QS)로서 기능하는 전계효과트랜지스터(46), 상기 특정 트랜지스터가 대응되는 비트선(BLi)에 접속된 노우드로부터 떨어진 위치는 특정 메모리셀트랜지스터에서 시작되는 배치순서로 상기 메모리셀트랜지스터(Mi)를 순차적으로 활성화시킴으로써 상기 셀어레이에서의 메모리샐트랜지스트(Mi)에 대해 데이터 기록동작을 수행하기 위한 전압제어수단을 구비하여 구성된 것을 특징으로 하는 프로그래머블 ROM.
  33. 제 32항에 있어서, 상기 전압제어수단은 데이터기록 모우드에서 상기 셀어레이의 상기 메모리셀(Mi)로부터 소정의 셀이 선택된 경우 상기 비트선(BLi)과 상기 워드선(WL) 및 상기 선택트랜지스터(QS)의 게이트에 접속시켜주고, 상기 셀어레이를 그에 결합된 특정비트선(BLi)과 접속되도록 상기 선택트랜지스터(QS)가 충분히 도통상태로 되게 충분히 높은 "H" 레벨을 상기 선택트랜지스터(QS)의 게이트에 공급해주며, 상기 특정 비트선(BLi)에 "H" 또는 "L" 레벨전압을 인가해주고, 상기 메모리셀(Mi)에서의 특정비트선(BLi)으로부터 가장 멀리 위치되는 특정웰에 접속된 워드선 "L" 레벨전압을 최초로 인가해주며, 상기 셀어레이의 잔여셀에 접속된 워드선(WL)에 "H" 레벨전압을 인가해 줌으로써, 특정셀에서 데이터기록 동작이 수행되도록 해 주는 디코더회로(120)로 구성된 것을 특징으로 하는 프로그래머블 ROM.
  34. 제 33 항에 있어서, 상기 디코더회로(120)는 상기 특정셀에 데이터가 기록된 다음 그 특정셀에 인접된 다른 셀을 후속선택하기 위해 상기 특정셀에 접속된 상기 워드선(WL)이 "L"레벨전압으로 계속적으로 유지되는 동안 상기 다른 셀에 접속된 다른 워드선에 "L"레벨을 인가해 주도록 된 것을 특징으로 하는 프로그래머블 ROM.
  35. 제 32항에 있어서, 게이트층을 가지면서, 상기 셀어레이의 타단을 접속전위에 전기적으로 접속시켜주는 제 2 선택트랜지스터로서 기능하는 전계효과트랜지스터(110)가 더 구비된 것을 특징으로 하는 프로그래머블 ROM.
  36. 제 32항에 있어서, 상기 디코더회로수단(120)은 상기 셀어레이의 메모리셀(Mi)의 제어게이트(42)와 후속의 부디코더회로(Di)에 각각 접속되는 출력을 갖추고 있는 다수의 부디코더회로(Di)로 구성되고, 상기 다수의 부디코더회로(Di)중에는 상기 선택된 메모리셀을 지정해 주기 위해 최초로 입력어드레스를 인가받는 부디코더회로와, 상기 선택된 메모리셀에 접속되어 상기 선택된 메모리셀의 제어게이트에 "L"레벨의 출력전압을 공급해 주기 위한 부디코더회로가 포함되어, 상기 출력전압을 상기 선택된 메모리셀(Mi)의 소오스측에 배치된 다른 메모리셀(Mi)에 순차로 전송해 주도록 된 것을 특징으로 하는 프로그램머블 ROM.
  37. 제 32항에 있어서, 상기 입력데이터를 일시적으로 저장해 주기 위해 상기 메모리셀에 입력데이타를 인가받는 메모리수단(100)이 더 구비된 것을 특징으로 하는 프로그래머블 ROM.
  38. 제 37항에 있어서, 상기 메모리수단은 스태틱(ststic)RAM인 것을 특징으로 하는 프로그래머블 독출전용 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880011972A 1987-09-18 1988-09-16 Nand셀구조를 갖는 불휘발성 반도체기억장치 KR950004865B1 (ko)

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