KR890003404Y1 - 클럭지연회로를 이용한 고속중앙처리장치의 저속 패리패얼 칩 억세스 회로 - Google Patents

클럭지연회로를 이용한 고속중앙처리장치의 저속 패리패얼 칩 억세스 회로 Download PDF

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Description

클럭지연회로를 이용한 고속중앙처리장치의 저속 패리패얼 칩 억세스 회로
제1도는 본 고안에 따른 블럭도.
제2도는 제1도의 블럭도의 일실시예의 구체 회로도.
제3도는 제2도의 각 부분의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 발진 회로 20 : 클럭 지연회로
30 : 중앙 처리장치 40 : 디코우더
50 : 패리패얼 칩(Peripheral Chip)
본 고안은 바이페이즈 클럭(Biphase Clock)을 필요로 하는 중앙 처리장치로 시스템을 구성하는데 있어서, 전체 시스템의 속도(Speed)를 증가시키면서 패리패얼 칩들은 속도가 낮은 칩들을 사용 가능토록 한 클럭 지연 회로를 이용한 고속중장처리장치의 저속 패리패얼 칩 억세스(Access)회로에 관한 것이다.
종래에는 바이페이즈 클럭(Biphase Clock)을 사용하는 중앙 처리장치(Cental Processing Unit : 이하 CPU라 칭함)를 이용하여 전체 시스템의 속도(Sped)를 증가시키면 패리패얼 칩까지도 속도가 빠른 회로를 사용하여야 하는 문제점이 있었다.
다시 말하면 고속의 CPU를 사용하여 전체 시스템의 처리 속도를 증가시키면, 스피드 업(Sped-up)된 중앙처리 장치와 인터 페이스(Interface) 시키는 패리패얼 칩(Peripheral Chip)들 까지도 고속의 칩을 사용하는 문제가 있는 동시에 원가 상승의 문제가 있었다.
따라서 본 고안의 목적은 바이 페이즈 클럭을 사용하여 처리 속도가 고속인 중앙처리 장치로 저속의 패리페얼 칩을 억세스 할 수 있는 회로를 제공함에 있다.
본 고안의 또다른 목적은 처리 속도가 고속인 중앙 처리장치가 저석의 패리패얼 칩을 억세스 할 때만 중앙 처리장치의 바이페이즈 클럭을 지연시키는 클럭지연회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 고안은 일정주기의 바이 페이즈 클럭신호를 발진 출력하는 발진회로와, 상기 발진회로에서 출력되는 클럭신호를 반전 출력하는 동시에 소정의 논리신호가 입력시, 입력되는 바이페이즈 클럭 신호를 지연 출력하는 클럭지연회로와, 상기 클럭 지연신회로 바이페이즈 클럭신호가 출력될때에는 입출력되는 정보를 고속으로 처리하는 동시에 클럭지연신호가 입력되면, 그에 해당하는 속도로 정보를 처리하며, 입력되는 지연 클럭신호를 출력하는 CPU와, 상기 CPU에서 출력되는 어드레스 신호를 입력디코우딩하여 소정논리의 신호를 출력하는 디코우더와, 상기 디코우더에서 출력되는 소정의 논리와 상기 CPU에서 출력되는 클럭신호 및 데이터를 입력하여 클럭신호의 속도로 데이터를 억세스 하는 저속의 패리패얼 칩으로 구성함을 특징으로 한다.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 고안에 따른 클럭지연 회로를 이용한 고속 중앙 처리장치의 저속 패리패얼 칩 억세스 회로의 블럭도로서 일정의 바이페이즈 클럭신호를 출력하는 발진회로(10)와, 상기 발진회로(10)에서 출력되는 신호와 소정의 논리 신호를 입력하여 바이페이즈 클럭신호를 일정주기로 지연 출력하는 클럭 지연회로(20)와, 상기 클럭 지연회로(20)에서 출력되는 클럭신호에 대응하는 속도로 입출력되는 정보를 처리하며, 클럭신호를 출력하는 CPU(30)와, 상기 CPU(30)에서 출력되는 어드레스 신호를 입력 디코우딩하여 소정의 논리 신호를 출력하는 디코우더(40)와, 상기 디코우더(40)에서 출력되는 소정 논리신호를 칩 인에이블(Chip Enable)신호로 입력하며 상기 CPU(30)에서 출력되는 클럭신호와 데이터를 억세스하는 저속의 패리패얼 칩(50)으로 구성된다.
따라서, 발진회로(10)에서 바이페이즈 클럭신호가 발진되어 클럭 지연회로(20)로 출력되면, 클럭 지연회로(20)는 입력되는 클럭신호를 반전된 바이페이즈 클럭신호로서 CPU(30)의 클럭신호로 입력된다. 이때 바이페이즈 클럭신호를 입력한 CPU(30)는 소정의 어드레스 신호를 발생시키어 디코우더(40)로 출력하는 동시에 입력된 클럭신호와 같은 속도의 클럭신호와 데이터를 저속 패리패얼 칩(50)으로 출력한다.
한편, 상기 CPU(30)에서 출력되는 소정의 어드레스 신호를 입력한 디코우더(40)는 입력된 소정 어드레스 신호를 디코우딩하여 소정의 논리 신호를 클럭 지연회로(20)와 패리패얼 칩(50)으로 출력한다. 또 한편, 상기 디코우더(40)에서 출력되는 소정의 논리신호를 입력한 클럭 지연회로(20)는 발진회로(10)에서 출력되는 바이페이즈 클럭신호를 소정의 논리신호가 입력되는 시간까지 지연하여 CPU(30)의 클럭단자로 지연된 클럭신호를 출력한다.
따라서, CPU(30)는 지연되어 입력되는 클럭신호와 억세스 할 데니터를 패리패얼 칩(50)으로 출력한다.
이때 상기 CPU(30)에서 출력되는 지연된 클럭신호와 이에 대응하는 데이터를 입력한 패리패얼 칩(50)은 전술한 디코우더(40)에서 출력되는 소정의 논리 신호가 입력되므로서 저속의 속도로 데이타를 억세스 할 수 있다.
한편, 제2도는 본 고안에 따른 블럭도의 일실시예의 구체회로도로서, 발진회로(10)와, 낸드 게이트(21), 노아게이트(22), 래치 회로(23)로 구성된 클럭 지연회로(20)와, CPU(30)와 디코우더(40), 패리패얼 칩(50)으로 구성되며, 제3도는 제2도의 각부분의 동작 파형도이다.
상술한 도면에 의거 제2도의 동작을 상세히 설명한다.
지금 발진회로(10)에서 제3도 (a)와 같은 파형이 출력되는 낸드 게이트(21), 노아 게이트(22)의 입력단(b)에 각각 입력되면, 상기 낸드 게이트(21)는 초기 상태를 "하이"논리를 출력하는 래치 회로(23)의 출력(Q)을 입력하여 입력되는 클릭펄스를 발전하여 시간 t0에서 제3도 (e)와 같이 CPU(30)의 클럭단자(O0)로 출력한다.
[상기 노아케이트(22)의 입력단자(a)에 입력되는 신호는 "하이"인데 왜냐하면, CPU(30)가 저속 패리패얼 칩(50)만을 억세스 할 때만 디코우더(40)에 의해 "로우"가 되고 기타 다른 패리패얼 칩을 억세스 하거나, CPU(30) 자체 오퍼레이션(Operation)할 때는 하이 상태로 되기 때문이다. (SEY1)] CPU(30)는 제3도 (F)와 같이 어드레스 신호를 발생하여 디코우더(40)로 출력하는 동시에 입력된 클럭 주파수를 클럭단자(O2)을 통하여 패리패얼 칩(50)의 클럭단자(O2)로 출력한다.
또한 CPU(30)에서 출력되는 어드레스 신호를 입력한 디코우더(40)는 CPU(30)의 어드레스 신호가 소정의 신호로 될 때 즉 제3도 (f)-(1)과 같은 파형으로 입력될 때 제3도 (g)와 같이 "하이" 상태 논리를 출력하고 있었던 디코우더(40)는 제3도 (g)-(2)와 같이 "로우"상태의 신호를 패리패얼 칩(50)의 칩 인에이블 단자(CE)와 노아게이트(22)의 입력단자(a)로 출력된다.
따라서, 상기 노아게이트(22)의 출력은 제3도의 시간 t1에서의 (b)와 같이 펄스를 출력하여 래치회로(23)의 클럭 펄스로 입력된다.
한편 클럭펄스를 입력한 래치회로(23)는 제3도의 시간 t1에서 (d)-(4)와 같이 "하이"상태에서 "로우"의 레벨로 낸드게이트(21)로 출력함으로서 일정주기의 클럭펄스를 입력하고 있었던 CPU(30)는 제3도 (e)와 같이 "하이"상태로 지연된 클럭펄스를 입력한다.
이때 상기 노아게이트(22)에서 2번째 펄스가 상승에이지(Risingedge)로 될 때 래치회로(23)의 출력(Q)는 제3도 (c)와 같이 "로우"에서 "하이"로 되어 출력한다.
따라서, CPU(30)로 입력되는 지연된 클럭펄스는 끝남과 동시에 낸드 게이트(21)는 발진회로(10)에서 제3도 (a)와 같이 출력되는 클럭펄스를 제3도의 시간 t2에서(e)와 같은 파형으로 CPU(30)의 클럭단자(O0)로 입력된다.
이때 상기 CPU(30)는 지연 클럭이 하강점(Falling edge)에서 저속 패리패얼 칩 선택 어드레스 신호를 제3도 (f)-(9)와 같이 디스에이블(Diaable) 시킨다.
그러므로 상기 CPU(30)의 어드레스 신호 즉 제3도의 시간 t1에서 (f)와 같은 어드레스 신호를 입력하여 출력단자(SET1)로 "로우"의 신호를 출력하고 있었던 디코우더(40)는 제3도 (g)-(10)과 같이 "로우"에서 "하이"상태로 변환 출력함으로서 소정 상태 논리 신호를 출력하고 있었던 노아게이트(22)는 출력 차단된다.
따라서, 발진화로(10)에서 발진 출력되는 클럭신호는 낸드게이트(21)에 의해서 반전되어 고속의 클럭이 CPU(30)의 클럭단자(O0)로 입력되어 CPU(30)는 고속의 오퍼레이션(Operation)이 된다.
따라서, 상술한 바와 같이 본 고안은 바이페이즈 클럭펄스를 필요로 하는 중앙처리장치로 시스템을 구성하는데 있어서도 클럭 자연회로를 사용하여 중앙처리장치의 정보처리는 고속으로 할 수 있는 동시에 저속의 패리패얼 칩의 억세스를 할 수 있는 잇점이 있다.

Claims (2)

  1. 바이페이즈 클럭펄스를 발진출력하는 발진회로(10)를 구비한 클럭지연 회로를 이요한 고속 중앙처리장치의 패리패얼 칩 억세스 회로에 있어서, 상기 발진회로(10)에서 출력되는 클럭펄스를 입력하여 반전출력하는 동시에 소정의 논리 신호가 입력시 클럭펄스를 소정시간동안 지연출력하는 클럭 지연회로(20)와, 상기 클럭 지연 회로(20)에서 출력되는 반전된 클럭신호를 입력하여 소정의 어드레스 신호를 출력하는 동시에 고속으로 정보를 처리하며, 클럭 지연회로를 입력하면 이에 해당하는 속도로 데이터를 억세스 하는 동시에 입력되는 클럭 지연신호를 출력하는 CPU(30)와, 상기 CPU(30)에서 출력되는 소정 어드레스 신호를 입력하여 디코우딩한 소정 논리신호를 출력하는 디코우더(40)와, 상기 디코우더(40)에서 출력되는 소정의 논리 신호와 CPU(30) 에서 출력되는 소정의 논리신호와 CPU(30)에서 출력되는 클럭 지연신호 및 데이터를 입력하여 클럭 지연신호의 속도로 데이터를 억세스하는 패리패얼 칩으로 구성함을 특징으로 클럭 지연회로를 이용한 고속 중앙처리장치의 저속 패리패얼 칩 억세스 회로.
  2. 제1항에 있어서, 클럭 지면회로(20)가 발진회로(10)에서 출력되는 클럭펄스와 디코우더(40)에서 출력되는 소정의 논리 신호를 입력하여 부논리합한 후 소정 상태논리 신호를 출력하는 노아게이트(22)와, 상기 노아게이트(22)에서 출력되는 소정 상태 논리신호를 클럭 신호로 입력하여, 초기화 상태를 래치출력하는 래치회로(23)와, 상기 래치회로(23)에서 출력되는 소정의 상태 논리와 발진회로(10)에서 출력되는 클럭펄스를 입력하여 부논리곱 한 후 논리 신호를 클럭펄스로 출력함을 특징으로 하는 클럭 지연회로.
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