KR890002437B1 - 시이퀀스 제어기 - Google Patents

Abstract

내용 없음.

Description

시이퀀스 제어기

제 1 도는 본 발명의 일실시예의 블록도.

제 2 도는 제 1 도의 블록도의 타임차트도.

본 발명은 내장 프로세서에 의하여 시이퀀스 처리를 실행하는 시이퀀스 제어기(sequence controller)의 개량에 관한 것으로, 특히 다른 프로세서의 전송 데이터에 의하여 시이퀀스 처리를 행할 때에 데이터의 전송에 영향받지 않고 소정의 시이퀀스 처리를 실행할 수 있는 시이퀀스 제어기에 관한 것이다.

근년에 시이퀀스 제어기는 종래의 릴레이회로등의 개별 하드웨어로부터 프로세서를 중심으로 하는 프로그램가능한 형으로 대체되어 가고 있다.

시이퀀스 제어기는 주 제어부의 지시에 의하여 소정의 시이퀀스 처리를 실행하여 피(被)제어계를 제어하는 것으로서 주 제어부에도 프로세서가 사용되고 있다.

예를 들면, 공작기계나 로보트등(等)을 제어하는 수치제어시스템에 있어서는 수치제어장치(이하 NC라 칭함)와 시이퀀스 제어기의 쌍방에 프로세서가 갖춰져 있으며, 또 NC와 시이퀀스 제어기가 입체화된 NC내장형 시이퀀스제어기도 개발되어 있다. 이와같은 시스템에서는 시이퀀스 제어기는 NC고부터 송출되어오는 M, S, T기능명령에 따른 시이퀀스 처리를 싱행하는 시이퀀스 프로그램을 기억하는 메모리를 갖고 있으며, NC측 프로세서로부터 상기 M, S, T기능명령등의 전송을 받아서 소정의 시이퀀스 처리를 실행하는 것으로서 전송데이터의 수신, 시이퀀스 처리의 실행을 반복하여 행하는 소위 반복 연산방식을 채용하고 있다.

이와 같은 시이퀀스 제어기로서는 자기의 내장 프로세서와 NC측의 프로세서가 서로 상대방을 의식하지 않고 처리를 실행할 수 있다면 각 프로세서의 부담이 경감하여 유효 이용이 가능하다. 한편 시이퀀스 제어기는, 일단 시이퀀스 처리의 실행을 개시하면, 이를 중단하는 것을 바람직하지 못하다.

그러므로, 시이퀀스 제어기(이하 SC라 칭함)측의 시이퀀스 처리완료를 NC측의 프로세서에 통지함으로써, NC측의 프로세서로부터 SC측의 프로세서에 데이터 전송을 행하게 하여 SC측의 프로세서에 시이퀀스 처리를 재개시키는 방식이 고려된다. 그러나, NC측의 프로세서는 SC측의 프로세서의 처리완료를 감시할 필요가 있으므로, 부담이 무거우며 다른 처리의 방해가 된다. 더우기 SC측에서는 전송 데이터의 동기가 필요하게 된다.

따라서, 본 발명으 NC측 프로세서로부터 시이퀀스 제어기의 내장 프로세서에 데이터를 전송할 때에 각 프로세서가 상대방의 프로세서를 의식하지 않고 처리를 실행함으로써 각 프로세서의 유효 이용이 가능한 시이퀀스 제어기를 제공함을 목적으로 한다.

이하, 첨부 조면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

제 1 도는 본 발명의 일실시예의 블록도이고, 제 2 도는 제 1 도의 타임차트이다.

도면에서, 참고부호 1은 NC측의 프로세서로서, 도시하지 않은 종이 테이프, 메모리등으로부터의 가공 지령 입력신호에 의하여 수치제어를 실행하는 것이며, M, S, T기능명령등의 지령 데이터를 시이퀀스 제어기에 전송하며 또 시이퀀스 제어기로부터도 처리 데이터의 전송을 받는다. 참고부호 2는 시이퀀스 제어기(SC)측의 프로세서로서, NC측의 프로세서(1)로부터의 지령 데이터에 의하여 시이퀀스 처리를 실행하여 이 처리 결과를 기계측에 출력한다. 그리고 1사이클 종료할때까지 시이퀀스 처리의 실행을 중단하지 않는다. 또 기계측으로부터의 입력신호를 수신받아서 소정의 시이퀀스 처리를 실행하여 그 처리결과를 NC에 출력한다. 이 시이퀀스 처리에 소요되는 시간(즉 1사이클의 처리시간)은 입력신호나 시이퀀스 지령에 따라서 오차가 있으며 일정하지 않다. 또, 프로세서(1)(2) 모두는 마이크로 프로세서로서 구성되어 있다.

참고부호 3은 인터럽트 발생회로로서 후술하는 동작을 위하여 제공된다.

참고부호 4는 NC측의 버퍼로서, 4개의 영역을 갖고 있다. 즉, 후술하는 SC측의 버퍼로부터의 데이터를 수신받아서, NC측의 프로세서(1)에 전송하기 위한 NC측 입력영역(41)과, NC측의 프로세서(1)로부터의 데이터를 후술하는 SC측의 버퍼에 전송하기 위한 NC측 출력영역(42)과, 기계측으로부터의 입력신호를 SC측의 버퍼에 전송하기 위한 기계측 입력영역(43)과, SC측의 버퍼로부터 데이터를 기계측에 전송하기 위한 기계측 출력영역(44)으로써 구성된다.

참고부호 5는 SC측의 버퍼로서, 참고부호 4와 같이 4개의 영역을 갖고 있다.

즉, 프로세서(2)로부터의 데이터를 NC측 입력영역(41)에 전송하기 위한 제 1 의 SC측 출력영역(51)과, NC측 출력영역(42)으로부터의 데이터를 프로세서(2)에 전송하기 제 1 의 SC측 입력영역(52)과, 기계측 입력영역(43)으로부터의 신호를 프로세서(2)에 전송하기 위한 제 2 의 SC측의 입력영역(53)과, 프로세서(2)로부터의 데이터를 기계측 출력영역(44)에 전송하기 위한 제 2 의 SC륵 출력영역(54)으로써 구성된다.

다음에 작용효과에 대하여 설명한다.

먼저, 프로세서(1)로부터의 지령 데이터는 버퍼(4)의 영역(42)에 수용되고, 다음에 버퍼(4)의 영역(42)으로부터 버퍼(5)의 영역(52)에 전송되며 프로세서(2)는 버퍼(5)의 영역(52)의 데이터를 판독하여 시이퀀스 처리를 실행하는 것으로써, 기계측으로부터의 입력신호도 버퍼(4)의 영역(43)에 수용되며 이어서 버퍼(4)의 영역(43)으로부터 버퍼(5)의 영역(53)에 전송되며 프로세서(2)는 버퍼(5)의 영역(53)의 신호를 판독하여 시이퀀스 처리를 실행하는 것으로 한다. 또, 역으로 프로세서(2)로부터의 NC측에의 데이터, 기계측에의 데이터를 각각 버퍼(5)의 영역(51),(54)에 수용하고 다음에 버퍼(5)의 각 영역(51)(54)으로부터 버퍼(4)의 영역(41),(44)에 전송하며 프로세서(1)는 영역(41)의 데이터를 판독하며 또 기계측에는 영역(44)의 데이터를 전송하는 것으로 한다.

다음에, 제 2 도를 참조하여 설명을 계속하면, 프로세서(1)로부터 프로세서(2)에의 전송주기는 a에 나타낸 바와 같이 주기 T로서 일정한 것으로 한다. 즉, 버퍼(4)로부터 버퍼(5)에는 주기 T마다 데이터 전송을 행한다.

여기서, 전송주기 T는 시이퀀스 제어기로 부터의 시이퀀스 처리의 1사이클로 한다. 전술한 바와같이 1사이클에 오차가 있는 경우에는 그 평균 시간보다 다소 긴 시간으로 한다.

프로세서(1)는 주기 T로써 전송하면 되므로 부담을 극히 적으며, 또 시이퀀스 제어기의 시이퀀스 처리에 전혀 영향을 받지 않는다.

한편, 프로세서(2)로부터 프로세서(1)로의 전송주기는 b에 나타낸 바와 같으며 그 주기는 전술한 전송주기 T보다 짧으며 시이퀀스의 사양에 따라서 정해진다.

한편, 프로세서(1)는 전송완료와 함께 전송완료신호 c를 인터럽트 발생회로(3)에 송출한다.

또, 프로세서(12)는 시이퀀스 처리의 현재의 사이클이 완료한 후, 인터럽트 발생회로(3)에 사이클 완료신호 d에 송출한다. 도면에서는 하이레벨(high level)의 신호가 사이클 완료를 나타낸다.

인터럽트 발생회로(3)는 전송완료신호 c가 나타나 있으며 사이클 완료신호 d도 나타나 있는 상태에서 인터럽트 신호e를 발생한다.

인터럽트 신호 e는 프로세서(2)에 전송되며 이에 의하여 프로세서(2)는 시이퀀스의 선두에 되돌아 와서 소정의 시이퀀스 처리를 재개한다.

도면에서 f는 시이퀀스 사이클의 동작상태를 나타내는 것이다. 도면과 같이 주기 t보다 시이퀀스 사이클이 길어 졌을 때에는 프로세서(2)로부터 사이클 완료신호가 발생하지 않으므로 인터럽트 신호를 발생하지 않는다. 사이클이 종료하고 사이클 완료신호가 발생한 시점에서 인터럽트 신호가 발생하며 즉 인터럽트 신호의 발생이 사이클 완료까지 늦춰 진다.

인터럽트 발생회로(3)의 구성은 AND게이트로써 구성하면 가장 간단하며 또 플립 -플롭등(等)을 내장하며, 프로세서(1)(2)로부터는 트리거 신호를 수신받도록 하여 자기의 회로내에서 각 전송완료신소, 사이클완료신호의 리세트를 행하여도 무방하며, 그 구성은 필요에 따라서 여러가지의 변형이 가능하다.

따라서, 프로세서(2)는 특히 입력신호의 동기는 필요로 하지 않으며 또 시이퀀스 처리를 흐트리지도 않는다.

이상, 본 발명의 시이퀀스 제어기에 있어서는 NC측의 프로세서(1)로부터 미리시이퀀스 제어기측에서 예상된 처리 사이클에 의해 결정된 소정 주기 T로 지령 데이터를 전송하도록 하고 있기 때문에 프로세서(1)은 시이퀀스 제어기의 내장 프로세서(2)에서의 실제의 처리 사이클의 편차에 영향받지 않고 데이터 전송을 행할 수가 있으며, 따라서, 시이퀀스 제어기에의 입력 신호의 최소 신호폭도 주기 T만에 의해서 결정할 수 있다.

또한, 본 발명에서는 프로세서(1)로부터의 전송이 완료되고, 또한 시이퀀스 처리가 완료되고나서 인터럽트 신호를 발생하여 시이퀀스 제어기의 내장 프로세서(2)에서의 시이퀀스 처리를 재개시키고 있기 때문에, 내장 프로세서(2)에서는 입력신호 동기가 불필요하고, 프로세서(1)로부터의 지령 데이터의 전송과는 독립하여 시이퀀스 처리가 실행된다.

더욱이, 시이퀀스 완료 직후에 발생하는 인터럽트 신호에 의해 다음의 시이퀀스 처리를 재개할 수 있고, 시이퀀스의 1사이클의 처리시간에 편차가 있어도, 프로세서(2)의 다운 타임이 적다는 실용상에서의 유용한 효과도 얻어 진다.

본 발명을 일 실시예에 의하여 설명하였지만 본 발명의 주지에 따라서 여러가지의 변형이 가능하며, 이들은 본 발명의 범위로부터 배제하는 것은 아니다.

Claims (1)

1. 수치제어장치의 주 제어부의 프로세서(1)로부터 일정주기로 전송되는 지령 데이터에 따라서 소정의 시이퀀스 처리를 실행하는 프로세서(2)를 내장한 시이퀀스 제어기에 있어서, 상기 지령 데이터의 전송시마다 수치제어장치로부터의 전송완료신호와 상기 내장 프로세서(2)의 사이클 완료신호와를 검출하여 인터럽트 신호를 발생하는 수단을 가지며, 이 인터럽트 신호에 의거하여 상기 내장 프로세서(2)에서의 소정의 시이퀀스 처리를 기동시키는 것을 특징으로 하는 시이퀀스 제어기.

Images