KR880009301A - 변형 부우드 증배기 및 그 테스트 방법 - Google Patents

변형 부우드 증배기 및 그 테스트 방법 Download PDF

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Abstract

내용 없음.

Description

변형 부우드 증배기 및 그 테스트 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 변형 부우드 증배기-누산기의 블럭도.
제2도는 변형 부우드 증배기-누산기에 포함된 부우드 부호기의 블럭도.
제3도는 부우드 부호기의 회로중 하나의 실시예를 도시하는 도면.
제8도는 상기 부우드 증배기-누산기의 누산기를 갖는 행렬구성을 도시하는 도면.

Claims (17)

  1. 매번 1비트씩 중첩되는 3비트 그룹 (y(i-1)y(i)y(i+1), 여기서 n이 짝수면 i=0,2,4… n-2이고 n이 홀수면 i=0.2.4… n-1이며, 동시에 y(-1)과 n이 홀수이면 y(n)이 조정가능한 값을 갖는다)에서의 n-비트 승수가 일련의 증배값(Y′=y′(K-2)…y′(2)y′(0), 여기서 n이 짝수면 K=n이고 n이 홀수면 K=n+1이다)으로 변환되는 부우드 부호기와, 부분 곱(x·y′(j))을 형성하기 위한 멀티플렉스 회로 및, 증분 위치에서 연속적으로 얻어진 부분 곱을 가산하기 위한 전 가산기의 행렬 구성을 포함하며, m-비트 피승수(X=(x(m-1…x(1)x(0), 여기서 x(0)는 최하위 비트)를 n-비트 승수(Y=y(n-1)…y(1)y(O), 여기서 y(0)는 최하위 비트)로 증배하기 위한 변형 부우드 증배기를 테스트하는 방법으로서, 상기 방법에 따라 다수의 테스트 패턴이 특별히 인가된 X,Y값을 기초로 하여 상기 변형 부우드 증배기에서 얻어지고, 상기 테스트 패턴이 상기 변형 부우드 증배기가 결함이 있는지를 나타내는 값을 변형 부우드 증배기의 출력상에서 발생하는 그런 변형 부우드 증배기 테스트 방법에 있어서, 1비트썩 중첩되는 3비트의 모든 그룹이 모든 8입력 신호 조합을 연속적으로 형성하는 것에 대한 테스트 패턴이 발생되는데, 부우드 부호기에 동시에 인가될 3비트 그룹의 일치하는 시리이즈가 부우드 부호기와 멀티플렉스 회로에 대한 테스트 패턴의 Y부분을 함께 형성하며, 부우드 부호기 또는 멀티플렉스 회로에서 발생하는 어떠한 에러도 테스트 패턴의 관련된 X부분에 의해 멀티플렉스 회로를 통해 전달되고, 각각의 테스트 패턴과 관련된 제1값이 y(1)과 n이 홀수일때는 y(n)의 조정가능한 값에 대해 부우드 부호기에서 할당되며, 또한 모든 8입력 신호 조합이 행렬 구성의 많은 전 가산기의 3입력에 연속적으로 인가되는 것에 대한 테스트 패턴이 발생되는데, 매번 1 및 동일한 입력 신호 조합이 테스트될 전 가산기 그룹에 연속적으로 인가되고, 행렬 구성에 대한 관련 테스트 패턴과 연관된 제2값이 행렬 구성의 전 가산기의 제1열을 구성하는 전 가산기의 캐리 입력과, 얻어질 곱(X,Y)의 최하위 비트를 결정하는 전 가산기의 캐리입력에 인가되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  2. 멀티플렉스 회로가 멀티플렉서의 열로 형성되는 제l항에 청구된 바와같은 방법에 있어서, 부우드 부호기와 멀티플렉스 회로에 형성되는 조합을 테스트하기 위해, 발생할 수도 있는 스턱-앳-1에러에 대한 14개의 테스트 패턴과 발생할 수도 있는 스턱-앳-1에러에 대한 9개의 테스트 패턴이 사용되며, 각각의 테스트 패턴이 각 멀티플렉서에 대해 특별히 인가된 2개의 연속한 비트x(i-1)과 x(i)(여기서 i=-1,0,1,…m)와 함께 y(-1)과 만일 n이 홀수면 y(n)에 의해 보족되어 특별히 인가된 Y-값으로 이루어지며, 비트 x(-2), x(-1) 및 x(m)은 테스트하는 동안에 관련 증배값에 의해 영구적으로 결정되는 값을 갖는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  3. 제2항에 있어서, 발생할 수도 있는 스턱-앳-l에러에 대해 사용된 l4개의 테스트 패턴이 제13도의 테이블에 도시된 x(i-1)x(i):y(-1)y(0)y(1)y(2)…의 값으로 형성되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  4. 제2항 또는 3항에 있어서, 발생할 수도 있는 스턱-앳-0에러에 대해 사용된 9개의 테스트 패턴이 제12도의 테이블에 도시된 x(i-1)x(i):y(-1)y(0)y(1)y(2)…의 값으로 형성되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  5. 제2항에 있어서, 발생할 수도 있는 스턱-앳-1에러에 대해 사용된 14개의 테스트 패턴과, 발생할 수도 있는 스턱-앳-0에러에 대해 사용된 9개의 테스트 패턴이 두가지 형태의 에러에 대한 15개의 테스트 패턴 셋트를 형성하기 위해 결합되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  6. 제5항에 있어서, 결합된 셋트의 15개의 테스트 패턴이 제14도의 테이블에 도시된 x(i-1)x(i):y(-1)y(0)y(1)y(2)…의 값으로 형성되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  7. 선행항중 어느 한 항에 있어서, 행렬 구성에 대한 각 테스트 패턴이 1/2K의 부분곱으로 이루어지며, 모든 8개의 입력 신호 조합을 사용하여, 얻어질 곱(X,Y)의 최상위 비트를 결정하는 전 가산기를 제외하고 행렬 구성의 모든 전 가산기를 테스트하고, 8개의 입력 신호 조합중 6개를 사용하여, 얻어질 급(X,Y)의 최상위 비트를 결정하는 전 가산기를 테스트하기 위해 총 l5+2(1/2K-1)의 테스트 패턴이 사용되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  8. 제7항에 있어서, 얻어진 곱(X,Y)의 최상위 비트를 결정하는 전 가산기는 8개의 입력신호 조합중 2개의 잔여 입력 신호 조합을 사용하여 테스트되고 또한 상기 행렬 구성을 테스트하는데 사용된 상기 테스트 패턴중 2개의 사용에 부가하여 상기 전 가산기의 입력신호증 하나를 반전시킴으로써 테스트되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  9. 변형 부우드 증배기가 전 가산기로 구성되고 행렬 구성에 접속된 누산기를 포함하는 선행항중 어느 한 항에 청구된 바와같은 방법에 있어서, 8개의 입력신호 조합중 6개를 사용하여 누산기의 전 가산기를 테스트 하기 위해, 행렬 구성을 테스트하는데도 또한 사용된 6개의 테스트 패턴이 사용되며, 누산기로 부터 얻어질 값의 최하위 비트를 전 가산기의 캐리 입력이 상기 누산기에 대해 관련 테스트 패턴과 연관된 값을 수신하는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  10. 제9항에 있어서, 8개의 입력신호 조합중 2개의 잔여 입력신호 조합을 사용하여 누산기의 최하위 부분의 전 가산기를 테스트하기 위해, 서로의 같은 비트(bit-wise)의 반전 표시인 2개의 다른 테스트 패턴이 사용되며, 상기 2개의 테스트 패턴중 제l패턴은 상기 행렬 구성에 연속적으로 2번 인가되고, 그후 상기 2개의 테스트 패턴중 제2패턴이 거기에 인가되며, 2개의 잔여 입력신호 조합을 사용하여 누산기의 최상위 부분을 테스트하기 위해 최상위 전 가산기, 2개를 제외한 최상위 전 가산기, 4개를 제외한 최상위 전 가산기의 입력신호중 하나가 반전되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  11. 제1항 내지 6항중 어느 한 항에 있어서, 모든 8개의 입력신호 조합을 사용하여 행렬 구성의 모든 전 가산기를 테스트하는데 사용된 테스트 패턴의 수는 비트에서 승수 Y의 길이에 무관하며, 상기 전 가산기를 테스트하기 위해, 다음의 전 가산기 입력신호 즉 행렬 구성의 각 열의 최상위 전 가산기와 행렬 구성의 제1열의 2개를 제외한 최상의 전 가산기, 4개를 제외한 최상위 전 가산기 등등의 입력신호와, 전 가산기의 선행 열의 하나를 제외한 최상위 전 가산기와, 전 가산기의 선행 열의 한 전 가산기로부터 기원하는 얻어진 곱의 최상위 비트를 결정하는 전 가산기의 입력신호 및, 상기 후사 입력신호에 일치하며, 제1열의 하나를 제외한 최상위 전 가산기의 입력신호가 반전되는 것을 특징으로 하는 변형 부우드 증배기 테스트 방법.
  12. 매번 1비트씩 중첩되는 3비트 그룹 (y(i-1)y(i)y(i+1), 여기서 n이 짝수면 i=0,2,4… n-2이고 n이 홀수면 i=0.2.4… n-1이며, 동시에 y(-1)과 만일 n이 홀수이면 y(n)이 조정가능한 값을 갖는다)에서의 n-비트 승수가 일련의 증배값(Y′=y′(K-2)…y′(2)y′(0), 여기서 n이 짝수면 K=n이고 n이 홀수면 K=n+1이다)으로 변환되는 부우드 부호기와, 부분 곱(x·y′(j))을 형성하기 위해 부우드 부호기에 접속된 멀티플렉스 회로 및, 증분 위치에서 연속적으로 얻어진 부분 곱을 가산하기 위해 멀티플렉스 회로에 접속된 전 가산기의 행렬 구성을 포함하며, 선행항중 어느 한 항에서 청구된 바와같은 방법에 의해 테스트될수 있으며, n-비트 피승수(X=(x(m-1…x(1)x(0), 여기서 x(0)는 최하위 비트)를 n-비트 승수(Y=y(n-1)…y(1)y(0), 여기서 y(0)는 최하위 비트)로 증배하기 위한 변형 부우드 증배기에 있어서, 상기 부우드 부호기는 y(-1)과 만일 n이 홀수면 또한 y(n)의 소정가능한 값에 대한 접속부를 포함하여, 상기 접속부를 통해 관련 테스트 패턴과 연관된 제l값이 상기 부우드 부호기에 인가되고, 또한 상기 부우드 부호기에는 행렬 구성의 전 가산기의 제1열을 구성하는 전 가산기의 캐리 입력과 얻어질 곱(X,Y)의 최하위 비트를 결정하는 전 가산기의 캐리입력에 대한 접속부가 제공되며, 이 접속부를 통해 상기 행렬 구성에 대한 관련 테스트 패턴과 연관된 제2값이 관련된 전 가산기에 인가되는 것을 특징으로 하는 변형 부우드 증배기.
  13. 제12항에 있어서, 상기 행렬 구성이 관련 전 가산기의 3입력중 하나에 대한 접속부에서, 8개의 실현 가능한 입력신호 조합의 2개의 예정된 입력신호 조합을 사용하여, 얻어진 곱(X,Y)의 최하위 비트를 결정하는 전 가산기를 테스트하기 위해, 인버터와, 인버터를 스위칭하기 위한 스위칭 수단을 구비하는 것을 특징으로 하는 변형 부우드 증배기.
  14. 전 가산기로 구성되며 상기 행렬 구성에 접속되어 있는 누산기를 구비하는, 제12항 또는 13항에서 청구된 바와같은 변형 부우드 증배기에 있어서, 누산기로 부터 얻어질 값의 최하위 비트를 결정하는 전 가산기의 캐리 입력에 대한 접속부가 제공되며, 누산기에 대한 관련 테스트 패턴과 연관된 값이 상기 접속부를 통해 인가되는 것을 특징으로 하는 변형 부우드 증배기.
  15. 제14항에 있어서, 상기 누산기가 최상위 전 가산기, 2개를 제외한 최상위 전 가산기, 4개를 제외한 최상위 선 가산기등의 관련 입력에 대한 접속부에서, 8개의 실현가능한 입력신호 조합중 2개의 예정된 입력신호 조합을 사용하여, 상기 누산기의 최상의 부분을 테스트하기 위해, 인버터와, 상기 인버터를 스위칭하기 위한 스위칭 수단을 구비하는 것을 특징으로 하는 변형 부우드 증배기.
  16. 제12항에 있어서, 상기 행렬 구성이 다음의 전 가산기 입력에 대한 접속부에서, 즉 행렬 구성의 각 1열의 2개를 제외한 최상위 전 가산기, 4개를 제외한 최상위 전 가산기등의 캐리 입력과, 각 열의 하나를 제외한 최상위 전 가산기와, 전 가산기의 선행 열의 한 전 가산기의 합 신호나 혹은 전 가산기의 제1열이 관계되면 매체 신호를 수신하도록 되어 있으며 얻어질 곱의 최상위 비트를 결정하는 전 가산기의 입력에 대한 접속부에서, 상기 행렬 구성을 테스트하기 위해, 인버터와, 상기 인버터를 스위칭 하기 의한 스위칭 수단을 구비하는 것을 특징으로 하는 변형 부우드 증배기.
  17. 제12항 내지 16항중 어느 한 항에 청구된 바와같은 변형 부우드 증배기를 포함하는 집적회로.
    ※ 참고사항 : 최초출된 내용에 의하여 공개하는 것임.
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