KR880005683A - Lsi칩 실장(實裝)구조체 - Google Patents

Lsi칩 실장(實裝)구조체 Download PDF

Info

Publication number
KR880005683A
KR880005683A KR870010825A KR870010825A KR880005683A KR 880005683 A KR880005683 A KR 880005683A KR 870010825 A KR870010825 A KR 870010825A KR 870010825 A KR870010825 A KR 870010825A KR 880005683 A KR880005683 A KR 880005683A
Authority
KR
South Korea
Prior art keywords
group
solder bump
lsi chip
connection pad
mounting structure
Prior art date
Application number
KR870010825A
Other languages
English (en)
Inventor
후미오 나까노
고우 혼죠
다사오 소가
Original Assignee
미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미다 가쓰시게, 가부시기가이샤 히다찌세이사꾸쇼 filed Critical 미다 가쓰시게
Publication of KR880005683A publication Critical patent/KR880005683A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Abstract

내용 없음

Description

LSI칩 실장(實裝)구조체
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 LSI칩 실장(實裝)구조체의 예이고, (a)는 단면도, (b)는 캐리어기판측에서본 평면도,
제2도는 본 발명에 있어서의 LSI칩 상의 땜납범프(bump)의 배치예를 나타낸 평면도이다.

Claims (12)

  1. 땜납범프군을 구비한 LSI 칩과, 상기 땜납범프군과 대응하는 접속패드군을 구비한 캐리어기판을 플립칩 접합에 의하여 접속한 LSI칩 실장체에 있어서, 상기 땜납범프군을 패턴화된 복수개의 땜납범프군의 단위로 분할 할 수 있게 배열되어 있고, 또한 상기 접속패드군은 패턴화된 복수개의 접속패드군의 단위로 분할할수 있게 배열되어 있는 것을 특징으로 하는 LSI칩실장 구조체.
  2. 땜납범프군을 구비한 LSI칩과, 상기 땜납범프군과 대응하는 접속패드군을 구비한 케리어기판을 플립칩 접합에 의하여 접속한 LSI칩 실장구조체에 있어서, 상기 땜납범프군을 패턴화된 복수개의 땜납범프군의 단위로 분할 할 수 있도록 배열되어 있고 상기 접속패드군은 패턴화된 복수개의 접속패드군의 단위로 분할 할수 있도록 배열되어 있고, 또한 상기 땜납군과 접속패턴군의 각각 2개이상의 다른 패턴의 단위로 구성되어 있는 것을 특징으로 하는 LSI칩 실장구조체.
  3. 땜납범프군을 구비한 LSI칩과, 상기땜납범프군과 대응하는 접속패드군을 구비한 캐리어 기판을 플립칩접합에 의하여 접속한 LSI칩 실장장치에 있어서, 상기 땜납범프군은 패턴화된 복수개의 땜납군의 단위의 반복 집합체에 의하여 구성되어있고, 또한 상기 접속패드군은 패턴화된 복수개의 접속패트군의 단위의 반복집합체에 의하여 구성되어 있는 것을 특징으로 하는 LSI칩 실장구조체.
  4. 땜납범프군을 구비한 LSI칩과, 상기 땜납범프군과 대응하는 접속패드군을 구비한 캐리어 기판을 플립칩 접합에 의하여 접속한 LSI칩 실장구조체에 있어서, 상기 땜납범프군은 패턴화된 복수개의 땜납범프군의 단위의 집합체에 의하여 구성되어있고, 상기 접속패드군을 패턴화된 복수개의 접속패드군의 단위의 집합체에 의하여 구성되어있고 또한 상기 땜납범프군과 접속패드군의 각각은 2개 이상의 다른 패턴의 단위에 의하여 구성되어 있는 것을 특징으로 하는 LSI칩 실장구조체.
  5. 땜납범프군을 구비한 LSI칩과 상기 땜납범프군과 대응하는 접속패드군을 구비한 캐리어 기판을 플립칩접합에 의하여 접속한 LSI칩 실장구조체이 있어서, 상기 땜납범프군은 패턴화된 복수개의 땜납범프군의 단위로 분할 할 수 있도록 배열되어 있고 또한 상기 패드군은 패턴화된 복수개의 접속패드군의 단위로 분할 할수 있도록 배열되어 있고, 그 땜납범프군의 접합부에 있어서의 칩과 캐리어 기판과의 공극부가 수지로 충정되어 있는 것을 특징으로 하는 LSI칩 실장구조체.
  6. 제5항에 있어서, 상기 충전수지의 열팽창계수가 상기 칩과 캐리어 기판의 열팽창계수의 사이의 열팽창계수를 가지는 것을 특징으로 하는 LSI칩 실장구조체.
  7. 제5항에 있어서, 상기 충전수지의 유리전이온도가 150℃이상에서 열팽창 계수가 40×10-6/℃ 이하 인것을 특징으로 하는 LSI칩 실장구조체.
  8. 제5항에 있어서, 상기 충전수지의 유리 전이온도가 150℃이상에서 열팽창계수가 (5-30)×10-6/℃이하인것을 특징으로 하는 LSI칩 실장구조체.
  9. 땜납범프군을 구비한 LSI칩과 상기 땜납범프군과 대응하는 접속패드군을 구비한 캐리어 기판과를 플립칩 접합에 의하여 접속한 LSI칩 실장구조체에 있어서, 상기 땜납범프군은 복수개의 땜납범프군의 단위로 분할 할 수 있도록 배열되어 있고, 또한 상기 접속패드군은 패턴화된 복수개의 접속패드군의 단위로 분할 할 수 있도록 배열되어 있고 상기 캐리어 기판은 상기 접속패드군이 형성되어 있는 개소에 관통공이 형성되고, 그 관통공내에는 도체가 설치되고 그단부에 외부접속용의 접속패드를 가지며 상기 땜납범프군의 접합부에 있어서의 칩과 캐리어 기판과의 공극부가 수지로 충전되어 있는 것을 특징으로 하는 LSI칩 실장구조체.
  10. 제9항에 있어서, 상기 충전수지의 열팽창계수가 상기 칩과 캐리어 기판의 열팽창계수의 사이의 열팽창 계수를 가지는 것을 특징으로 하는 LSI칩 실장구조체.
  11. 제9항에 있어서, 상기 충전수지의 유리 전이온도가 150℃이상에서, 열팽창계수가 40×10-6/℃ 이하 인것을 특징으로 하는 LSI칩 실장구조체.
  12. 제9항에 있어서, 상기 충전수지의 유리 전이온도가 150℃에서 열팽창계수가 (5-30)×10-6/℃이하인것을 특징으로하는 LSI칩 실장구조체.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR870010825A 1986-10-13 1987-09-29 Lsi칩 실장(實裝)구조체 KR880005683A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61241314A JPH0738401B2 (ja) 1986-10-13 1986-10-13 Lsiチツプ実装構造体
JP241314 1986-10-13

Publications (1)

Publication Number Publication Date
KR880005683A true KR880005683A (ko) 1988-06-30

Family

ID=17072448

Family Applications (1)

Application Number Title Priority Date Filing Date
KR870010825A KR880005683A (ko) 1986-10-13 1987-09-29 Lsi칩 실장(實裝)구조체

Country Status (2)

Country Link
JP (1) JPH0738401B2 (ko)
KR (1) KR880005683A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2592308B2 (ja) * 1988-09-30 1997-03-19 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
US5166773A (en) * 1989-07-03 1992-11-24 General Electric Company Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid
JPH0476219U (ko) * 1990-11-15 1992-07-03
JP2826049B2 (ja) * 1992-11-18 1998-11-18 松下電子工業株式会社 半導体装置およびその製造方法
JP2518508B2 (ja) * 1993-04-14 1996-07-24 日本電気株式会社 半導体装置
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
FR2782840B1 (fr) * 1998-08-25 2003-09-05 Commissariat Energie Atomique Circuit electronique et procede de realisation d'un circuit electronique integre comprenant au moins un composant electronique de puissance dans une plaque de substrat
US6405429B1 (en) * 1999-08-26 2002-06-18 Honeywell Inc. Microbeam assembly and associated method for integrated circuit interconnection to substrates
EP1359617A1 (fr) * 2002-04-29 2003-11-05 Valtronic S.A. Procédé de fabrication de modules électroniques

Also Published As

Publication number Publication date
JPH0738401B2 (ja) 1995-04-26
JPS6395638A (ja) 1988-04-26

Similar Documents

Publication Publication Date Title
KR960035835A (ko) 반도체장치와 그 제조방법
KR940022755A (ko) 반도체 장치 및 그 제조방법과 반도체장치용 리드프레임(Lead frame)
EP0329133A3 (en) Flip substrate for chip mount
KR930001365A (ko) 복합 플립 칩 반도체 소자와 그 제조 및 번-인(burning-in) 방법
KR880013241A (ko) 다중칩 모듈 구조체
KR970017920A (ko) 반도체장치 및 그 제조방법
JPS57207356A (en) Semiconductor device
CA2242802A1 (en) Mounting structure for one or more semiconductor devices
KR970067787A (ko) 반도체장치
KR830004676A (ko) 회로 패키지들의 제조방법
KR930009036A (ko) 반전형 IC의 제조방법 및 그것을 사용한 IC모듈(module)
KR940001363A (ko) 로우 프로필 오버몰드된 패드 배열 반도체 디바이스 및 그 제조방법
KR950015725A (ko) 전단 응력의 발생을 방지할 수 있는 반도체 장치
KR850002173A (ko) 집적회로 소자내의 칩 지지패드를 접지시키기 위한방법
KR880005683A (ko) Lsi칩 실장(實裝)구조체
KR970023907A (ko) 반도체 장치
KR920010761A (ko) 반도체소자실장방법
KR920010872A (ko) 멀티칩 모듈
KR930005101A (ko) 테이프 자동 결합 반도체 장치
KR950012694A (ko) 반도체 장치
KR940006187Y1 (ko) 반도체장치
KR900019545A (ko) 표면장착용 배선기판의 제조방법
EP1041618A4 (en) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, PRINTED CIRCUIT BOARD AND ELECTRONIC EQUIPMENT
JPS57181144A (en) Semiconductor device
EP0268111A3 (en) Interposer chip technique for making engineering changes between interconnected semiconductor chips

Legal Events

Date Code Title Description
A201 Request for examination
SUBM Submission of document of abandonment before or after decision of registration