KR880004657A - 비트 전송 속도 감소 방법 및 그 회로 장치 - Google Patents

비트 전송 속도 감소 방법 및 그 회로 장치 Download PDF

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Abstract

내용 없음

Description

비트 전송 속도 감소 방법 및 그 회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이벤트의 발생을 개시하는 표를 도시한 도면.
제2도는 상기 이벤트의 분할을 설명하는 또 다른 표를 도시한 도면.
제6도는 본 발명에 따른 비디오 신호를 코딩하기 위한 장치의 회로 다이어그램.

Claims (10)

  1. 디지탈로 표시된 값의 순차로 구성되었으며 런에서 가장 빈버히 발생하는 신호 값 A를 포함하는 신호를 코딩할 때 비트 전송 속도 감소 방법에 있어서, 후프만 코드워드는, 상기 런에 후속되는 신호 값과 함께 한 또는 상기 런에 선행되는 신호 값과 함께한 신호 값 A의 각 런 길이 0, 1, 2등에 할당되는 것을 특징으로 하는 비트 전송 속도 감소 방법.
  2. 제1항에 있어서, 상기 후프만 코드워드는, 상기 런이 선정된 길이를 초과할 때와 후속되는 또는 선행하는 신호 값이 선정된 값을 초과할때, 상기 런에 후속되는 신호 값과 함께 한 또는 상기 런에 선행하는 신호 값과 함께한 신호값 A의 각 런에 할당되는 것을 특징으로 하는 비트 전송 속도 감소 방법.
  3. 제1 또는 2항에 있어서, 선행 또는 후속 신호값과 함께한 신호값 A의 런이 선정된 길이를 초과하면, 상기 전체 런은 각 섹션의 길이가 설정된 값 이하로 되는 방식으로 섹션으로 떨어지며, 후프만 코드워드는 각 섹션으로 할당되는 것을 특징으로 하는 비트 전송 속도 감소 방법.
  4. 제1, 2 또는 3항에 있어서, 상기 신호는, 후속되는 양자화로 비디오 신호의 픽셀을 블록 모양으로 변환한 후에 나타나는 계수의 순차를 포함하며, 상기 신호값 A는 제로값인 것을 특징으로 하는 비트 전송 속도 감소 방법.
  5. 제1항에 있어서, 블록의 마지막 후프만 코드워드의 비전송의 장점 및 단점이 동일하게 긴 블록의 구조를 갖는 신호에서 체크되며, 장점이 우세한 경우에 상기 후프만 코드워드는 전송되지 않으며 결국 마지막 후프만 코드워드와 같이 선행하는 후프만 코드워드를 갖는 체크가 반복되는 것을 특징으로 하는 비트 전송 속도 감소 방법.
  6. 제5항에 있어서, 체크된 후프만 코드워드는, 신호값 A의 결합된 런의 길이가 후속되는 신호값의 크기에 종속되는 장벽을 초과하면, 전송되지 않는 것을 특징으로 하는 비트 전송 속도 감소 방법.
  7. 제6항에 있어서, 상기 신호는 후속되는 양자회로 비디오 신호의 픽셀을 블록모양으로 변환한 후에 나타나는 계수의 순차를 포함하며, 체크된 후프만 코드워드는, 결합된 제로 런의 길이가 5보다 크며 후속되는 신호값의 크기가 제로가 아닌 가능한 가장 작은 값을 갖을때, 전송되지 않는 것을 특징으로 하는 비트 전송 속도 감소 방법.
  8. 제 4 또는 7항에 있어서, 상기 후프만 코드워드는, 제로 러늘 뒤따르는 또는 앞서는 그 계수의 부호에 무관하며 상기 부호는 분리된 비트에 의해 코드되는 것을 특징으로 하는 비트 전송 속도 감소 방법.
  9. 제1 내지 8항중 어느 한 항에 청구된 방법을 수행하기 위한 회로장치에 있어서, 이진 코드된 계수는 선정된 지연으로 메모리(PROM)의 어드레스 입력 및 비교기회로(K)의 제1입력(E1)으로 인가되며, 카운터(Z)가 구비되는데 그 계수는 메모리(PROM)의 또다른 어드레스 입력 및 비교기 회로 (K)의 제2입력(E2)으로 인가되며, 비교기 회로(K)는, 제로값 계수가 제1입력(E1)에 존재할때, 제1입력(A1)으로부터 카운터(Z)에 카운팅 펄스를 제공하며 계수가 비교기 회로(K)의 메모리에 저장된 값을 초과하지 않을 때 카운팅 펄스 공급을 위한 조건이 충족되지 않으면 제2출력(A2)으로부터 펄스를 공급하며, 상기 카운터(Z)는 비교기 회로(K) 제2출력(A2)의 펄스에 의해 리세트되며, 메모리(PROM)의 출력에 존재하는 코드워드는 중간 메모리(FF)로 전달되는 것을 특징으로 하는 회로 장치.
  10. 제9항에 있어서, 상기 계수값만이 메모리(PROM) 및 비교기 회로(K)의 어드레스 입력으로 인가되며 상기 계수의 부호 비트가 분리된 방식을 통해 회로 장치의 출력(A)으로 공급되는 것을 특징으로 하는 회로 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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