KR870000639A - 2-위상 논리(Phase Logic)용 직렬가산/감산 집적회로 - Google Patents

2-위상 논리(Phase Logic)용 직렬가산/감산 집적회로 Download PDF

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KR870000639A
KR870000639A KR1019850004432A KR850004432A KR870000639A KR 870000639 A KR870000639 A KR 870000639A KR 1019850004432 A KR1019850004432 A KR 1019850004432A KR 850004432 A KR850004432 A KR 850004432A KR 870000639 A KR870000639 A KR 870000639A
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract

내용 없음.

Description

2-위상 논리(Phase Logic)용 직렬가산/감산 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 블럭도,
제2도는 본 발명에 따른 회로도,
제3도는 2-위상 로직 클럭펄스 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이타 입력부 2 : 가/감산 제어부
3 : 연산 제어부 4 : 연산부
5 : 출력부

Claims (1)

  1. 가/감산할 두 입력데이타 신호를 외부 제어신호 CTL,에 의해 제어되어 클럭에의 순차적으로 인에이블 되도록한 데이타입력부(1)와, 외부 제어신호 CTL의 신호를 받아 2-위상논리(2-Phase Logic) 클럭에 의해 분주되어 원-쇼트(one-shot)펄스로 SUB, ADD제어신호를 출력되도록한 가/감산제어부(2)및, CTL신호와 입출력 제어클럭 P2로 가/감산에 따른 새로운 캐리발생 게이트를 인에이블시키도록 한 연산제어부(3)와, 전발생캐리가 다시 연산하는 연산부(4)및, 새로운 캐리가 클럭에 동기시켜 가산되도록 하여 출력부(5)로 출력되도록 구성됨을 특징으로 하는 2-위상 논리(2-Phase Logic)용 가산/감산 직렬 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850004432A 1985-06-21 1985-06-21 2-위상 논리용 직렬가산/감산 집적회로 KR880001400B1 (ko)

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