KR860000118B1 - 디지탈 신호 처리장치 - Google Patents

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Abstract

내용 없음.

Description

디지탈 신호 처리장치
제1도 내지 제4(a)도, 제4(b)도는 각각 PCM오디오신호를 기록, 재생하기 위한 데이터 포오메트(data format)의 1예를 표시하는 타임차아트.
제5도는 본 발명에 관한 디지탈신호 처리장치의 1실시예를 표시하는 블록구성도.
제6(a)도 내지 제6(d)도는 각각 동실시예의 동작을 설명하기 위한 타임차아트이다.
본 발명은 오디오신호등의 정보신호를, 예를 들어 PCM신호등의 디지탈데이터로 변환한 실신호데이터와 이 실신호데이터의 형식판별이나 제어등에 사용되는 제어데이터를 처리하는 디지탈신호 처리장치에 관한 것으로서, 특히 제어데이터에 대한 착오검출능력을 향상시킨 것에 관한 것이다.
주지와 같이, 예를 들면 음악등의 오디오신호를 PCM화하여, 일반가정용 비데오 테이프 레코오더로 기록재생할 경우에는, 이 PCM오디오신호를 NTSC방식등의 표준 텔레비전신호에 준한 형식의 데이터 포오메트의 신호로 변환할 필요가 있다.
이와 같은 PCM화의 1예로서, 좌우 2채널의 스테레오 오디오신호를 각각 약 44〔KHz〕의 샘플링 주파수로 샘플하여, 1샘플데이터(1워드)를 16비트 또는 14비트의 PCM디지탈 데이터로 변환하여, 표준텔레비전신호중의 영상신호의 위치에 상기 데이터를 배치한다. 여기에서 1워드가 상기 14비트의 경우의 1수평기간(水平期間)(1H기간)분의 데이터 포오메트의 1예를 제1도에 표시한다. 이 제1도의 1H분의 데이터블록에 있어서, PCM화신호의 워드를 좌우채널 교호로 6워드 배열하여 착오정정워드(P), (Q)의 2워드와 1워드16비트의 착오검출워드(CRC)를 1워드와를 부가하여 전 9워드 128비트에 의하여 1데이터블록을 구성하고있다. 이 제1도의 PCM데이터의(L), (R)는 각각 좌우채널의 샘플데이터에 대응하여, 첨부기호는 상기 샘플링의 순위를 표시한다. 여기에서, 이 제1도의 포오메트에 있어서는, 각 샘플데이터의 6워드와, 착오정정워드(P), (Q)의 2워드와의 계 8워드를 1워드마다 차례로 16블록(=16H)씩 어긋나게 배치하는 식의 인터리이브를 실시하고 있고, 상기 첨부신호의 (D)가 이러한 인터리이브의 블록수(D=16)을 표시한다. 이 경우, D=16블록의 인터리이브는 3D=48워드의 워드 인터리이브와 등가이다.
또, 이 제1도에서 1H기간은 168비트로 구성되고, 이 168비트의 선두위치에 13비트의 펄스폭을 가지는 수평동기신호(HS)를 배치하여, 또 13비트 떼고 4비트분의 데이터 동기용의 클럭신호(CK)를 배치한 후, 상기 128비트의 데이터블록을 배열하고 있다. 여기에서 데이터동기신호(CK)의 코오드는, 예를 들면 "1010"로 하고 있다. 또, 상기 128비트의 데이터블록의 후방에는 1비트분의 "0"신호를 배치하고, 4비트의 펄스폭을 가지는 백(白)기준신호(W)를 배치하고 있다.
다음에, 제2도는 제어신호의 데이터블록을 가지는 1H기간을 표시하고, 128비트의 제어데이터 블록이외는 제1도와 동일하게 수평동기신호(HS)나, 백기준신호(W)를 부가하여 전체로 168비트로 구성하고 있다. 이 812비트의 제어데이터블록은 선두위치에서 차례로 56비트의 두출(頭出)신호 워드(S), 14비트의 내용식별신호워드(T), 28비트의 애드레스신호워드(U), 14비트의 콘트롤신호워드(CT) 및 상기한 16비트의 착오검출워드(CRC)를 배열하고 있다.
여기에서, 상기 14비트의 콘트롤신호워드(CT)의 내용은, 예를 들면 다음 표와 같이 설정하고 있다.
Figure kpo00001
이 표에서 Q정정식별코오드는 상기 PCM오디오신호의 1워드의 비트수가 14비트일 때, 유(有)에서 "0"가 되나, 1워드가 16비트일 때는, 예를 들면 제3도와 같은 데이터 포오메트가 되어 Q정정식별코오드는 무(無)에 대응해서 "1"이 된다.
즉, 제3도는 상기 PCM오디오신호의 1워드를 16비트로 구성할 경우 의데이터블록의 1예를 표시하고, 전128비트의 데이터블록을 각각 16비트의 좌우채널의 오디오신호데이터(L), (R)를 6워드와, 16비트의 착오정정워드(P)와, 16비트의 착오검출워드(CRC)와의 전 8워드로 구성하고 있다.
다음에, 이들의 1H단위의 데이터신호는, 예를 들어, 제4(a)도, 제4(b)도에 표시하는 바와 같이 1수직구간(1피일드(field)기간)내에 배열된다. 여기에서 제4(a)도는 기수(奇數)피일드, 제4(b)도는 우수(偶數)피일드에 대응하여 각 피일드의 선두에는 등가펄스(EP)와 수직동기신호(VS)가 배치되고, 기수피일드(제4(a)도참조)에서는 10H째, 우수피일드(제4(b)도참조)에서는 10.5H째에 각각 제어신호블록(CDB)를 실은 1H를 배치하여, 이하 차례로 데이터블록(DB)를 실은 245H를 배치하고, 잔여(殘餘)의 H는 공백구간(BL)가 되도록 구성한다.
이 제4(a)도, 제4(b)도의 1피일드기간인 262.5H중, 상기 제어신호블록(CDB) 및 데이터블록(DB)가 배열된 246H이외의 16.5H는 표준 텔레비전신호의 수직블랭킹기간 대등하고 있다.
그러나, 상기와 같은 포오메트의 PCM오디오 신호데이터를, 예를 들어 일반가정용의 비데오 데이프 레코오더등을 사용하여 기록, 재생할 경우에 재생시, 제1도에 표시하는 바와 같은 실신호의 데이터블록은 그 착오검출워드(CRC)에 의하여 착오검출이 실시되고, 또 착오정정워드(P), (Q)등에 의하여 착오가 있는 샘플데이터(워드)를 정정할 수가 있는 동시에, 제착오검출도 가능하나, 제2도에 표시하는 바와 같은 제어신호의 데이터블록은 소정의 단위데이터구간에 1회이고, 또 착오검사는 착오검출워드(CRC)만에 의하여 실시할 수밖에 없으므로 착오를 충분히 검출할 수 있는 문제가 있다. 그리고, 특히 제어신호의 데이터블록중, 내용식별신호워드(T)나, 애드레스신호워드(U)는 재생되는 오디오신호에 직접 영향을 주지는 아니하나, 콘트롤신호(CT)에는 앞의 표에서 표시한 바와 같이 정정용 패리티(parity)신호(P), (Q)를 사용하고 있느냐의 여부를 판별하는 P, Q정정식별코오드나 오디오신호를 PCM디지탈데이터로 변환할 때, 프리엠퍼시스되어 있느냐의 여부를 판별하는 프리엠퍼시스 식별코오드등이 포함되어 있기 때문에, 데이터를 착오하면 재생되는 오디오신호에 직접 악영향을 주게 된다.
본 발명은 상기 사정을 고려하여 연구된 것으로서, 제어신호 데이터블록의 콘트롤신호워드중 재생되는 오디오신호에 직접 영향을 주는 비트에 대해서는, 적어도 2회이상 연속적으로 동일 패턴이 되었을 때, 비로소 그 비트의 내용을 정규의 내용으로서 인정하고 이후의 처리를 하도록 함으로서, 간단한 구조로 쉽게 제어신호의 데이터블록에 대한 착오검출능력을 향상시킬 수 있고, 재생되는 오디오신호에 악영향을 주지아니하는 극히 양호한 디지탈신호 처리장치를 제공하는 것을 목적으로 한다.
이하 본 발명의 1실시예에 대하여 도면을 참조하여 상세히 설명한다. 제5도에서, (11)은 입력단자이고, 예를 들면 도시를 생략한 비데오 테이프 레코오더등에 기록된 PCM디지탈 데이터가 공급되는 것이다. 이입력단자(11)은 데이터 발취(拔取)회로(12)를 개재하여 시리얼 패라렐르변환회로(이하 S/P변환회로로 약칭함)(13)에 접속되는 동시에 착오검출회로(14)에 접속되어 있다. 여기에서 상기 S/P변환회로(13)은 8개의 출력라인(131) 내지 (138)이 있고, 이들의 각 출력라인(131) 내지 (138)은 디인터리이브회로(15)의 각대응되는 입력단에 각각 접속되어 있다. 이 출력라인(131) 내지 (138)은 각각, 예를 들면(14) 비트(실신호데이터블록의 1워드분)의 데이터전송(傳送)이 가능한 것이다. 그리고, 이 디인터리이브회로(15)의 출력단은 착오정정보회로(16), D/A변환회로(17) 증폭회로(18) 및 출력단자(19)를 각각 개재하여 도시를 생략한 오디오회로부에 접속되어 있다. 이중, 상기 증폭회로(18)에는, 저항(R), 콘덴서(C) 및 스위치(20)으로 구성되는 디엠퍼시스회로부(21)이 접속되고, 이 스위치(20)이 온이 됨으로서 디엠퍼시스가 되도록 되어 있다.
한편 상기 착오검출회로(14)의 출력단은, 디인터리이브회로(15)가 대응하는 착오검출신호 입력단에 접속되는 동시에 노트(NOT)회로(22)를 개재하여 앤드(AND)회로(23)의 입력일단에 접속되어 있다. 이 앤드회로(23)의 입력타단은 입력데이터 콘트롤회로(24)의 세트펄스출력단에 접속되어 있다. 또 상기 입력데이터 콘트롤회로(24)의 착오판정신호 출력단은 디인터리브회로(15)의 착오판정신호 임력단에 접속되어 있다. 그리고, 상기 앤드회로(23)의 출력단은 D타이프 플립플롭(이하 DFF로 약칭한다)(25) 내지 (28)의 각 세트펄스 임력단(G)에 각각 접속는 동시에 노트회로(29)를 개제하여 다른 DFF(30)의 세트펄스임력단(G) 및 앤드회로(31)의 입력일단에 접속되어 있다.
여기에서 상기 DFF(25) 내지 (27)은 각각, 예를 들면 14비트분의 데이터(실신호데이터블록의 1워드분)의 래치(latch)가 가능한 것으로서, 그 각 임력단(D)는 상기 S/P변환회로(13)의 출력라인(135) 내지(137)에 각각 접속된다. 또, 상기 DFF(28)은 예를 들면 10비트분의 데이터의 래치가 가능한 것으로서, 그 임력단(D)는 S/P변환회로(13)의 출력라인(138)의 상위(上位) 10비트분에 접속되어 있다. 그리고, 상기 DFF(30)은 예를 들어 4비트분의 데이터래치가 가능함으로 상기 출력라인(138)의 하위(下位) 4비트분은, 이 DFF(30)의 임력단(D)에 접속된다. 이 DFF(30)은 상기 임력단 (D)에 임력된 4비트분의 데이터를 각각 독립해서 출력하는 4비트분의 출력단(Q)가 있고, 이 출력단(Q)는 4비트분의 데이터의 래치가 가능한 DFF(32)의 임력단(D)에 접속되어 있다. 그리고, 이 DFF(32)의 4비트분의 출력단(Q)는 각각 상기 착오정정보정회로(16)의 제어단, 스위치(20) 및 접속단자(33)을 개재하여 도시를 생략한 코피금지용 제어회로등에 접속된다.
여기에서, 상기 DFF(30)의 4비트분의 임력단(D)는 각각 익스클류시이브 노아(Exclusive NOR)회로(이하 EX노아회로로 약칭한다)(34)의 입력일단에 접속되어 있다. 또, DFF(30)의 4비트분의 출력단(Q)는 각각 상기 EX노이회로(34)의 입력단에 접속되어 있다. 그리고 EX노아회로(34)의 출력단은 상기 앤드회로(31)의 입력타단에 접속되고, 이 앤드회로(31)의 출력단은 DFF(32)의 세트펄스 입력단(G)에 접속되어있다. 즉, 상기 DFF(30), (32), 노트회로(29), EX노아회로(34) 및 앤드회로(31)등으로 구성되는 회로는, 각각 4비트분 설치되어 있는 것이다.
또, 상기 각 DFF(25) 내지 (28)의 출력단(Q)는 각각의 DFF(25) 내지 (28)의 래치가능한 비트수분이 설치되어 있고, 각 출력단(Q)는 접속단자(35) 내지 (38)을 개재하여, 각각 도시가 생략된 소정의 회로에 접속되어 있다.
상기와 같은 구성에 있어서, 이하 그 동작을 설명한다. 우선, 입력단자(11)에 공급된 PCM디지탈 데이터는, 데이터 발취회로(12)에서 파형정형되어서, 그 데이터블록이 발취된다, 그리고, 이 발취된 데이터블록은 S/P변환회로(13)에서 각 워드단위로 분할되는 동시에 착오검출회로(14)에서 착오검출이 실시된다.
여기에서 데이터블록이 실신호의 데이터블록의 경우, S/P변환회로(13)의 각 축력라인(131) 내지 (138)은, 예를 들면 앞에서 제1도에서 표시한 실신호데이터블륵의 각 워드(Ln), (Rn-3D), (Ln+1-6D), (Rn+1-9D), (Ln+2-12D), (Rn+2-15D), (Pn-18D), (Qn-21D)에 각각 대응되는 것이다. 그리고, 상기와 같이 각 워드단위로 분할된 데이터는 입력데이터 콘트롤 회로(24)로부터의 착오판정신호와 같이 디인터리이브회로(15)에 공급되어 이하 착오정정보정회로(16), D/A변환회로(17), 증폭회로(18) 및 출력단자(19)를 개재하여 상기 오디오회로부에 공급된다.
한편 상기 데이터블록이 제어신호의 데이터블록의 경우, S/P변환회로(13)의 출력라인(131) 내지 (134)는 두출(頭出)신호워드(S)에 대응하고, 출력라인(135)는 내용식별신호워드(T)에 대응하고, 출력라인(136), (137)은 앤드레스신호워드(U)에 대응하고, 출력라인(138)은 콘트롤신호워드(CT)에 대응하는 것이다. 그리고 제6(a)도에 표시하는 바와 같이 제어신호의 데이터블록(SB1)의 경우, 입력데이터 콘트롤회로(24)는 시각(T1)으로 세트펄스출력단으로부터 세트펄스(논리치 "1")을 출력한다. 이때, 착오검출회로(14)로부터의 착오검출신호가 논리치"0"(착오없음)이면 제6(b)도에서 표시하는 바와 같이 앤드회로(23)의 출력은 논리치 "1"가 된다. 그러면 DFF(25) 내지 (28)의 각 세트펄스입력단(G)가 논리치 "1"이 되기 때문에 상기 출력라인(135) 내지 (138)의 데이터(내용식별신호워드(T), 애드레스신호워드(U) 및 콘트롤신호워드(CT)의 상위 10비트분)이 착오가 없을 때문 DFF(25) 내지 (28)에 래치된다. 또, 착오가 있을 때는 앤드회로(23)의 출력단은 논리치 "1"이 되지 않고, DFF(25) 내지 (28)은 구(舊)데이터를 유지한다.
여기에서, 상기 콘트롤신호워드(CT)의 하위 4비트분, 즉 앞에서 표로 표시한 비트번호(11) 내지 (14)의 데이터는 앤드회로(23)의 출력단이 "1"가 되어도 노트회로(29)에 의하여 DFF(30)의 세트펄스입력단(G)가 "0"이기 때문에 DFF(30)에 세트되지 아매한다. 그러나, 시각(T2)로 입력데이터콘트롤(24)의 세트펄스출력단이 "0"가 되면, 앤드회로(23)의 출력단도 "0"가 되어, 이때 DFF(30)의 세트펄스입력단(G)가 "1"가 되기 때문에, 당해 데이터가 DFF(30)에 래치된다. 그러면, DFF(30)의 임력단(D)와 출력단(Q)와의 데이터가 일치하기 때문에 EX노아회로(34)의 출력단은 제6(c)도에서와 같이 "1"가 된다. 그러나, 이때(시간(T2))에서는, 앤드회로(23)의 출력단은 "0"이기 때문에, 앤드회로(31)의 출력단도 제6(a)도와 같이 "0"가 되어, DFF(32)는 DFF(30)의 래치데이터를 래치하지 아니한다.
그리고, 다음에 제6(a)도에 표시하는 바와 같이, 실신호의 데이터블록(DB1)이 공급되면, 시각(T3)에서 Ex노아회로(34)의 일치가 유지되지 않게 되어, EX노아회로(34)의 출력단은 "0"가 된다.(제6(c)도참조).
이와 같은 상태에서, 다음에 제6(a)도에 표시하는 바와 같이 다음의 제어신호의 데이터블록(SB2)가 공급되어서, 그 콘트롤신호워드(CT)의 하위 4비트분의 데이터가, 앞의 데이터블록(SB1)과 동일하다고 하면 시각(T4)로 EX노화회로(34)의 일치가 유지되어 그 출력단이 "1"가 된다(제6(c)도참조). 그리고, 시각(T5)로 앤드회로(23)의 출력단이 "1"가 되면(제6(b)도참조, 앤드회로(31)의 양입력단이 "1"가 되기 때문에 이 앤드회로(31)의 출력단은 제6(d)도에 표시하는 바와 같이 "1"가 된다.
그러므로, DFF(32)는 DFF(30)에 먼저 래치된 내용을 래치하여, 여기에서 비로소 상기한 코피금지코오드, P 및 Q정정식별코오드, 프리엠퍼시스 식별코오드에 따라 접속단자(33)을 개재하여 상기 코피금지제어회로, 스위치(20) 및 착오정정보정회로(16)등이 제어되는 것이다.
또, 제어신호의 데이터블록(SB1)과 (SB2)로서 콘트롤 신호워드(CT)의 하위 4비트데이터가 다른 경우에는 DFF(30)의 래치내용이 변경될 뿐이고 DFF(32)에는 영향이 없다.
따라서 상기 실시예와 같은 구성에 의하면 제어신호의 데이터블록의 콘트롤신호워드(CT)중, 제생되는 오디오신호에 직접 영향을 주는 하위 4비트분의 데이터를, EX노아회로(34)로 앞의 데이터와 뒤의 데이터와의 일치를 유지하고, 일치했을 때에만 당해 데이터를 제어에 사용하도록 한, 즉 2회 연속적으로 동일데이터의 여부를 검출하도록 했기 때문에 간단한 구성으로 쉽게 제어신호의 데이터블록에 응하는 착오검출능력을 향상시킬 수 있다.
또, 본 발명은 상기 실시예에 한정되지 아니하고, 이밖에 그 요지를 일탈하지 아니하는 범위에서 여러가지 변형하여 실시할 수가 있다.
따라서, 이상 상세히 설명한 바와 같이 본 발명에 의하면 제어신호 데이터블록의 콘트롤신호워드중, 재생되는 오디오신호에 직접 영향을 주는 비트에 대해서는 적어도 2회이상 연속적으로 동일 패턴이 되었을때 비로소 그 비트의 내용을 정규의 내용으로서 인정하여 이후의 처리를 실시하도록 했기 때문에 간단한 구성으로 쉽게 제어신호의 데이터블록에 대한 착오검출능력을 향상시킬 수 있고, 재생되는 오디오신호에 악영향을 주는 일이 없는 극히 양호한 디지탈신호 처리장치를 제공할 수 있다.

Claims (1)

  1. 본래의 정보신호를 디지탈화한 실신호데이터와 이 실신호데이터의 제어에 사용되는 디지탈제어신호의 제어데이터와를 적어도 2개의 회로간에서 전송(傳送)하는 디지탈신호처리장치에 있어서 상기 제어데이터가 적어도 2회 연속적으로 동일 데이터인 상태에서 이 제어데이터의 전송을 하는 것을 특징으로 하는 디지탈신호 처리장치.
KR1019810003068A 1980-09-16 1981-08-22 디지탈 신호 처리장치 KR860000118B1 (ko)

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