KR100207617B1 - 디셔플링을 위한 어드레스발생회로 - Google Patents

Abstract

본 발명은 디셔플링을 위한 어드레스발생회로가 개시되어 있다.

본 발명은 오류정정복호화장치에 있어서, 프레임 리세트 신호, 각각의 블록을 구분해 주는 신호로서 한 프레임안에 소정수의 블록 리세트신호를 발생하는 제어신호발생기, 프레임 리세트 펄스신호에 따라 클리어되며 블록 리세트신호를 카운트하여 분할된 소정수의 블록어드레스를 발생하고, 블록리세트신호에 따라 클리어되며 데이터 준비제어신호를 카운트하여 외부코드길이에 해당하는 행어드레스를 발생하여 상기 디셔플링 메모리의 기입어드레스로 출력하는 제1어드레스발생기, 데이터 준비제어신호에 따라 클리어되며 외부클럭신호에 따라 내부코드길이에 해당하는 열어드레스를 발생하여 디셔플링 메모리의 기입어드레스로 출력하는 제2어드레스발생기를 포함하여 디셔플링에 사용하는 ID 데이터를 전송 또는 저장하지 않고 수신측에 ID데이타를 디셔플링하도록 함으로써 데이터의 양을 늘리고 하드웨어가 간단해지는 효과가 있다.

Description

디셔플링을 위한 어드레스발생회로

제1도는 종래의 데이터포맷을 설명하기 위한 도면이다.

제2도는 종래의 어드레스발생회로가 채용된 오류정정복호화장치의 블록도이다.

제3a도 내지 제3c도는 제2도에 도시된 오류정정복호화장치에 있어서 전송 데이터 구조를 설명하기 위한 도면이다.

제4도는 제2도에 도시된 어드레스발생회로의 상세블럭도이다.

제5도는 본 발명에 의한 데이터포맷을 설명하기 위한 도면이다.

제6도는 본 발명에 의한 디셔플링을 위한 어드레스발생회로가 채용된 오류정정복호화장치의 블록도이다.

제7a도 내지 제7e도는 제6도에 도시된 오류정정복호화장치의 전송 데이터 구조를 설명하기 위한 도면이다.

제8도는 본 발명에 의한 디셔플링을 위한 어드레스발생회로의 일 실시예에 따른 회로도이다.

제9a도 내지 제9l도는 제8도에 도시된 어드레스 발생회로에 대한 동작타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

110 : 제어신호발생부 120 : 내부디코더

130 : 어드레스발생회로 131 : 블록 및 행어드레스발생기

132 : 열어드레스발생기 140 : 디셔플링메모리

150 : 외부디코더

본 발명은 디셔플링을 위한 어드레스발생회로에 관한 것으로, 특히 디지탈 비디오 디스크 레코더(DVDR)에 있어서 디셔플링에 사용하는 식별 데이터를 전송 또는 기록하지 않고도 수신 또는 재생측에서 미리 정해진 규칙에 의해 디지탈 신호의 어드레스를 발생하는 회로에 관한 것이다.

일반적으로 디지탈 데이터를 셔플링 기법을 사용하여 기록매체에 저장하거나 전송하는 시스템에서는 셔플링된 데이터를 다시 디셔플링을 하여 원래의 데이터 구조를 갖도록 할 때 식별(Identification:이하 ID라고 함 )데이타를 사용해서 하게 된다.

즉, 디지탈 브이시알(VCR)이나 DVDR과 같은 시스템에서는 셔플링기법을 사용해 더 많은 양의 에러를 정정하기도 하는 데 셔플링방법은 데이터를 전송하기 전의 데이터 순서를 바꾸어 전송하는 방법이다. 이때 수신측에서는 전송된 데이터를 원래의 순서로 다시 재정열해야 하는 데 전송측에서는 수신측에서 데이터를 올바르게 정열할 수 있도록 하기 위해서 전송하는 데이터의 순서에 관한 정보, 즉 어드레스 정보를 함께 전송한다. 이것을 ID데이타라고 하는 데 이 데이터는 결국 실제 전송해야 할 데이터의 양을 줄이는 결과를 낳는다.

한편, 디지탈 데이터를 전송하거나 저장하는 시스템에서는 전송이나 저장을 하는 과정에서 에러가 발생하여 데이터가 손상을 받게 된다. 특히 영상과 같은 데이터는 에러가 발생하게 되면 화질에 많은 영향을 받게 되는 데 이러한 에러에 의한 영향을 줄이기 위해 에러를 정정해 주는 에러 정정 코드를 사용하게 된다.

에러에는 산발에러(random error)와 연집에러(burst error)의 두가지 에러가 있는 데 특히 에러가 연속적으로 발생하는 연집에러는 많은 영향을 주며 이 연집에러를 정정하는 데에는 적부호(Product Code)를 사용하고 있다.

그러나, 에러정정하는 데 이러한 적부호만으로는 한계가 있기 때문에 적부호와 더불어 인터리브 방식을 이용하기도 한다.

제1도는 종래의 디지탈신호처리장치의 전송(또는 저장)할 데이타의 포맷이다.

제1도에 도시된 바와 같이 1화면에 대해 26×60×16 Byte, 즉 24,960바이트이 데이터를 26×60바이트의 블록으로 모두 16개로 분할하여 각각의 블록 데이터를 전송할 때 발생하는 에러를 정정해 주기 위한 부가정보와 디셔플링을 할 때 순서가 바뀐 데이터를 원래의 데이터 순서로 만들기 위해 사용하는 ID데이타로 이루어져 있다.

여기서도 데이터를 전송할 때 발생하는 에러를 정정하기 위해서 에러 정정용 부가정보를 행과 열방향으로 부가해 주는 적부호를 사용하는 데 여기서는 행방향의 부가정보(Q-Parity)와 열방향의 부가정보(P-Parity)로 나타낸다. 즉, 행방향으로 60바이트의 데이터에 4바이트의 부가정보(Q-Parity)를 부가하고, 이렇게 구성된 64×26바이트의 데이터에 열방향으로 26바이트의 데이터의 시작부분에 2바이트의 ID데이타를 부가하며, 28바이트의 열방향데이타에 4바이트의 부가정보(P-Parity)를 부가하여 제1도에 도시된 첫 번째 블록과 같은 데이터 블록을 구성한다. 이렇게 구성된 모두 16개의 데이터 블록으로 데이터가 전송된다.

제2도는 종래의 오류정정복호화장치의 블록도가 개시되어 있다.

제2도에 의하면, 내부디코더(20)에서는 입력되는 데이터에 대해 정정능력내의 에러에 대해서는 정정을 수행하고, 정정능력을 벗어난 에러가 발생하였을 경우에는 에러플래그(error flag)를 부가하여 디셔플링 메모리(40)에 출력한다.

여기서, 입력되는 데이터의 순서는 제3a도에 도시된 바와 같은 데이터 스트림을 가지며 우선 한 블록에서 열방향으로 32바이트의 데이터(2바이트의 ID데이타, 26바이트의 실제데이타, 4바이트의 부가정보)를 전송하고 그 다음줄의 데이터를 다시 열방향으로 전송한다. 제3b도는 내부디코더(20)로 부터 제3a도에 도시된 데이터와 함께 출력되는 데이터준비 제어신호(data ready:DRY)이며, 제3c도는 클럭신호이다.

이렇게 한 블록의 데이터를 다 전송한 다음에는 다음 블록의 데이터도 첫 번째 블록의 데이터 전송과 마찬가지 방법으로 전송하며 16번째 블록의 데이터를 다 전송할 때까지 반복된다.

이때, 부가된 ID데이타는 이 블록을 어드레싱하는 데 사용되는 행방향의 어드레스(ROW address:6비트)와 블록어드레스(BLK Address:4비트)로 구성되는 데 각각의 코드마다 2바이트씩 할당된다.

에러가 정정된 데이터는 이제 원래의 데이터순서로 만들기 위해 디셔플링메모리(40)로 들어가게 되는 데 이때 데이터들을 원래의 위치로 써넣기 위해 ID데이타를 사용하게 된다.

외부디코더(50)에서는 디셔플링메모리(40)로부터 출력되는 데이터를 에러플래그에 따라서 외부코드에 대해 다시 오류정정을 행한 후 출력된다.

ID데이타를 사용해서 데이터를 올바른 위치에 써넣기 위해서 ID검출기(31)로 데이터를 입력시킨다.

ID검출기(31)와 열어드레스발생기(32)로 되어 있는 어드레스 발생회로(30)의 상세한 구성은 제4도에 도시된 바와 같다.

제4도에 의하면, ID검출기(31)는 내부디코더(20)로부터 출력되는 데이터(제3a도)와 DRY신호(제3b도)를 클럭신호로 입력하여 1바이트의 ID데이타(IDO)에 실린 블록어드레스(BLK ADDR)를 래치하는 제1래치(33), DRY신호를 지연하는 제2래치(34), 제2래치(34)의 출력을 클럭신호로 입력하여 제1래치(33)의 출력으로 부터 ID데이타(ID2)에 실린 행어드레스(ROW ADDR)를 래치하는 제3래치(35)로 되어 있다.

열어드레스발생기(32)는 상기 DRY신호를 클리어신호로 입력하고, 유입되는 클럭신호(CLK)에 맞추어 열어드레스(COL ADDR)를 발생하는 카운터로 되어 있다.

즉, 어드레스발생회로(30)의 ID검출기(31)는 내부디코더(20)로부터 출력되는 DRY신호를 사용해서 입력된 데이터 중에서 ID데이타를 검출해서 4비트의 블록 어드레스와 6비트의 행어드레스를 만들어 낸다.

그리고 카운터(32)를 이용해서 0 내지 31까지의 5비트의 열어드레스(COL ADDR)를 만들어 내면 이렇게 만들어진 15비트의 기입어드레스(4비트의 블록어드레스 + 6비트의 행어드레스 + 5비트의 열어드레스)를 사용해 전송된 데이터를 디셔플링메모리(40)의 올바른 위치에 써넣게 된다.

그러나, 한정된 채널 용량에서 ID데이타와 같은 부가정보등이 전송됨으로써 중요한 전송데이타의 양이 줄어들게 된다.

그런데 일반적으로 셔플링을 통해 데이터를 섞을 때 일정한 규칙으로 행하게 되므로 수신측이나 재생측에서 이러한 규칙을 알고 있으면 ID데이타가 없어도 디셔플링을 행할 수 있게 되며, 전송측에서는 ID 데이터를 전송하지 않아도 되므로 실제 전송할 수 있는 데이터의 양이 상대적으로 더 많아지게 될 것이다.

본 발명의 목적은 디지탈신호 처리시스템에 있어서 ID데이타를 전송/기록 하지 않고도 디셔플링을 위한 기입 어드레스를 발생하여 전송 데이터의 양을 증가시키는 디셔플링을 위한 어드레스발생회로를 제공하는데 있다.

상기의 목적을 달성하기 위하여, 본 발명에 의한 디셔플링을 위한 어드레스발생회로는 소정수의 블록으로 분할 된 후 ID정보를 사용하여 셔플링되고 적부호화된 디지탈 데이터를 전송 또는 저장하는 시스템에 있어서 오버헤드를 줄이기 위해서 ID 정보를 주지 않고 셔플링하여 기록 또는 전송하는 데이터를 원래의 위치로 복원하기 위하여, 상기 데이터의 내부코드에 대해 오류정정한 데이터와 내부코드에서 실제 데이터구간만 유효한 데이터 준비제어신호를 출력하는 내부디코더, 상기 내부디코더로부터 출력되는 데이터를 원래의 위치로 복원하여 저장하기 위한 디셔플링메모리, 상기 디셔플링메모리로 부터 출력되는 외부코드에 대해 다시 오류정정하는 외부디코더를 구비한 오류정정복호화장치에 있어서: 프레임 리세트 신호, 각각의 블록을 구분해 주는 신호로서 한 프레임안에 상기 소정수의 블록리세트신호를 발생하는 제어신호발생기; 상기 프레임 리세트 펄스신호에 따라 클리어되며 상기 블록 리세트신호를 카운트하여 상기 소정수의 블록어드레스를 발생하고, 상기 블록 리세트신호에 따라 클리어되며 상기 데이터 준비제어신호를 카운트하여 상기 외부코드길이에 해당하는 행어드레스를 발생하여 상기 디셔플링 메모리의 기입어드레스로 출력하는 제1어드레스발생기; 및 상기 데이터 준비제어신호에 따라 클리어되며 외부클럭신호에 따라 상기 내부코드길이에 해당하는 열어드레스를 발생하여 상기 디셔플링 메모리의 기입어드레스로 출력하는 제2어드레스발생기를 포함함을 특징으로 하고 있다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 디셔플링을 위한 어드레스발생회로에 대하여 바람직한 실시예를 설명하기로 한다.

제5도는 본 발명의 실시예에서 전송할 데이터의 포맷을 나타낸 것으로, 제1도에 도시된 구조와 비교해 볼 때 ID데이타 부분이 없이 30×64바이트의 블록이 16개로 구성되어 있다. 순수 데이터는 26×16×60바이트이고, 부가정보는(4×26+4×64)×16바이트이다.

행방향의 코드는 외부코드라 하며(64,60)으로 나타낸다. Q-Parity는 행방향으로 60바이트의 정보에 대해 4바이트의 부가정보를 나타내며, 외부코드의 부가정보이다.

열방향의 코드는 내부코드라 하며(30,26)으로 나타낸다. P-Parity는 내부코드의 부가정보이다.

본 발명의 실시예에서 에러정정에 사용된 코드는 리드-솔로몬 코드(R-S Code)를 사용하였다.

제6도는 본 발명에 의한 디셔플링을 위한 어드레스발생회로가 적용된 오류정정복호화장치의 블록도이며, 제7a도 내지 제7e도를 결부시켜 설명하기로 한다.

제7a도에 도시된 바와 같은 스트림으로 전송된 데이터는 내부디코더(120)로 입력되는 데, 내부디코더(120)에서는 제어신호발생부(110)에서 발생되는 데이터 인에이블신호(DEN)를 사용해서 전송 중에 발생한 에러를 정정하는 동작을 수행한다.

내부디코더(120)에서는 에러를 정정한 후 다시 제7a도에 도시된 바와 같은 데이터 스트림으로 제7d도에 도시된 바와 같은 DRY신호와 함께 데이터를 출력한다. 제7f도는 외부클럭신호(CLK)이다.

내부디코더(120)에서 출력되는 데이터는, 원래의 데이터 포맷으로 데이터를 구성하는 데 사용되는 디셔플링 메모리(140)로 보내진다.

이때, 디셔플링메모리(140)에 데이터를 써넣기 위해서는 어드레스가 필요한데 이때 사용되는 어드레스는 어드레스 발생회로(130)에서 발생된다.

제어신호발생부(110)에서는 데이터 인에이블신호, 제7b도에 도시된 바와 같이 프레임 리세트 펄스(Frame Reset Pluse:FRP) , 제7c도에 도시된 바와 같은 블록 리세트 신호(Block Reset:BR)를 발생한다. 여기서, 프레임 리세트 펄스신호(FRP)와 블록 리세트신호(BR)는 제9a도 및 제9b도에 전체적인 타이밍도가 도시되어 있다.

어드레스발생회로(130)는 한 프레임마다 블록어드레스를 클리어시켜 주는 프레임 리세트 펄스신호(FRP)와 한 블록마다 블록 어드레스를 증가시키는 블록리세트신호(BR)를 사용해서 블록 어드레스를 만들어 주는 부분과 한 외부코드마다, 즉 행방향의 어드레스를 발생시켜주는 블록 및 행어드레스 발생기(131), 그리고 가로 방향의 어드레스, 즉 열방향의 어드레스를 발생하는 열어드레스발생기(132)로 되어 있다.

디셔플링메모리(140)에서는 상기 어드레스발생회로(130)로부터 출력되는 어드레스신호에 따라 내부디코더(120)로부터 출력되는 데이터를 원위치로 복원하기 위하여 저장한다.

외부디코더(150)에서는 디셔플링 메모리(140)로부터 출력되는 신호를 에러 플래그에 따라 외부코드에 대해 다시 오류정정을 행한다.

본 발명에 의한 디셔플링을 위한 어드레스발생회로가 채용된 오류정정복호화장치는 제3a도에서와 같이 전송된 데이터 중에서 ID데이타를 검출해서 기입 어드레스를 발생시키는 ID검출기 대신 몇 개의 콘트롤 신호를 사용해서 블록어드레스와 행어드레스를 발생시키는 블록 및 행어드레스 발생기를 갖는 것이 특징이다.

제8도는 본 발명에 의한 디셔플링을 위한 어드레스발생회로의 일실시예에 따른 회로도이다.

제8도에 있어서, 제1카운터(133)의 클리어단자(CLR)에는 프레임 리세트 펄스(FRP)를 입력하고, 클럭단자(CLK)에는 제1인버터(11)를 통해 블록 리세트신호(BR)를 입력하고, 출력단자(DO)로는 4비트의 블록어드레스 (BLK ADDR)를 출력한다.

제2카운터(134)의 클리어단자(CLR)에는 블록 리세트신호(BR)를 입력하고, 클럭단자(CLK)로는 데이터 준비제어신호(DRY)를 제2인버터(12)를 통해 입력하고, 출력단자로(DO)로는 행어드레스(ROW ADDR)를 출력한다.

제3카운터(132)의 클리어단자(CLR)에는 데이터 준비제어신호(DRY)를 입력하고, 클럭단자(CLK)에는 클럭신호(CLK)가 입력되고, 출력단자(DO)로는 열어드레스(COL ADDR) 를 출력한다.

데이터 전송측에서 데이터를 전송할 때 일정한 규칙에 따라 데이터를 전송하므로 수신측에서 이러한 규칙을 알고 있다면 ID데이타를 전송하지 않아도 정확한 어드레스를 만들 수 있게 된다.

본 발명의 실시예에서는 적부호화된 데이터는 첫 번째 블록의 데이터부터 전송되는 데 첫 번째 내부코드가 전송되고 난 후 모두 64개의 내부코드가 전송될 때까지 반복된다. 첫 번째 블록이 다 전송되고 난 후 나머지 블록들도 같은 방법으로 전송되는 데 16개의 블록이 모두 전송될 때까지 반복되는 것을 예로 한 것이며, 셔플링순서의 변형에 따른 어드레스발생은 용이하게 구현할 수 있다.

이어서, 제8도에 도시된 어드레스발생회로의 동작을 제9a도 내지 제9l도를 결부시켜 설명하기로 한다.

제1카운터(133)에 제9a도에 도시된 바와 같은 FRP신호가 클리어신호로 입력되고, 제9b도에 도시된 BR신호는 제1인버터(I1)를 통해 클럭신호로 입력되며, 이 BR신호는 제5도에 도시된 바와 같이 각각의 블록을 구분해 주는 신호로서 1프레임안에 모두 16번 발생한다. 이 BR신호에 따라 제9c도에 도시된 바와 같은 블록어드레스(BLK ADDR)가 출력단자(DO)를 통해 출력된다. 따라서 BLK어드레스는 0부터 15까지 증가하게 된다.

제2카운터(134)에서는 제9d도에 도시된 바와 같은 블록리세트신호(BR)를 클리어신호로 입력하고, 제9e도에 도시된 바와 같은 데이터 준비제어신호(DRY)를 제2인버터(I2)를 통해 클럭신호로 입력하여 제9f도에 도시된 행어드레스를 출력단자(DO)를 통해 출력된다.

행어드레스발생기(131)에서 발생되는 행어드레스는 0부터 63까지 증가하며 이것은 제5도의 한 블록에서 행방향의 데이터 길이와 같다.

제9f도에 도시된 행어드레스는 30바이트의 내부코드마다 1씩 증가하게 된다.

이렇게 행어드레스가 0부터 63까지 증가하면 행어드레스는 다시 0으로 리세트되는 데 이때 사용되는 콘트롤신호가 제9d도에 도시된 BR신호이다. 이 BR신호에 의해 행어드레스는 0으로 리세트된다.

한편, 제9g도에 도시된 BLK어드레스는 행어드레스가 0부터 63까지 반복될 때마다 1씩 증가하게 된다.

열어드레스발생기(132)에서는 제9h도에 도시된 DRY신호를 클리어 신호로 입력하고, 제9i도에 도시된 CLK신호에 의해 열 어드레스발생기(132)는 동작을 하는 데 0부터 25까지 증가하게 된다.

제9h도에 도시된 DRY신호는 내부디코더(120)에서 출력되는 데이터와 동기가 맞춰진 신호로서 데이터 구간과 부가정보인 P-Parity구간을 구별해 주는 신호이다.

여기서, P-Parity구간 동안의 어드레스는 무시되었는데 이것은 P-Parity가 내부 디코딩에서만 사용되고 그 이후에는 사용되지 않기 때문이다. 따라서, 이 P-Parity데이타는 무시되게 된다.

열어드레스발생기(132)는 내부코드 구간동안만 증가하고 다른 내부코드구간에서는 다시 0부터 25까지 어드레스가 발생되며 이러한 동작을 반복하게 된다. 이때 이 어드레스를 0으로 클리어시키는 데 제9h도에 도시된 DRY신호를 사용한다.

제9k도에 도시된 바와 같이 열어드레스가 25가 된 후 다시 0이 될 때 행어드레스는 값이 하나 증가하게 된다.

제9l도에 도시된 블록어드레스는 0에서 63까지의 행어드레스가 증가해서 0이 될 때 하나 증가한다.

이렇게 발생된 블록, 행, 열어드레스는 모두 15비트로써 디셔플링 메모리(140)에 데이터를 올바르게 써 넣기 위한 기입어드레스(WRITE ADDR)가 된다.

따라서, 본 발명은 블록 및 행어드레스를 사용해서 ID데이타를 발생시키는 것과 동일한 효과를 얻을 수 있음으로써 기존 시스템에서 전송해야할 데이터인 ID 데이터를 전송하지 않고 수신측에서 발생시킴으로써 실제로 전송할 수 있는 데이터양이 증가되며, 내부코드에서 ID데이타를 제외한 데이터만 가지고 코딩과 디코딩을 함으로서 상대적으로 에러 정정율이 높아진다. ID데이타에 에러가 발생해서 전송된 데이터가 다른 곳에 기입됨으로서 올바른 데이터까지 손상을 입는 것을 방지할 수 있다.

본 발명은 디지탈 VCR과 같은 경우에는 트릭재생(고속재생)시 주사궤적에 따라 픽업되지만, DVDR과 같은 경우에는 전 트랙을 픽업하게 되므로 셔플링을 보다 더 간단한 알고리즘에 의해 수행될 수 있으므로 더욱 효과적으로 적용될 수 있다.

상술한 바와 같이 본 발명은 디셔플링에 사용하는 ID데이타를 전송 또는 저장하지 않고 수신측에 ID데이타를 디셔플링하도록 함으로써 저장하거나 전송하려는 데이터의 양을 늘리고 전송시스템에서는 ID 데이터를 삽입해주는 부분이 필요하지 않기 때문에 하드웨어가 간단해지는 효과가 있다.

Claims (3)

1. 소정수의 블록으로 분할 된 후 ID정보를 사용하여 셔플링되고 적부호화된 디지탈 데이터를 전송 또는 저장하는 시스템에 있어서 오버헤드를 줄이기 위해서 ID 정보를 주지 않고 셔플링하여 기록 또는 전송하는 데이터를 원래의 위치로 복원하기 위하여, 상기 데이터의 내부코드에 대해 오류정정한 데이터와 내부코드에서 실제 데이터구간만 유효한 데이터 준비제어신호를 출력하는 내부디코더(120), 상기 내부디코더(120)로부터 출력되는 데이터를 원래의 위치로 복원하여 저장하기 위한 디셔플링메모리(140), 상기 디셔플링메모리(140)로 부터 출력되는 외부코드에 대해 다시 오류정정하는 외부디코더(150)를 구비한 오류정정복호화장치에 있어서: 프레임 리세트 신호(FRP), 각각의 블록을 구분해 주는 신호로서 한 프레임안에 상기 소정수의 블록리세트신호(BR)를 발생하는 제어신호발생기(110); 상기 프레임 리세트 펄스신호에 따라 클리어되며 상기 블록 리세트신호를 카운트하여 블록어드레스를 발생하고, 상기 블록 리세트신호에 따라 클리어되며 상기 데이터 준비제어신호를 카운트하여 상기 외부코드길이에 해당하는 행어드레스를 발생하여 상기 디셔플링 메모리의 기입어드레스로 출력하는 제1어드레스발생기(131); 및 상기 데이터 준비제어신호에 따라 클리어되며 외부클럭신호에 따라 상기 내부코드길이에 해당하는 열어드레스를 발생하여 상기 디셔플링 메모리의 기입어드레스로 출력하는 제2어드레스발생기(132)를 포함하는 디셔플링을 위한 어드레스발생회로.
2. 제1항에 있어서, 상기 제1어드레스발생기(131)는 클리어단자에는 프레임 리세트 펄스를 입력하고, 클럭단자에는 블록리세트신호를 입력하고, 출력단자로는 블록어드레스를 출력하는 제1카운터(133); 및 클리어단자에는 블록 리세트신호를 입력하고, 클럭단자로는 데이터 준비제어신호(DRY)를 입력하고, 출력단자로는 행어드레스를 출력하는 제2카운터(134)를 포함함을 특징으로 하는 디셔플링을 위한 어드레스발생회로.
3. 제1항에 있어서, 상기 제2어드레스발생기(132)는 클리어단자에는 데이터 준비제어신호를 입력하고, 클럭단자에는 클럭신호가 입력되고, 출력단자로는 열어드레스를 출력하는 제3카운터(132)를 포함함을 특징으로 하는 디셔플링을 위한 어드레스발생회로.