JPS63151134A - デ−タ取込み送出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ取込み送出し回路に係り、特に同期信号
、データ及びパリティビットを有するデジタル信号中の
データを、データ誤り少な（好適に取込み送出し得るデ
ータ取込み送出し回路に関する。

（従来の技術） 最近、ハイファイ音声と静止画とをそれぞれデジタル信
号化し、このデジタル信号を記録したデジタル情報記録
円盤（以下、ディスクという）の開発発表が行なわれ、
実用化されている。

第４図は上記したディスクに記録されるデータを有する
１ブロツクの信号の一例のフォーマットを示す図である
。

同図において、５ＹＮＣはブロックの始めを示す８ビツ
トの固定パターンの同期信号の配置位置を示す。また、
Ｃｈ−１，Ｃｈ−２，Ｃｈ−３及ヒｃｈ−４ハ夫々１６
ヒツトのデジタル信号の１ワードの配置位置を示す。

このデジタル信号としては、オーディオ信号をパルス符
号変調（ＰＣＭ）して１％だデジタルオーディオ信号、
又はビデオ信号をＰＣＭして得たデジタルビデオ信号が
ある。

例えば、■ｃｈ−ｉ〜Ｃｈ−４に４ヂヤンネルの各々の
チャンネルのデジタルオーディオ信号の各１ワードを配
置する場合と、■ｃｈ−ｉ〜Ｃｈ−３に３チヤンネルの
各々のチャンネルのデジタルオーディオ信号の各１ワー
ドを配置し、かつ、Ｃｈ−４にデジタルビデオ信号の、
例えば吊子化数８ビットの画素データ２つを配置する場
合と、■Ｃｈ−１及びＣｈ−２に第１の２チヤンネルス
テレオのデジタルオーディオ信号の各チャンネルデータ
を配置し、かつ、Ｃｈ−３及びＣｈ−４に第２の２チヤ
ンネルステレオのデジタルオーディオ信号の各チャンネ
ルデータを配置する場合と、■Ｃｈ−１及びＣｈ−２に
２チヤンネルのデジタルオーディオ信号の各チャンネル
データを配置し、かつ、Ｃｈ−３及びＣｈ−４に同−又
は異種のデジタルビデオ信号の■子化数８ピッ１への画
素データを配置する場合とがある。

また、第４図に示すＰ、Ｑは夫々１６ビツトの誤り符号
訂正用信号で、例えば Ｐ　＝　Ｗ　＋　ｅＷ　２　ｅＷ　３　Ｇ）Ｗ　ａ　　
　　　　　”（１）Ｑ＝Ｔ４　・Ｗ１ΦＴ３　・Ｗ２Φ
Ｔ２　・Ｗ３ΦＴ−Ｗ４　　　　　　　　　　　　　・
・・■なる式により生成される信号である。

但し、（１）、■式中Ｗ　＋　、　Ｗ　２　、　Ｗ　３
　、　Ｗ　４はｃｈ−ｉ〜Ｃｈ−４の１６ビツトの各デ
ジタル信号（通常は夫々異なるブロックにおけるデジタ
ル信号）、王は所定の多項式の補助マトリクス、Φは対
応する各ビット毎の２を法とする加緯を示す。

更に、第４図において、ＣＲＣは２３ビツトの誤り符号
検出用信号で、同じブロックに配列されるＣｈ−１〜Ｃ
ｈ−４，Ｐ、　Ｑの各ワートヲ、例えば×２３＋Ｘ５＋
Ｘ’　＋Ｘ＋１なる生成多項式で除したときに得られる
２３ピツトの剰余であり、再生時、同じブロックの第９
ビツト目から第１２７ビツト目までの信号を上記生成多
項式で除算し、それにより得られた剰余が零のときは誤
りが無いとして検出するために用いられる。

また更に、第４図において、Ａｄｒはランダムアクセス
などのために使用される各種制御信号の１ビツトの多重
位置を示す。この制御信号は各ビットデータを分散し、
１ブロツク中に１ビツト伝送され、例えば、１９６ブロ
ツクにより制御信号の全ビットが伝送される（すなわち
、制御信号は１９６ビツトより構成される）。

また更に、Ｕはユーザーズビットと呼称される予備のた
めの２ピッｌ−である。

そして、第４図に示す５ＹＮＣからＵまでの計１３０ビ
ットで１ブロツクの信号が構成され、デジタル信号はこ
のブロック単位で、例えばデジタルオーディオ信号の標
本化周波数４４．１　ｋ　１１２と同じ周波数で合成さ
れて時系列的に伝送され、例えば変調回路、レーザービ
ームを使用した記録装置を夫々介してディスク（いずれ
も図示せず）に記録される。

従って、このディスクの回転数を９００ｒｐｍとした場
合は、ディスクの一回転化り２９４０ブロツクが記録、
再生されるから、上記の１９６ビツトの制御信号はディ
スクの一回転期間で１５回記録、再生されることになる
。

なお、この場合、デジタルビデオ信号を伝送する場合は
、例えば輝度信号の画素データは標本化周波数９Ｍ１ｌ
ｚ、１画素当り量子化数８ビツトのものがメモリを用い
て標本化周波数８８．２ｋｌｌｚにされて記録、再生さ
れ、２種の色差信号（Ｒ−Ｙ）。

（Ｂ−Ｙ）の画素データは夫々標本化周波数２．２５　
ＭＩＩＺ、　１画素当り量子化数８ビットのものがメモ
リを用いて標本化周波数８８．２　ｋ　１１２にされて
時系列的に記録、再生される。

そして、上記の制御信号は前記した如り１９６ビツトで
構成され、例えば第５図に示す如き信号フォーマットに
選定される。同図に示す如く、制御信号は各４９ビツト
の４種のコードが時系列的に合成された構成であり、４
種のコードはタイムコードＴＣと第１及び第２チャプタ
コードＣＰ−１゜ＣＰ−２とページコードＰＣとからな
る。

タイムコードＴＣは第６図（Ａ）に示す如く、２４ビツ
トの同期信号１と、２ビツトのソースモード判別信号２
と、２ビツトのノーマル・ストップモード判別信号３と
、分の単位の時間を示す８ビツトのコード４ａと秒の単
位の時間を示す８ビツトのコード４ｂとからなる時間識
別コードと、１秒間に再生されるトラックのうら何本口
のトラックから再生されたものであるかを示すトラック
番号識別コード５と、１ビツトのパリティビット６とか
らなる。

同期信号１はタイムコードＴＧの始まりを示す信号で、
例えば１６進法でｒｌ　１Ａ５ＤＦＪなる値の２４ビツ
ト固定パターンの信号である。ソースモード判別信号２
は第４図に示したｃｐ−ｉ〜ＣＰ−４の各デジタル信号
ソースを判別させるための信号で、−例として「００」
のときは３チヤンネルのデジタルオーディオ信号と１チ
ヤンネルのデジタルビデオ信号が伝送されることを示し
く前記■の場合）、「０１」のとぎは４チヤンネルのデ
ジタルオーディオ信号が伝送されることを示しく前記■
の場合）、また、「１０」のときは２チヤンネルのデジ
タルオーディオ信号が２種類伝送されることを示しく前
・記■の場合）、更に１°１コ」のとぎは２チヤンネル
のデジタルオーディオ信号とデジタルビデオ信号が２チ
ヤンネルで伝送されることを示す（前記■の場合）。

また、第６図（Ａ）に示すＮＲ／ＳＴで示すノーマル・
ストップモード判別信号３は、例えば「１１」のときは
そのトラックを繰返し再生・すべき（ストップ再生すべ
き）ことを示し、「ＯＯ」のときはノーマル再生すべき
ことを示す。

なお、それ以外の「１０」及び「０１」は未定義である
。

更に、時間識別コード４ａ及び４ｂは、その記録位置が
前記のディスクの第４図に示す信号フォーマットのデジ
タル信号の記録開始位置からの通算の時間でどれたりで
あるかを識別させるだめのコードで、８ビツトのコード
４ａ、４ｂの各上位４ビツトがＢＣＤコードで１０の中
位を示し、下位４ビツトがＢＣＤコードで１の単位を示
す。すなわち、時間識別コード４ａ及び４ｂにより０分
Ｏ秒から最大９９分９９秒まで識別させることができる
。

但し、ディスクの片面には最大６０分程度までしか信号
が記録できないから、時間識別コード４ａ。

４ｂの値は実際には最大６０分程度となる。

また更に、第６図（Ａ）に示すトラック番号識別コード
５は、値がディスク−回転毎に１ずつ増加し、この信号
が記録された位置をＯ〜１４のトラック番号（ディスク
１回転宛記録された１〜ラツクを１本のトラックとする
）で丞す。すなわち、上記時間識別コード４ａ及び４ｂ
が記録位置を示す最小単位は１秒であるのに対し、ディ
スクが９０Ｏｒｐｍで回転する場合は１秒間に１５回転
することになるから、時間識別コード４ａ及び４ｂが夫
々同一の値の場合に、同じ１秒間で再生されるＯ番目〜
１４番目のトラックのうち何番目のトラックであるかを
４ビツトの２進コードで示している。これにより、信号
記録位置をディスクの一回転毎に識別させることができ
る。

次に、第５図にＣＰ−１で示す第１チヤプタコードは第
６図（Ｂ）に示す如く、２４ビツトの同期信号７と、２
ビツトのソースモード判別信号８と、ＮＲ／ＳＴで示す
２ビツトのノーマル・ストップモード判別信号９と、８
ビツトのチャプタ番号識別コード１０と、１２ビツトの
ローカルアドレス１１と、１ビツトのパリティビット１
２とよりなる１、同明信号７はこの第１チャプタコード
ｃｐ−ｉの始まりを示す、例えば１６進法でｒｏｌＡＥ
ｃＦＪで示される値の２４ビツト固定パターンの信号で
ある。

また、チャプタ番号識別コード１０は前記第４図にｃｈ
−ｉ及びＣｈ−２で示す位置に夫々配置されて２つのチ
ャンネルで伝送されるデジタルオーディオ信号の音楽プ
ログラムがディスクの最初の信号記録開始位置から何番
目の音楽プログラムであるかを示すコードで、上位４ビ
ツトがチ１！ブタ番号の１０の単位、下位４ビツトが１
の単位を示すので、０番目から最大９９番までのチャプ
タ番号を示すことができる。

更に、ローカルアドレス１１は記録位置をその直前に伝
送されるチャプタ番号識別ニード１０が示すチャプタ番
号の音楽プログラムの記録開始位置からの時間（単位秒
）により識別させるコードで、各音楽プログラム記録開
始位置では０秒であり、最大２１２１秒まで表わすこと
ができる。

次に、第５図にＣＰ−２で示す第２チヤプタコードは第
６図（Ｃ）に示す信号フォーマットとされている。第６
図（Ｃ）に示す如く第２チャプタコードＣＰ−２は、前
記第１チャプタコードＣＰ−１と同様の信号フォーマッ
トとされており、同期信号１３と、ソースモード判別信
＠１４と、ＮＲ／ＳＴで示すノーマル・ストップモード
判別信号１５と、チャプタ番号識別コード１６と、ロー
カルアドレス１７と、パリティビット１８とからなる。

また、第５図にＰＣで示すページコードは第６図（Ｄ）
に示す信号フォーマットとされている。第６図（Ｄ）に
示す如くページコードＰＣは、同期信号１９と、ソース
モード判別信号２０と、ＮＲ／ＳＴで示すノーマル・ス
トップモード判別信号２１と、２０ビツトのページ番号
識別コード２２と、パリティビット１８とからなる。

第２チャプタコードＣＰ−２は、同期信号１３の１６進
法での値が、例えばｒｏｌ　Ｂ３ＡＦＪで、またチャプ
タ番号識別コード１６は第４図にＣｈ−３で示す位置に
配置されて伝送される１つのチャンネルのデジタル信号
のプログラムがディスクの最初の信号記録開始位置から
何番目のものであるかを示すコードで、前記チャプタ番
号識別コード１０と同様にＯ番目から最大９９番までの
チャプタ番号を示すことができる。他方、ページコード
ＰＣは同期信号１９の１６進法での値が、例えばｒ０５
Ａ３７７」で、またページ番号識別コード２２はディス
クの各トラックをページ番号で表わすものとして、その
ディスクの再生されるトラックが最初のトラックから何
番目のものであるかを示すコードで、１ページから最大
９９９９ページまでのページ番号を示すことができる。

但し、ディスクの片面には最大５４０００トラック程度
までしか信号が記録できないから、ページ番号識別コー
ド２２の値は実際には最大５４０００トラック程度とな
る。

なお、ソースモード判別信号８，１４及び２０は前記ソ
ースモード判別信号２と同一の内容であり、またノーマ
ル・ストップモード判別信号９．１５及び２１も前記ノ
ーマル・ストップモード判別信号３と同一内容の信号で
ある。また、〇−カルアドレス１７は前記ローカルアド
レス１１と同一内容の情報を示すためのコードであるの
で、その説明は省略する。更に、パリティビット５．１
２．１８及び２３は夫々そのコードが配置されるタイム
コードＴＣ又はチャプタコードＣＰ−１，ＣＰ−２又は
ベージコードＰＣ中の同期信号１　、７．１３．１９に
続＜２４ビツトの信号部分、すなわらデータの信号ビッ
トを、例えば夫々２を法とする加算を行なって得た検査
信号である。

次に、上記の制御信号を有する第４図に示す如き信号フ
ォーマットのデジタル信号が時系列的に螺旋状トラック
に記録されたディスクの再生装置の概略について第７図
と共に説明する。

同図において、第４図に示すブロック信号単位で時系列
的に合成されたデジタル信号が幾何学的形状の変化とし
て記録されたディスク２６は、ピックアップ装置２７に
より、例えばディスク２６から反射又は透過された光ビ
ームの光強度の変化又はディスク２６と再生針（図示せ
ず）に設けた電極との間に形成される静電容ａの変化を
検出して・これを電気信号に変換して既記録信号をピッ
クアップ再生する。

なお、このピックアップ装置２７はディスク２６から既
記録信号を上記の手段でピックアップ再生する信号変換
器と、この信号変換器をディスク半径方向に移送するフ
ィード送り機構及びその駆動回路と、ディスク２６に記
録された前記コードＴＣ。

ＣＰ−１，ＣＰ−２及びＰＣを解読して得た値を表示す
る回路及びその値に応じてフィード送り機構を制御する
回路などからなる。

ピックアップ装置２７から再生された信号は復調回路２
８に供給され、ここでＦＭ復調され、更に記録系におい
て例えばＭ系列符号を用いてランダム化されている場合
は、同じＭ系列符号と２を法とする加算（ｍｏ６．２の
加算）を行なってもとのＮＲＺ　（ノン・リターン・ツ
ウ・ゼロ）のデジタル信号に戻される。

この復調回路２８から取出された第４図に示す如き信号
フォーマットのデジタル信号は、デコーダ２９に供給さ
れる。

デコーダ２９はこの入力デジタル信号中の誤り符号検出
用信号ＣｌＩＣを使って誤りの有無を検出し、誤りが有
る場合は誤り符号訂正用信ＩＰ、Ｑを用いてもとの正し
い符号に復元し、更に第４図のｃｈ−ｉ〜Ｃｈ−４で示
す位置のうち２以上の位置に配置されて伝送されるデジ
タルオーディオ信号をＯＡ変換してもとのアナログオー
ディオ信号に再生してこれらのオーディオ信号をチャン
ネル別に切換回路３０に供給すると共に、第４図に示す
１ブロツクを構成する信号の第１２８ビツト目が入来す
る毎にその１ビツトを順次アドレスデータ取込み回路３
１に供給し、更にＣｈ−３及びＣｈ−４で示す位置に配
置されてデジタルビデオ信号が伝送される場合は、その
デジタルビデオ信号を静止画デコーダ３２へ供給する。

静止画デコーダ３２は入力デジタルビデオ信号からもと
の静止画像の所、望の標準テレビジョン方式のアナログ
ビデオ信号を生成して、これを出力端子３７へ出力する
。

一方、アドレスデータ取込み回路３１は１ブロツクに１
ビツトずつ入来する信号を蓄積して前記第５図及び第６
図（Ａ）〜（Ｄ）に夫々示す信号フォーマットの制御信
号を得た後、後述する方式に基づいたデータ取込みを行
なう。

このアドレスデータ取込み回路３１に取込まれたデータ
は切換回路３０に供給されてそのデータに基づいて生成
されたスイッチング信号によりオーディオ信号伝送チャ
ンネルのみ通過−させて４つのチャンネルの夫々の出力
端子３３〜３６のうち所定の２以上の出力端子へ出力さ
せる。すなわち、４チヤンネルのオーディオ信号がディ
スク２６から再生された場合は出力端子３３〜３６のす
べてからオーディオ信号が取出され、３チヤンネルのオ
ーディオ信号がディスク２６から再生された場合は出力
端子３３〜３５からそのオーディオ信号が取出され、更
に２チヤンネルのオーディオ信号が２種類再生された場
合は、選択した一方の種類の２チヤンネルのオーディオ
信号が出力端子３３と３４（又は３５と３６）から取出
される。

また、マイクロプロセッサ３８はアドレスデータ取込み
回路３１からのデータと操作盤（図示せず）からの所望
の信号とに基づいて生成した各種信号をピックアップ装
置２７に供給し、再生装置を逐次チャプタ番号又は再生
時間で表示させ、更にランダムアクセスの場合は指定し
たトラック位置へ信号変換器を移送させるべく制御する
。

ここで、上記のデジタルオーディオディスク再生装置内
のアドレスデータ取込み回路３１に適用すべく本出願人
が先に提案したアドレスデータの取込み方式（特願昭５
７−１９６５３０号）、すなわち前記の各種コード中の
データの取込みについてに説明する。

第８図は本出願人の先の提案になるデータ取込み方式の
一例を示すブロック系統図である。

同図中、入力端子４０には第５図に示す４９ビツトで一
単位を構成する１９６ビツトの制御信号が直列に入来し
、入力端子４１よりのシフトクロックと共に４９ビツト
シフトレジスタ４２に印加される。

４９ビツトシフトレジスタ４２は入力ｉ１１制御信号の
４９ビツトを直並列変換する。また、前記したように入
力制御信号は第５図及び第６図（Ａ）〜（Ｄ＞に夫々示
すように、２４ビツトの同期信号１，７゜１３、１９と
、それに引続り２４ビツトのデータと、このデータより
生成した１ビツトのパリティビット６、１２．１８．２
４とからなる各４９ビツトのデジタル信号であるタイム
コードＴＣ及びチャプタコードＣＰ−１，ＣＰ−２及び
ページコードＰＣの時系列合成信号であり、シフトレジ
スタ４２内を上記シフトクロックが入来する毎に１ビツ
トずつ右方向ヘシフトされる。

また、シフトレジスタ４２が一時記憶する４２ビツトの
うち上位２４ビツトは同期信号検出回路４３．４４゜４
５及び４６に夫々並列に供給され、残りの２５ビツトは
ラッチ回路４７に並列に供給される。前記したように、
同期信号１，７．１３及び１９は互いに異なる特定の値
に選定されており、同期信号検出回路４３゜４４、４５
及び４６により各別に検出される。

まず、制御信号が正常に伝送されているときの動作につ
いて説明するに、いまシフトレジスタ４２に制御信号の
最初の４９ビツトのタイムコードＴＣが記憶されたもの
とすると、同期信号検出回路４３は第６図（Ａ）に示す
タイムコードＴＣ中の同期信号１を検出し、その検出信
号を４人力ＯＲ回路４８を通して２４ビット読みとばし
回路４９に供給してこれをリセットする一方、データ取
込み制御回路５２に供給する。

入力端子４０には次の制御信号の第５０ビツト目が入来
し、以下１ビツトずつ順次制御信号が入来するが、２４
ビット読みとばし回路４９はこの入力制御信号の第５０
ビツト目から第１３ビツト目までの計２４ビット、すな
わち第１チャプタコードＣＰ−１の同期信号７を読みと
ばし、その２４ビット読みとばし時に信号を出力して２
５ビツトカウンタ５０をリセットすると同時に、カウン
タ５１もリセットする。

次に、２５ビツトカウンタ５０は上記リセット後に入力
端子４０に入来する制御信号の第７４ビツト目から第９
８ビツト目まで、すなわち第１チャプタコードＣＰ−１
のデータ２４ビツト及びパリティビット１２の１ビツト
の計２５ビットの計数を行ない、その計数期間中のみカ
ウンタ５１ヘイネーブル信号を出力し、カウンタ５１を
計数可能状態とする。これにより、カウンタ５１は入力
端子４０より供給される制御信号の第７４ビツト目から
第９８ビツト目までのうち値が「１」のビットの個数を
計数する。

前記した如く、パリティビット１２はヂャプタコードＣ
Ｐ−１中のデータ２４ビツトから生成されたものであり
、２５ビツトカウンタ５０のＪ１数出力のリースト・シ
グニフィカント・ビット（ＬＳＢ）が「０」か「１」か
により計数値が偶数か奇数かであることが判別でき、こ
れによりパリティチェックができる。

入力端子４０に制御信号の第９８ビツト目が入来し終る
と、上記したようにカウンタ５１よりパリティチェック
の結果が得られる一方、シフトレジスタ４２内には第１
チャプタコードｃｐ−ｉの全４９ビツトが記憶された状
態となるため、同期信号検出回路４４から同期信号７の
検出信号が取出される。

この検出信号はＯＲ回路４８を通して２４ビット読みと
ばし回路４９に印加されてこれをリセットする一方、デ
ータ取込み制御回路５２に印加される。

データ取込み制御回路５２はこの同期信号検出信号が入
来し、かつ、カウンタ５１よりパリティが合っている旨
の信号が入来した時に、ラッチ回路４７ヘラツチパルス
を出力する。

これにより、ラッチ回路４７はそのときにシフトレジス
タ４２に記憶されている下位側の２５ビツトの信号、す
なわち第１チャプタコードＣＰ−１のデータ２４ビツト
とパリティビット１２とからなる計２５ビットを夫々ラ
ッチする。

次に上記と同様にして入力端子４０に入来する制御信号
は２４ビット読みとばし回路４９により第２チャプタコ
ードＣＰ−２の同期信号１３が読みとばされて次の第３
図（Ｃ）に１４．１５．１６及び１７で夫々示す各デー
タとパリティビット１８とからなる計２５ビットのパリ
ティチェックが行なわれ、パリティが合っているときは
同期信号検出回路４５より同期信号１３の検出信号が出
力されることにより、ラッチ回路４７に第２チャプタコ
ードＣＰ−２のデータ及びパリティビット１８がラッチ
される。以下、上記と同様の動作が繰返され、制御信号
中の各コードＴＣ，ＣＰ−１，ＣＰ−２，ＰＣは、１つ
前のコード（なお、ＴＣの１つ前のコードはＰＣである
）の同期信号１９．１　、７．１３と自己の同期信号１
、７．１３．１９とが順次に計２回検出され、かつ自己
のコードのパリティが合っている時にのみそのコードの
データ及びパリティビットがラッチ回路４７に取込まれ
る。

次に、制御信号の伝送に異常がある場合の動作斥ついて
説明するに、例えばページコードＰＣ中のデータに誤り
がある場合は、同期信号１３を検出する同期信号検出回
路４５からＯＲ回路４８を通して同期信号検出信号が２
４ビット読みとばし回路４９へ供給されてこれをリセッ
トし、同期信号１つが読みとばされてページコードＰＣ
のデータのパリティチェックが行なわれる。

しかし、この場合ＰＣ中のデータに誤りがあるので、カ
ウンタ５１の出力信号はパリティが合っていない旨の論
理値の信号を出力する。従って、データ取込み制御回路
５２は、同期信号１９を検出する同期信号検出回路４６
の出力検出信号がＯＲ回路４８を通して供給されたとし
てもラッチパルスを出力しない。このためラッチ回路４
７はページコードＰＣのデータ及びパリティビットをラ
ッチしない。

他方、ページコードＰＣのデータ及びパリティビット２
３が正しく伝送されたとしても、同期信号１９が誤って
いる場合はデータ取込み制御回路５２にカウンタ５１よ
りパリティが合っている旨の信号が供給された時に、同
期信号検出回路４３〜４６のいずれからも同期信号検出
信号が出力されないため、データ取込み制御回路５２は
ラッチパルスを発生せず、ラッチ回路４７にはページコ
ードＰＣのデータ及びパリティビットはラッチされない
。

また、この場合は、次に入力端子４０に入来するタイム
コードＴＣが誤りなく入来したとしても、その１つ前の
同期信号１９の検出信号が発生されておらず、２４ビッ
ト読みとばし回路４９がリセットされていないためパリ
ティチェックが行なえず、ラッチパルスが出力されない
から、タイムコードＴＣのデータ及びパリティビット６
はラッチ回路４７には取込まれない。

入力端子４０にはＴＣ−ＣＰ−１→ＣＰ−２→ＰＣ−）
ＴＣ→・・・という順序で各コードが時系列的に間断す
ることなく入来するため、ラッチの有無にかかわらずシ
フトレジスタ４２の記憶内容は順次更新されていく。

（発明が解決しようとする問題点） 上記した本出願人の先の提案になるデータ取込み方式に
よれば、１つ前の単位の同期信号により次の単位のパリ
ティチェックを始め、次の単位の同期信号が検出される
と共にその次の単位のパリティチェックが行なわれるの
で、従って、誤ったデータを取込む割合いを大幅に減少
させることができる。

ところが、上記のデータ取込み方式でも誤ったデータを
取込むことを完全に防止できたわけではなく、更に、上
記データを処理するマイクロプロセツサ等のデジタル信
号処理回路の処理能力（速さ）に合わせるため、上記の
デジタル信号処理回路より出力される上記の同期信号と
は互いに違った（すなわち、非同期の）制御クロックに
同期させて、上記データを上記のデジタル信号処理回路
に送出す（供給する）＠合、その時点で誤ったデータを
送出（供給）してしまうおそれがあり、また、誤ったデ
ータを取込んだ場合には、第７図中のデータ取込み回路
３１が誤動作することになるといった問題がある。

そこで、従来は第７図中のデータ取込み回路３１で取込
むデータに誤りがなく、更に、誤ったデータを上記のデ
ジタル信号処理回路に送出（供給）してしまわないよう
にし、また、このデータ取込み回路３１が誤動作しない
ようにするために、データの取込み及び送出しを制御す
る制御回路（マイクロコンピュータ）を設けて、誤った
データを取込み、更に、それを送出さないようにして上
記の問題を解決していた。

ところが、上記のようにデータ取込み回路３１のデータ
の取込み及び送出しの制御を制御回路（マイクロコンピ
ュータ）によりソフトウェア処理する場合には、第７図
のディスク再生装置全体のソフトウェアによる処理の負
担がその介入きくなるといった問題点がある。

そこで、本発明は上記した従来の技術の問題点を解決し
て、上記のようにソフトウェア処理により第７図中のデ
ータ取込み回路３１のデータの取込み及び送出しを制御
していた制御回路（マイクロコンピュータ）の代わりに
、これをデジタル回路によりハードウェアで構成するこ
とにより、その分、ソフトウェアで行なっていた処理の
負担を軽くするようにしたデータ取込み送出し回路を提
供することを目的とする。

（問題点を解決するための手段） 本発明は上記の目的を達成するために、少なくとも同期
信号、データ及びパリティビットにより一単位を構成す
るデジタル信号が一単位毎に時系列的に供給されると共
に、前記デジタル信号中のデータを処理するデジタル信
号処理回路より供給される制御クロックを検出する制御
クロック検出回路と、前記制御クロック検出回路により
検出した前記制御クロックの開始を検出する制御クロッ
ク開始検出回路と、前記制御クロック検出回路により検
出した前記制御クロックの終了を検出する制御クロック
終了検出回路と、前記デジタル信号中の少なくともデー
タを、前記制御クロック終了検出回路及び前記制御クロ
ック開始検出回路によりそれぞれ検出した前記制御クロ
ックの終了から次の制御クロックの開始までの期間だけ
取込むデータ取込み回路手段と、前記データ取込み回路
手段で取込んだデータを、前記制御クロック開始検出回
路及び前記制御クロック終了検出回路によりそれぞれ検
出した前記制御クロックの開始から終了までの期間だけ
前記デジタル信号処理回路に送出すデータ送出し回路手
段とよりなることを特徴とするデータ取込み送出し回路
を提供するものである。

（作　用） 上記した構成のデータ取込み送出し回路においては、デ
ジタル信号中の少なくともデータを、制御クロックの終
了から次の制御クロックの開始までの期間だけ取込み、
この取込んだデジタル信号中のデータを制御クロックの
開始から終了までの期間だけ送出す。

（実　施　例） 本発明になるデータ取込み送出し回路の一実施例につい
て、以下に図面と共に説明する。

第１図は本発明になるデータ取込み送出し回路の一実施
例を示すブロック系統図である。

同図において、第４図に示すブロック信号単位で時系列
的に合成されたデジタル信号が幾何学的形状の変化とし
て記録されたディスク５６は、ピックアップ装置５７に
より例えばディスク５６から反射又は透過された光ビー
ムの光強度の変化又はディスク５６と再生！ｌ（図示せ
ず）に設けた電極との間に形成される静電容ａの変化を
検出してこれを電気信号に変換して既記録信号をピック
アップ再生する。

なお、このピックアップ装置５７は、ディスク５６から
既記録信号を上記の手段でピックアップ再生する信号変
換器と、この信号変換器をディスク半径方向に移送する
フィード送りｉ構及びその駆動回路と、ディスク５６に
記録された前記コードＴＣ。

ＣＰ−１，ＣＰ−２，ＰＣを解読して得た値を表示する
回路及びその値に応じてフィード送り機構゛を制御する
回路などからなる。

ピックアップ装置５７から再生された信号（ＲＦ倍信号
は復調回路５８に供給され、ここでＦＭ復調され、更に
記録系において例えばＭ系列符号を用いてランダム化さ
れている場合は、同じＭ系列符号と２を法とする加算（
ｌｌｌＯｄ、２の加韓）を行なってもとのＮＲＺ　（ノ
ン・リターン・ツウ・ぜ口）のデジタル信号に戻される
。

この復調回路５８から取出された第４図に示す如き信号
フォーマットのデジタル信号は、デコーダ５９に供給さ
れる。

デコーダ５９はこの入力デジタル信号中の誤り符号検出
用信号ＣＲＣを使って誤りの有無を検出し、誤り符号が
有る場合は誤り符号訂正用信号Ｐ、Ｑを用いてもとの正
しい符号に復元し、更に、第４図のＣｈ−１〜Ｃｈ−４
で示す位置のうち２以上の位置に配置されて伝送される
デジタルオーディオ信号をＤＡ変換してもとのアナログ
オーディオ信号に再生して、これらのオーディオ信号を
チャンネル別に切換回路６０に供給すると共に、第４図
に示す１ブロツクを構成する信号の第１２８ビツト目が
入来する毎にその１ピツトを順次アドレスデータ取込み
送出し回路６１に供給し、更にＣｈ−３及びＣｈ−４で
示す位置に配置されてデジタルビデオ信号が伝送される
場合は、そのデジタルビデオ（ｆｆｉ号を静止画デコー
ダ６２へ供給する。

静止画デコーダ６２は、入力デジタルビデオ信号からも
との静止画像の所望の標準テレビジョン方式のアナログ
ビデオ信号を生成して、これを出力端子６７へ出力する
。

一方、アドレスデータ取込み送出し回路６１は、１ブロ
ツクに１ビツトずつ入来する信号を蓄積して前記第５図
及び第６図（Ａ）〜（Ｄ）に夫々示す信号フォーマット
の制御信号を得た後、後述する本発明回路によりデータ
取込み及びデータ送出しを行なう。

このアドレスデータ取込み送出し回路６１に取込まれた
データは、切換回路６０に供給されてそのデータに基づ
いて生成されたスイッチング信号によりオーディオ信号
伝送チャンネルのみ通過させて４つのチャンネルの夫々
の出力端子６３〜６６のうち所定の２以上の出力端子へ
出力させる。すなわち、４チヤンネルのオーディオ信号
がディスク５６から再生された場合は出力端子６３〜６
６の全てからオーディオ信号が取出され、３チヤンネル
のオーディオ信号がディスク５６から再生された場合は
出力端子６３〜６５からそのオーディオ信号が取出され
、更に２チヤンネルのオーディオ信号が２種類再生され
た場合は、選択した一方の種類の２チヤンネルのオーデ
ィオ信号が出力端子６３と６４（又は６５と６６）から
取出される。

また、マイクロプロセッサ６８は、アドレスデータ取込
み送出し回路６１からのデータと操作盤（図示せず）か
らの所望の信号とに基づいて生成した各種信号をピック
アップ装置５７に供給し、再生位置を逐次チャプタ番号
又は再生時間で表示させ、更にランダムアクセスの場合
は指定したトラック位置へ信号変換器を移送させるべく
制御し、また、後述するアドレスデータ取込み送出し回
路６１によるデータの取込み及び送出しを制御するため
の制御クロックをアドレスデータ取込み送出し回路６１
に供給する。

また、ＤＣレベル検出回路６９は、ピックアップ装置５
７で再生された信号（ＲＦ信号）が供給され、そのＤＣ
レベルを検出し、その検出したミュートフラグをミュー
ト信号発生回路７０に供給する。

ミュート信号発生回路７０は、ミュートフラグあるいは
後述する２５ビツトシフトレジスタ７８からソースモー
ド判別信号又はノーマル・ストップモード判別信号が供
給されると、ミュート信号を発生してデコーダ５９に供
給し、このデコーダ５９からのオーディオ信号などの取
出しを禁止する。

次に、本発明の要部を構成するアドレスデータ取込み送
出し回路６１について説明する。

第１図中のアドレスデータ取込み送出し回路６１におい
て、制御クロック検出回路７１にはマイクロプロセッサ
６８から第３図の波形ａで示す制御クロックが供給され
る。この制御クロックは、４ｋｌｌｚ。

２５ビツトのバースト状クロックが１７６０秒毎に出力
されるデータ送り出し期間とこの期間以外のデータ取込
み期間とからなる信号であり、この制御クロックは第５
図及び第６図（Ａ）〜（Ｄ）中の同期信号の周期とは互
いに違った（すなわち、非同期の）関係になっている。

そして、この制御クロック検出回路７１は、制御クロッ
ク（波形ａ）のデータ送出し期間を検出して第３図の波
形すで示す制御クロック検出信号を出力し、これを制御
クロック終了検出回路７２及び制御クロック開始検出回
路７３にそれぞれ供給する。

制御クロック終了検出回路７２は、制御クロック検出回
路７１から供給される制御クロック検出信号（波形ｂ）
の立下がり、すなわち、データ送出し期間の終了を示す
第３図の波形Ｃの終了検出信号を出力し、この終了検出
信号（波形Ｃ）をデータ出力判断回路７４及びアドレス
データ取込み部７５に供給する。なお、この終了検出信
号（波形Ｃ）はアドレスデータ取込み部７５のデータ取
込みの開始を制御する信号でもある。

また、制御クロック開始検出回路７３は、制御クロック
検出回路７１から供給される検出信号（波形ｂ）の立上
がり、すなわち、データ送出し期間の開始を示す第３図
の波形ｄの開始検出信号を出力し、この開始検出信号（
波形ｄ）をデータ出力判断回路７４に供給する。

データ出力判断回路７４は、供給される開始検出信号（
波形ｄ）及び終了検出信号（波形Ｃ）によって、後述す
るアドレスデータ取込み部７５から供給されるデータ（
第３図の波形ｅあるいはｅｌ）の送出し禁止信号をゲー
ト回路７Ｇに供給する。そして、ゲート回路７６はアド
レスデータ取込み部７５から供給されるデータのマイク
ロプロセッサ６８への送出しをゲートする回路で、デー
タの送出し禁止信号がデータ出力判断回路７４より供給
されている間はアドレスデータ取込み部７５から供給さ
れるデータの送出しを禁止する一方、データの送出し禁
止信号がデータ出力判断回路７４より供給されなければ
アドレスデータ取込み部１５から供給されるデータをそ
のまま送出す。

また、ゲート回路７７は、デコーダ５９から供給される
第５図及び第６図（Ａ）〜（Ｄ）の同期信号（データク
ロック）及びデータのアドレスデータ取込み部７５への
取込みを制御クロック検出回路７１から供給されるデー
タの取込み禁止信号に応じてゲートする回路である。

そして、このゲート回路７７は、データの取込み禁止信
号が制御クロック検出回路７１より供給されている間は
デコーダ５９から供給されるデータの取込みを禁止する
一方、データの取込み禁止信号が制御クロック検出回路
７１より供給されなければデコーダ５９から供給される
データをそのままアドレスデータ取込み部７５に取込む
。

２５ビツトシフトレジスタ７８はマイクロプロセッサ６
８からのステータス信号に応じてセレクト信号、ソース
モード判別信号、ノーマル・ストップモード判別信号を
それぞれ出力し、セレクト信号及びソースモード判別信
号をアドレスデータ取込み部７５に供給し、ソースモー
ド判別信号、ノーマル・ストップモード判別信号をミュ
ート信号発生回路７０に供給する。

第２図は第１図中のアドレスデータ取込み送り出し回路
６１の具体的回路の一例を示す図である。

同図において、制御クロック検出回路７１．制御クロッ
ク終了検出回路７２．制御クロック開始検出回路７３は
それぞれリトリガラブルモノマルヂで構成される。また
、データ出力判断回路７４はアンド回路７９とＲＳフリ
ップフロップ８０とで構成され、ゲート回路７６はアン
ド回路８１で構成され、ゲート回路７７は２つのアンド
回路８２．８３で構成される。

なお、アドレスデータ取込み部７５については、例えば
前記した第８図に示す本出願人の先の提案になるデータ
取込み方式の構成の回路よりなる。

制御クロック検出回路７１を構成するリトリガラブルモ
ノマルチのへ入力端子に制御クロック（波形ａ）が供給
され、そのＱ出力端子より制御クロック検出信号（波形
ｂ）が出力され、これが制御クロック終了検出回路７２
を構成するリトリガラブルモノマルチのＢ入力端子に供
給される一方、制御クロック開始検出回路７３を構成す
るリトリガラブルモノマルチのへ入力端子に供給される
。

そして、制御クロック検出回路７１を構成するりトリガ
ラブルモノマルチは、制御クロック（波形ａ）のデータ
送出し期間を検出し、Ｑ出力端子から制御クロック検出
信号（波形ｂ）を出力し、制御クロック終了検出回路７
２及び制御クロック開始検出回路７３に供給する。また
、制御クロック終了検出回路７２を構成するリトリガラ
ブルモノマルチは、制御クロック検出信号（波形ｂ）が
８入力端子に供給されると、その立下がり（データ送出
し期間の終了）を示す終了検出信号（波形Ｃ）をＱ出力
端子より出力し、これをアドレスデータ取込み回路７５
に供給する一方、データ出力判断回路７４を構成するＲ
Ｓフリップフロップのリセット端子Ｒに供給する。

また、制御クロック開始検出回路７３を構成するりｉ〜
リガラブルモノマルチは、制御クロック検出信号（波形
ｂ）がへ入力端子に供給されると、その立上がり（デー
タ送出し期間の開始）を示す開始検出信号（波形ｄ）を
Ｑ出力端子より出力し、これをデータ出力判断回路７４
を構成するアンド回路７９の一方の入力端子に供給する
。

また、ゲート回路７７を構成するアンド回路８２゜８３
の一方の入力端子にはそれぞれデコーダ５９から供給さ
れるデータクロック及びデータが供給され、また、アン
ド回路８２．８３の他方の入力端子にはそれぞれ制御ク
ロック検出回路７１を構成するリトリガラブルモノマル
チの０出力端子より出力されるデータの取込み禁止信号
（１１Ｌ　１１の信号）が供給されるようになっている
ものである。

そして、データの取込み禁止信号（Ｌ　１１の信号）が
供給されれば、アンド回路８２．８３に供給されるデー
タクロック及びデータが、このアンド回路８２．８３の
出力端子からアドレスデータ取込み部７５に供給されず
データが取込まれない。

また一方、データの取込み禁止信号（パ［、″の信号）
が供給されず、すなわち゛トビ′の信号が供給されれば
、アンド回路８２．８３に供給されるデータクロック及
びデータが、このアンド回路８２．−８３の出力端子か
らアドレスデータ取込み部７５に供給されデータが取込
まれる。

そして、上記のようにアドレスデータ取込み部７５に取
込まれ、ここから出力される第５図及び第６図（Ａ）〜
（Ｄ）のようなデータ（波形ｅあるいはｅｌ　）は、デ
ータ出力判断回路７４を構成するアンド回路１９の他方
の入力端子に供給される一方、ゲート回路７６を構成す
るアンド回路８１の一方の入力端子に供給される。

また、ゲート回路７６を構成するアンド回路８１の他方
の入力端子にはデータ出力判断回路７４を構成するＲＳ
フリップフロップ８０のＱ出力端子から出力されるデー
タの送出し禁止信号（１１Ｌ　ＩＩの信号）が供給され
るようになっているものである。

データ出力判断回路７４を構成するアンド回路７９は、
制御クロック開始検出回路７３を構成するリトリガラブ
ルモノマルチのＱ出力端子から波形ｄのような“ＨＩＩ
の信号（開始検出信号）が入力され、同時にアドレスデ
ータ取込み部７５から波形ｅのような“１１″の信号（
データ）が入力されると、１１　ＨＩＩの信号を出力し
、これをＲＳフリップフロップ８０のセット端子Ｓに供
給し、このＲＳフリップ７０ツブ８０をセットする。ま
た、上記のようにアンド回路７９に波形ｄのような゛ト
１″の信号（開始検出信号）が入力された時、同時に波
形ｅ′のような°゛Ｌ″の信号が入力された時にはＲＳ
フリップフロップ８０はセットされない。

また、ＲＳフリップフロップ８０は、制御クロック終了
検出回路７２を構成するリトリガラブルモノマルチのＱ
出力端子から波形Ｃのような“Ｈ′Ｔの信号（終了検出
信号）がリセット端子Ｒに入力されると、リセットされ
る。

従って、ＲＳフリップフロップ８０のセット端子Ｓに’
　ｌ−１”の信号（開始検出信号（波形ｄ）及びデータ
（波形ｅ）のアンド信号）が供給され、ＲＳフリップフ
ロップ８０がセットされてから、リセット端子ＲにＨＩ
Ｉの信号（終了検出信号（波形Ｃ））が供給されリセッ
トされるまでの期間は、ＲＳフリップフロップ８０のＱ
出力端子に゛Ｈ′′の信号が出力され、これがアンド回
路８１の他方の入力端子に供給される。よって、アンド
回路７６の一方の入力端子にｌｌ　ＥＩ　Ｊｌのデータ
（第３図の波形ｅ）が供給されれば、そのデータが送出
される。

また一方、ＲＳフリップ７０ツブ８０のリセット端子Ｒ
にＨ″の信号（終了検出信号（波形Ｃ））が供給され、
ＲＳフリップフロップ８０がリセットされてから、次に
、セット端子Ｓに１−Ｖ′の信号（開始検出信号（波形
ｄ）及びデータ（波形ｅ）のアンド信号）が供給されセ
ットされるまでの期間は、ＲＳフリップフロップ８０の
Ｑ出力端子にデータの送出し禁止信号（“Ｌ″の信号）
が出力され、これがアンド回路８１の他方の入力端子に
供給される。よって、アンド回路７６の一方の入力端子
に１」′のデータ（第３図の波形ｅ）が供給されても、
そのデータは送出されない。

なお、上記した実施例では、制御クロック検出回路７１
．制御クロック終了検出回路７２及び制御クロック開始
検出回路７３をそれぞれリトリガラブルモノマルチで構
成しているが、これに限らず、例えばカウンタで構成し
ても良い。

以上のように、マイクロプロセッサ６８から供給へれる
制御クロックのデータ取込み期間だけデコーダ５９から
データを取込み、更に、制御クロックのデータ送出し期
間だけマイクロプロセッサ６８にデータを送出する。こ
れにより、マイクロプロセッサ６８はその処理能力（速
さ）に合ったデータの処理を行なうことができる。

（発明の効果） 以上の如く、本発明になるデータ取込み送出し回路によ
れば、従来のようにソ′フトウェア処理により第７図中
のデータ取込み回路３１のデータの取込み及び送り出し
制御をしていた制御回路（マイクロコンピュータ）の代
わりに、これをデジタル回路によりハードウェアで構成
することにより、その分、ソフトウェアで行なっていた
処理の負担を軽くすることができるといった特長を有す
る。

【図面の簡単な説明】

第１図は本発明になるデータ取込み送出し回路の一実施
例を示すブロック系統図、第２図は第１図中の本発明の
要部を構成するアドレスデータ取込み送り出し回路の具
体的回路の一例を示す図、第３図は第１図及び第２図の
各部の波形図、第４図は本発明回路により取込み送出す
べきデータを有する１ブロツクの信号の信号フォーマッ
トの一例を示す図、第５図は本発明回路の入力デジタル
信号の信号フォーマットの一例を示す図、第６図（Ａ）
〜（Ｄ）は夫々第５図のデジタル信号を構成する各単位
のデジタル信号の信号フォーマットの一例を夫々示す図
、第７図は本出願人の先の提案になるデータ取込み方式
を適用しうる回路を有するディスク再生装置の一例を示
す図、第８図は本出願人の先の提案になるデータ取込み
方式の一例を示すブロック系統図である。 １　、７．１３．１９・・・同期信号、２、８．１４．
２０・・・ソースモード判別信号、４ａ、４ｂ・・・時
間識別コード、 ５・・・トラック番号識別コード、 ６、１２．１８．２３・・・パリティビット、１０、１
６・・・チャプタ番号識別コード、１１、１７・・・ロ
ーカルアドレス、 ２２・・・ページ番号識別コード、 ５６・・・ディスク、５７・・・ピックアップ装置、５
８・・・復調回路、５９・・・デコーダ、６０・・・切
換回路、６１・・・アドレスデータ取込み送出し回路、
６２・・・静止画デコーダ、６３〜６７・・・出力Ｍ　
’Ｆ、６８・・・マイクロプロセッサ、 ６９・・・ＤＣレベル検出回路、 ７０・・・ミュート信号発生回路、 ７１・・・制御クロック検出回路、 ７２・・・制御クロック終了検出回路、７３・・・制御
クロック開始検出回路、７４・・・データ出力判断回路
、 ７５・・・アドレスデータ取込み部、 ７Ｇ、　７７・・・ゲート回路、 ７８・・・２５ビツトシフトレジスタ、７９〜８３・・
・アンド回路、８０・・・ＲＳフリップフロップ、ＣＰ
−１，ＣＰ−２・・・チャプタコード、ＰＣ・・・ペー
ジコード、ＴＣ・・・タイムコード。 ブ　３Ｉｌｉ］ １４　必

Claims (1)

1. 【特許請求の範囲】 少なくとも同期信号、データ及びパリティビットにより
   一単位を構成するデジタル信号が一単位毎に時系列的に
   供給されると共に、前記デジタル信号中のデータを処理
   するデジタル信号処理回路より供給される制御クロック
   を検出する制御クロック検出回路と、 前記制御クロック検出回路により検出した前記制御クロ
   ックの開始を検出する制御クロック開始検出回路と、 前記制御クロック検出回路により検出した前記制御クロ
   ックの終了を検出する制御クロック終了検出回路と、 前記デジタル信号中の少なくともデータを、前記制御ク
   ロック終了検出回路及び前記制御クロック開始検出回路
   によりそれぞれ検出した前記制御クロックの終了から次
   の制御クロックの開始までの期間だけ取込むデータ取込
   み回路手段と、前記データ取込み回路手段で取込んだデ
   ータを、前記制御クロック開始検出回路及び前記制御ク
   ロック終了検出回路によりそれぞれ検出した前記制御ク
   ロックの開始から終了までの期間だけ前記デジタル信号
   処理回路に送出すデータ送出し回路手段とよりなること
   を特徴とするデータ取込み送出し回路。