KR20240046873A - 패키지 높이 감소를 위해 패키지 기판에 상부 적층형 다이(들)를 커플링시키기 위한 인터포저를 채용한 적층형 다이 집적 회로(ic) 패키지, 및 관련 제조 방법들 - Google Patents

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KR20240046873A
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KR
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die
package
interposer
package substrate
wires
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KR1020247005310A
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크리쉬나 베무리
진성 김
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퀄컴 인코포레이티드
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Abstract

패키지 높이 감소를 위해 패키지 기판에 상부 적층형 다이(들)를 전기적으로 커플링시키기 위한 인터포저를 채용한 적층형 다이 집적 회로(IC) 패키지, 및 관련 제조 방법들. 적층형 다이들이 패키지 기판에 전기적으로 커플링되도록 제공하면서 IC 패키지의 높이를 감소시키기 위해, IC 패키지는 인터포저를 포함한다. 적층형 다이들은 패키지 기판과 인터포저 사이에 배치된다. 하나 이상의 와이어들이 상부 다이와 인터포저 사이에 커플링(예컨대, 와이어 본딩)되어 상부 다이와 인터포저 사이에 전기 연결을 제공한다. 하나 이상의 전기 상호연결부들(예컨대, 전도성 필러들)이 인터포저와 패키지 기판 사이에 커플링되어 상부 다이와 패키지 기판 사이의 전기 연결들을 라우팅한다. 따라서, 상부 다이는 와이어 본드들을 위한 상부 다이 위의 추가 간극 영역을 요구하지 않고서 패키지 기판에 전기적으로 커플링될 수 있다.

Description

패키지 높이 감소를 위해 패키지 기판에 상부 적층형 다이(들)를 커플링시키기 위한 인터포저를 채용한 적층형 다이 집적 회로(IC) 패키지, 및 관련 제조 방법들
우선권 출원
본 출원은, 전체적으로 본 명세서에 참고로 포함되는, 2021년 8월 23일자로 출원되고 발명의 명칭이 "STACKED DIE INTEGRATED CIRCUIT (IC) PACKAGE EMPLOYING INTERPOSER FOR COUPLING AN UPPER STACKED DIE(S) TO A PACKAGE SUBSTRATE FOR PACKAGE HEIGHT REDUCTION, AND RELATED FABRICATION METHODS"인 미국 특허 출원 제17/409,481호에 대한 우선권을 주장한다.
기술분야
본 개시내용의 분야는 집적 회로(IC) 패키지들에 관한 것으로, 더 구체적으로는, IC 패키지에서 패키지 기판에 반도체 다이를 와이어 본딩(wire bonding)하는 것에 관한 것이다.
집적 회로(IC)들은 전자 디바이스들의 초석이다. IC들은 "반도체 패키지" 또는 "칩 패키지"라고도 지칭되는 IC 패키지 내에 패키징된다. IC 패키지는, 다이(들)에 물리적 지지 및 전기적 인터페이스를 제공하기 위해 패키지 기판 상에 장착되고 그에 전기적으로 커플링되는 IC(들)로서 하나 이상의 반도체 다이스("다이들" 또는 "다이스")를 포함한다. 패키지 기판은 하나 이상의 금속화 층들을 포함하고, 하나 이상의 금속화 층들은 다이(들) 사이에 전기적 인터페이스들을 제공하기 위해 인접한 금속화 층들 사이에 전기 트레이스들을 서로 커플링시키는 수직 상호연결 액세스들(비아들)을 갖는 전기 트레이스들(예컨대, 금속 라인들)을 포함한다. 다이(들)는 패키지 기판의 상단 또는 외부 층에 노출된 금속 상호연결부들에 전기적으로 인터페이스되어 반도체 다이(들)를 패키지 기판의 전기 트레이스들에 전기적으로 커플링시킨다. 패키지 기판은 다이(들)를 다른 회로부와 인터페이스하기 위해서 회로 보드 상에 IC 패키지를 장착하기 위해 IC 패키지에서 다이(들) 사이에 외부 인터페이스를 제공하도록 외부 금속 상호연결부들(예컨대, 솔더 범프(solder bump)들)에 커플링된 외부 금속화 층을 포함한다.
일부 IC 패키지들은 상이한 목적들 또는 응용들을 위해 다수의 다이들을 포함하는 "하이브리드" IC 패키지들로 알려져 있다. 예를 들어, 하이브리드 IC 패키지는 통신 인터페이스를 지원하기 위한 프론트 엔드 회로부(front-end circuitry)의 일부로서 모뎀 다이를 포함할 수 있다. 하이브리드 IC 패키지는, 또한, 예를 들어 변조 및/또는 복조될 데이터의 버퍼링 및 발신을 위해, 모뎀 다이에 의한 데이터 저장 및 액세스를 지원하기 위한 메모리를 제공하는 하나 이상의 메모리 다이들을 포함할 수 있다. 따라서, 이들 하이브리드 IC 패키지들에서는, IC 패키지에서 다수의 다이들을 서로 겹쳐서 적층하는 것이 관례이다. IC 패키지의 패키지 기판에 바로 인접한 최하단 다이는 다이 상호연결부들을 통해 패키지 기판의 상부 금속화 층 내의 금속 상호연결부들에 전기적으로 커플링된다. IC 패키지의 패키지 기판에 바로 인접하지 않은 다른 적층형 다이들은 와이어 본드들에 의해 패키지 기판의 금속화 층에 전기적으로 커플링될 수 있다. 메모리 다이(들)와 모뎀 다이 사이의 전기 연결들은 패키지 기판 내의 전기 연결들을 통해 형성된다.
본 명세서에 개시된 양태들은 패키지 높이 감소를 위해 패키지 기판에 상부 적층형 다이(들)를 전기적으로 커플링시키기 위한 인터포저(interposer)를 채용한 적층형 다이 집적 회로(IC) 패키지를 포함한다. 관련 제조 방법들이 또한 개시된다. IC 패키지는 적층형 다이들을 지지하는 패키지 기판을 포함한다. 패키지 기판은 외부 상호연결부들과 다이들 사이에 그리고 IC 패키지 내의 다이들 사이에 전기 신호 라우팅을 제공하기 위한 금속 상호연결부들을 각각 포함하는 하나 이상의 금속화 층들을 포함한다. 적층형 다이들은 신호 라우팅을 위해 패키지 기판에 전기적으로 커플링된다. IC 패키지 내의 하부 다이는 (예컨대, 상호연결 범프들을 통해) 패키지 기판에 직접 전기적으로 커플링되어, 하부 다이의 활성 면을 패키지 기판의 상부 금속화 층 내의 금속 상호연결부들에 커플링시킬 수 있다. 그러나, IC 패키지에서 하부 다이 위에 적층된 상부 다이(들)는 패키지 기판에 바로 인접하게 위치되지 않는다. 와이어 본드들이 상부 다이의 활성 면을 패키지 기판에 커플링시키기 위해 채용될 수 있다. 그러나, 와이어 본드들은 하부 다이 또는 다른 패키지 컴포넌트들과 간섭되지 않고서 외향으로 그리고 이어서 패키지 기판으로 하향으로 연장되기에 충분한 간극 영역을 갖도록 상부 다이 위로 연장되도록 배향되어야 할 수 있다. 와이어 본드들은, 또한, 손상되지 않도록 최소 굽힘 반경을 요구할 수 있으며, 이는 IC 패키지의 오버몰딩의 상단 표면과 상부 다이 사이의 정상 영역 공차를 초과하는 상부 다이 위의 소정의 추가 간극 영역을 요구한다. 이러한 추가 간극 영역은 원하지 않을 수 있는 IC 패키지의 전체 높이에 기여한다.
따라서, 예시적인 양태들에서, 적층형 다이 배열이 패키지 기판에 전기적으로 커플링되도록 여전히 제공하면서 IC 패키지의 높이를 감소시키기 위해, IC 패키지는 인터포저를 포함한다. 적층형 다이들은 패키지 기판과 인터포저 사이에 배치된다. 하나 이상의 와이어들이 상부 다이의 활성 면과 인터포저 사이에 커플링(예컨대, 와이어 본딩)되어 상부 다이와 인터포저 사이에 전기 연결을 제공한다. 하나 이상의 전기 상호연결부들(예컨대, 전도성 필러들)이 인터포저와 패키지 기판 사이에 커플링되어, 상부 다이에 커플링된 와이어들과 패키지 기판 사이의 전기 연결들을 라우팅한다. 이러한 방식으로, 상부 다이는 와이어 본드들이 상부 다이에 그리고 아래로 패키지 기판에 커플링되기 위한 추가 간극 영역을 요구하지 않고서 패키지 기판에 전기적으로 커플링될 수 있다. IC 패키지의 전체 높이에 추가되는 인터포저의 높이는 상부 다이를 패키지 기판에 와이어 본딩하는 데 필요할 간극 영역의 높이 미만일 수 있다.
이와 관련하여, 하나의 예시적인 양태에서, IC 패키지가 개시된다. IC 패키지는 패키지 기판을 포함한다. IC 패키지는 또한 인터포저를 포함한다. IC 패키지는, 또한, 패키지 기판에 전기적으로 커플링되는 제1 다이를 포함한다. IC 패키지는, 또한, 제1 다이와 인터포저 사이에 배치되는 제2 다이를 포함한다. IC 패키지는, 또한, 제2 다이 및 인터포저에 커플링되는 하나 이상의 제2 와이어들을 포함한다. IC 패키지는, 또한, 인터포저 및 패키지 기판에 커플링되고 하나 이상의 제2 와이어들 중 제2 와이어를 패키지 기판에 각각 전기적으로 커플링시키는 하나 이상의 전기 상호연결부들을 포함한다.
다른 예시적인 양태에서, IC 패키지를 제조하는 방법이 개시된다. 본 방법은 패키지 기판을 제공하는 단계를 포함한다. 본 방법은, 또한, 인터포저를 제공하는 단계를 포함한다. 본 방법은, 또한, 제1 다이를 패키지 기판에 전기적으로 커플링시키는 단계를 포함한다. 본 방법은, 또한, 제1 다이와 인터포저 사이에 제2 다이를 배치하는 단계를 포함한다. 본 방법은, 또한, 하나 이상의 제2 와이어들을 제2 다이 및 인터포저에 커플링시키는 단계를 포함한다. 본 방법은, 또한, 하나 이상의 전기 상호연결부들을 패키지 기판 및 인터포저에 커플링시켜 하나 이상의 제2 와이어들 중 제2 와이어를 패키지 기판에 전기적으로 커플링시키는 단계를 포함한다.
도 1a 및 도 1b는 패키지 기판과 인터포저 사이에 2개의 적층형 반도체 다이들("다이들")을 포함하는 예시적인 집적 회로(IC) 패키지의 측면도들이며, 여기에서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다.
도 2a는, 적층형 다이들을 포함하지만 상부 다이가 패키지 기판에 직접 전기적으로 커플링되는 IC 패키지의 측면도이다.
도 2b는 도 2a의 IC 패키지와의 높이 비교를 위한 도 1a 및 도 1b의 IC 패키지의 측면도이다.
도 3a 및 도 3b는 패키지 기판과 인터포저 사이에 3개의 적층형 다이들을 포함하는 다른 예시적인 IC 패키지의 측면도들이며, 여기에서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다.
도 4는, 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 포함하는 IC 패키지를 제조하는 예시적인 프로세스를 예시하는 흐름도이고 여기서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다.
도 5는, 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 포함하는 IC 패키지에 포함될 인터포저 및 상부 다이 서브패키지를 제조하기 위한 예시적인 프로세스를 예시하는 흐름도이고 여기서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다.
도 6a 내지 도 6c는 도 5의 예시적인 제조 프로세스에 따른, 그리고 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들을 포함하지만 이에 제한되지 않는 IC 패키지를 위한 인터포저 및 상부 다이 서브패키지의 제조 동안의 예시적인 제조 스테이지들을 예시한다.
도 7은, 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 포함하는 IC 패키지에 포함될 패키지 기판 및 하부 다이 서브패키지를 제조하기 위한 예시적인 프로세스를 예시하는 흐름도이고 여기서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다.
도 8a 내지 도 8c는 도 7의 예시적인 제조 프로세스에 따른, 그리고 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들을 포함하지만 이에 제한되지 않는 IC 패키지를 위한 패키지 기판 및 하부 다이 서브패키지의 제조 동안의 예시적인 제조 스테이지들을 예시한다.
도 9a 및 도 9b는, 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 포함하는 IC 패키지를 제조하기 위해, 도 6c의 인터포저 및 상부 다이 서브패키지를 포함하지만 이에 제한되지 않는 인터포저 및 상부 다이 서브패키지를 도 8c의 패키지 기판 및 하부 다이 서브패키지를 포함하지만 이에 제한되지 않는 패키지 기판 및 하부 다이 서브패키지와 조립하기 위한 예시적인 프로세스를 예시하는 흐름도이고 여기서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다.
도 10a 내지 도 10c는 도 9a 및 도 9b의 예시적인 제조 프로세스에 따른, 그리고 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들을 포함하지만 이에 제한되지 않는 IC 패키지를 형성하기 위한 인터포저 및 상부 다이 서브패키지와 패키지 기판 및 하부 다이 서브패키지의 조립 동안의 예시적인 제조 스테이지들을 예시한다.
도 11은 도 5, 도 7, 및 도 9a 및 도 9b의 예시적인 제조 프로세스들에 따른, 그리고 도 1a 및 도 1b, 도 3a 및 도 3b, 도 6a 내지 도 6c, 도 8a 내지 도 8c 및 도 10a 내지 도 10c의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 갖는 IC 패키지를 포함할 수 있는 컴포넌트들을 포함할 수 있는 예시적인 프로세서 기반 시스템의 블록도이고 여기서 하부 다이 및 중간 다이들은 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다.
도 12는 도 5, 도 7, 및 도 9a 및 도 9b의 예시적인 제조 프로세스들에 따른, 그리고 도 1a 및 도 1b, 도 3a 및 도 3b, 도 6a 내지 도 6c, 도 8a 내지 도 8c 및 도 10a 내지 도 10c의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 갖는 IC 패키지를 포함할 수 있는 무선 주파수(RF) 컴포넌트들을 포함하는 예시적인 무선 통신 디바이스의 블록도이고 여기서 하부 다이 및 중간 다이들은 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다.
이제 작성 도면들을 참조하여, 본 개시내용의 여러 예시적인 양태들이 설명된다. 단어 "예시적인"은 "예, 예증, 또는 예시로서 기능함"을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 양태는 다른 양태들에 비해 반드시 바람직하다거나 이로운 것으로서 해석되지는 않아야 한다.
본 명세서에 개시된 양태들은 패키지 높이 감소를 위해 패키지 기판에 상부 적층형 다이(들)를 전기적으로 커플링시키기 위한 인터포저를 채용한 적층형 다이 집적 회로(IC) 패키지를 포함한다. 관련 제조 방법들이 또한 개시된다. IC 패키지는 적층형 다이들을 지지하는 패키지 기판을 포함한다. 패키지 기판은 외부 상호연결부들과 다이들 사이에 그리고 IC 패키지 내의 다이들 사이에 전기 신호 라우팅을 제공하기 위한 금속 상호연결부들을 각각 포함하는 하나 이상의 금속화 층들을 포함한다. 적층형 다이들은 신호 라우팅을 위해 패키지 기판에 전기적으로 커플링된다. IC 패키지 내의 하부 다이는 (예컨대, 상호연결 범프들을 통해) 패키지 기판에 직접 전기적으로 커플링되어, 하부 다이의 활성 면을 패키지 기판의 상부 금속화 층 내의 금속 상호연결부들에 커플링시킬 수 있다. 그러나, IC 패키지에서 하부 다이 위에 적층된 상부 다이(들)는 패키지 기판에 바로 인접하게 위치되지 않는다. 와이어 본드들이 상부 다이의 활성 면을 패키지 기판에 커플링시키기 위해 채용될 수 있다. 그러나, 와이어 본드들은 하부 다이 또는 다른 패키지 컴포넌트들과 간섭되지 않고서 외향으로 그리고 이어서 패키지 기판으로 하향으로 연장되기에 충분한 간극 영역을 갖도록 상부 다이 위로 연장되도록 배향되어야 할 수 있다. 와이어 본드들은, 또한, 손상되지 않도록 최소 굽힘 반경을 요구할 수 있으며, 이는 IC 패키지의 오버몰딩의 상단 표면과 상부 다이 사이의 정상 영역 공차를 초과하는 상부 다이 위의 소정의 추가 간극 영역을 요구한다. 이러한 추가 간극 영역은 원하지 않을 수 있는 IC 패키지의 전체 높이에 기여한다.
따라서, 예시적인 양태들에서, 적층형 다이 배열이 패키지 기판에 전기적으로 커플링되도록 여전히 제공하면서 IC 패키지의 높이를 감소시키기 위해, IC 패키지는 인터포저를 포함한다. 적층형 다이들은 패키지 기판과 인터포저 사이에 배치된다. 하나 이상의 와이어들이 상부 다이의 활성 면과 인터포저 사이에 커플링(예컨대, 와이어 본딩)되어 상부 다이와 인터포저 사이에 전기 연결을 제공한다. 하나 이상의 전기 상호연결부들(예컨대, 전도성 필러들)이 인터포저와 패키지 기판 사이에 커플링되어, 상부 다이에 커플링된 와이어들과 패키지 기판 사이의 전기 연결들을 라우팅한다. 이러한 방식으로, 상부 다이는 와이어 본드들이 상부 다이에 그리고 아래로 패키지 기판에 커플링되기 위한 추가 간극 영역을 요구하지 않고서 패키지 기판에 전기적으로 커플링될 수 있다. IC 패키지의 전체 높이에 추가되는 인터포저의 높이는 상부 다이를 패키지 기판에 와이어 본딩하는 데 필요할 간극 영역의 높이 미만일 수 있다.
이와 관련하여, 도 1a는 패키지 기판(104)과 인터포저(106) 사이에 배치된 2개의 적층형 다이들(102(1), 102(2))을 포함하는 예시적인 IC 패키지(100)의 측면도이다. 제1 다이(102(1))는 이 예에서 "하부" 다이로 간주되며, 이는 도 1a에 도시된 바와 같이 수직 Z축 방향으로 제2, "상부" 다이(102(2)) 아래에 배치됨을 의미한다. 하부 다이(102(1))는 패키지 기판(104)에 인접하게 배치된다. 상부 다이(102(2))는 인터포저(106)에 인접하게 배치된다. 오버몰드(105)(예컨대, 에폭시)가 인터포저(106)와 패키지 기판(104) 사이에서 적층형 다이들(102(1), 102(2))을 둘러싼다. 적층형 다이들(102(1), 102(2))은 그들의 설계에 따라 전자 기능들을 수행하기 위한 IC들을 포함한다. 예를 들어, 하부 다이(102(1))는 통신 모뎀일 수 있다. 상부 다이(102(2))는, 예를 들어 무선 주파수(RF) 신호들로서의 송신을 위해 변조될 데이터 및 수신된 RF 신호들로부터의 복조된 데이터의 버퍼링을 위해, 하부 다이(102(1)) 내의 모뎀에 대한 액세스 및 데이터 저장을 제공하도록 설계된 메모리 디바이스일 수 있다.
패키지 기판(104)은 적층형 다이들(102(1), 102(2))을 지지하고, 또한, 외부 상호연결부들(112)(예컨대, 솔더 범프들)과 다이들(102(1), 102(2)) 사이에 전기 신호 라우팅을 제공할 수 있는 금속 상호연결부들(110(1), 110(2))(예컨대, 금속 라인들, 금속 트레이스들, 수직 상호연결 액세스들(비아들))을 각각 포함하는 금속화 층들(108(1), 108(2))을 포함한다. 금속화 층들(108(1), 108(2))은 서로 본딩되는 라미네이트 기판들로서 그리고/또는 재분배 층(RDL)들로서 형성될 수 있다. 도시되지 않았지만, 패키지 기판(104)은, 또한, 코어리스(coreless) 기판과는 대조적으로, 코어형 기판이 될 코어 섹션을 포함할 수 있다는 것에 유의한다. 이 예의 패키지 기판(104)은 패키지 기판(104)으로부터 노출된 금속 상호연결부들(110(3))을 갖는 외부 금속화 층(108(3))을 포함하며, 여기에서 외부 상호연결부들(112)은 금속 상호연결부들(110(3))에 커플링되어 IC 패키지(100)에 대한 외부 신호 라우팅 액세스를 제공할 수 있다. 예를 들어, 외부 상호연결부들(112)은 인쇄 회로 보드(PCB) 상의 접점들에 솔더링되어, IC 패키지(100)를 PCB 상에 물리적으로 장착하고 IC 패키지(100)를 다른 회로부에 커플링시킬 수 있다. 패키지 기판(104) 내의 소정 금속 상호연결부들(110(1), 110(2))은, 또한, 다이들(102(1), 102(2)) 자체들 사이에 내부 신호 라우팅을 제공하도록 지정될 수 있다.
도 1a를 계속 참조하면, 적층형 다이들(102(1), 102(2))은 신호 라우팅을 위해 패키지 기판(104)에 전기적으로 커플링된다. IC 패키지(100) 내의 하부 다이(102(1))는 상호연결 범프들(114)을 통해 패키지 기판(104)에 직접 전기적으로 커플링되는 것으로 도시되어 있다. 패키지 기판(104)에 인접한 하부 다이(102(1))의 활성 면(116)은 패키지 기판(104)의 상부 금속화 층(108(1)) 내의 금속 상호연결부들(110(1))에 커플링되는 상호연결 범프들(114)에 커플링된다. 그러나, IC 패키지(100)에서 하부 다이(102(1)) 위에 적층된 상부 다이(102(2))는 패키지 기판(104)에 바로 인접하게 위치되지 않는다. 와이어 본드들은 상부 다이(102(2))의 활성 면(118)을 패키지 기판(104)의 상부 금속화 층(108(1)) 내의 금속 상호연결부들(110(1))에 직접 커플링시키기 위해 채용될 수 있다. 그러나, 와이어 본드들은 하부 다이(102(1)) 또는 다른 패키지 컴포넌트들과 간섭되지 않고서 외향으로 그리고 이어서 패키지 기판(104)으로 하향으로 연장되기에 충분한 간극 영역을 갖도록 수직(Z축) 방향으로 상부 다이(102(2)) 위로 연장되도록 배향되어야 할 수 있다. 와이어 본드들은, 또한, 손상되지 않도록 최소 굽힘 반경을 요구할 수 있으며, 이는, 그러한 와이어 본드들을 위한 충분한 영역을 갖고 그들의 요구되는 최소 굽힘 반경을 수용하기 위해 IC 패키지(100)에서 상부 다이(102(2)) 위에 소정의 추가 간극 영역을 요구할 것이다. 이러한 추가 간극 영역은, 존재하는 경우, 원하지 않을 수 있는 IC 패키지(100)의 전체 높이 H1에 기여할 것이다.
따라서, 도 1b의 IC 패키지(100)의 추가 측면도에 도시된 바와 같이, 적층형 다이들(102(1), 102(2))이 패키지 기판(104)에 전기적으로 커플링되도록 여전히 제공하면서 IC 패키지(100)의 높이를 감소시키기 위해, 도 1b의 IC 패키지(100)는 인터포저(106)를 포함한다. 인터포저(106)는, 이 경우에는 인터포저(106)를 패키지 기판(104)에 커플링시키는 전기 상호연결부들(120)(예컨대, 금속 필러들, 금속 포스트들, 금속 비아들)과 상부 다이(102(2)) 사이인, 하나의 컴포넌트와 다른 컴포넌트 사이에 전기 인터페이스 라우팅을 제공한다. 예를 들어, 인터포저(106)는, 상부 다이(102(2))에 전기적으로 커플링되고 또한 상부 다이(102(2))로부터 패키지 기판(104)으로의 전기 신호들의 라우팅을 위한 하나 이상의 전기 상호연결부들(120)에 전기적으로 커플링되는 하나 이상의 금속 상호연결부들을 각각 포함하는 하나 이상의 금속화 층들(122)을 포함할 수 있다. 이러한 방식으로, 상부 다이(102(2))는 외부 상호연결부들(112)로의 그리고/또는 다이 투 다이 연결들을 위해 하부 다이(102(1))에 커플링되는 금속화 층들(108(1), 108(2)) 내의 다른 금속 상호연결부들(110(1), 110(2))로의 신호 라우팅을 위해 패키지 기판(104)에 전기적으로 커플링된다. 도 1b에 도시된 바와 같이, 이 예에서, 하나 이상의 와이어들(124)이 상부 다이(102(2))의 활성 면(118)과 인터포저(106) 사이에 커플링(예컨대, 와이어 본딩)되어 상부 다이(102(2))와 인터포저(106) 사이에 전기 인터페이스 연결들을 제공한다. 전기 상호연결부들(120)은 인터포저(106)와 패키지 기판(104) 사이에 커플링되어, 상부 다이(102(2))에 커플링된 와이어들(124)과 패키지 기판(104) 사이의 전기 연결들을 라우팅한다. 이러한 방식으로, 상부 다이(102(2))는, 와이어 본드들이 상부 다이(102(2))의 활성 면(118)에 커플링되어 수직(Z축) 방향으로 상부 다이(102(2)) 위로 그리고 이어서 다시 아래로 패키지 기판(104)까지 연장되기 위한 추가 간극 영역을 요구하지 않고서 패키지 기판(104)에 전기적으로 커플링될 수 있다. IC 패키지(100)의 전체 높이 H1에 추가되는 인터포저(106)의 높이 H2는 상부 다이(102(2))를 패키지 기판(104)에 와이어 본딩하기 위해 상부 다이(102(2)) 위에 추가 간극 영역을 제공하는 데 필요할 오버몰드(105)의 추가 높이 미만일 수 있다. 예를 들어, 인터포저(106)의 높이 H2는 50 마이크로미터(μm)일 수 있다.
상부 다이(102(2))와 패키지 기판(104) 사이에 전기 연결들을 제공하기 위한 인터포저(106)를 포함하는 도 1a 및 도 1b의 IC 패키지(100)와 상부 다이(102(2))를 패키지 기판(104)에 전기적으로 연결하기 위해 와이어 본딩을 사용할 IC 패키지 사이의 예시적인 차이들을 추가로 예시하기 위해, 도 2a 및 도 2b가 제공된다. 도 2b는 도 1a의 IC 패키지(100)의 측면도이다. 그에 도시된 바와 같이, IC 패키지(100)는 전체 높이 H1을 가지며, 이때 인터포저는 IC 패키지(100)의 전체 높이 H1에 기여하는 높이 H2를 갖는다. 도 2a는 도 1a의 IC 패키지(100)에서와 동일한 패키지 기판(104) 및 적층형 다이들(102(1), 102(2))을 포함하는 대안적인 IC 패키지(200)의 측면도이다. 그러나, 도 2a에 도시된 바와 같이, 상부 IC 다이(102(1))는 와이어들(202)을 통해 패키지 기판(104)에 와이어 본딩된다. 와이어들(202)이 패키지 기판(104)에 연결되도록 제공하기 위해, 와이어들(202)은, 패키지 기판(104)으로 라우팅되기 위한 장애물 없는 경로를 갖도록 수직(Z축) 방향으로 상부 다이(102(2))로부터 상향으로 연장된 다음에 수평(X축) 방향으로 외향으로 연장되고 패키지 기판(104)을 향해 다시 아래로 구부러지는 구부러진 부분(204)을 갖는다. 구부러진 부분(204)의 최소 반경뿐만 아니라 와이어들(202)이 아래로 패키지 기판(104)까지 연장될 필요가 있는 각도 Θ1이 와이어들(202)을 위해 확보되어야 하는 상부 다이(102)(2) 위의 높이 H4의 최소 와이어 본드 간극 영역(205)을 좌우한다. 또한, IC 패키지(200)를 위한 오버몰드(210)의 상부 표면(208) 사이에 공차를 제공하는 데 필요한 높이 H5의 추가 영역(206)이 와이어 본드 간극 영역(205) 위에 존재한다. 따라서, 도 2a의 IC 패키지(200)에서 상부 다이(102(2))와 패키지 기판(104) 사이에 와이어 본딩을 제공함으로써, IC 패키지(200)의 전체 높이 H3에 기여하는 높이 H4의 최소 와이어 본드 간극 영역(205)이 추가된다. 이 예에서, IC 패키지(200)의 전체 높이 H3는 인터포저(106)를 채용한 도 1a의 IC 패키지(100)의 전체 높이 H1 초과라는 것에 유의한다. 예를 들어, 인터포저(106)의 높이 H2는 125 μm의 최소 와이어 본드 간극 영역(205) 및 추가 영역(206)의 높이에 비해 50 μm일 수 있으며, 이는 도 2a의 IC 패키지(200)의 전체 높이 H3 대 도 1a 및 도 1b와 도 2b의 IC 패키지(100)의 전체 높이 H1의 여분의 75 μm 차이를 제공할 수 있다.
도 1b를 다시 참조하면, IC 패키지(100)의 하부 다이(102(1))는 활성 면(116)의 반대측 상에 비활성 면(126)을 갖는다. 상부 다이(102(2))의 활성 면(118)은 이 예에서 하부 다이(102(4))의 비활성 면(126)에 인접한다. 상부 다이(102(2))의 활성 면(118)의 적어도 일부분은 하부 다이(102(1))의 비활성 면(126)의 적어도 일부분에 (예컨대, 에폭시 또는 압축 본드를 통해) 본딩될 수 있다. 상부 다이(102(2))는 상부 다이(102(2))의 활성 면(118)의 반대측 상에 있는 비활성 면(128)을 갖는다. 와이어들(124)은 상부 다이(102(2))의 활성 면(118)에 커플링되고 또한 인터포저(106)에 커플링되어 상부 다이(102(2))를 인터포저(106)에 전기적으로 커플링시킨다. 이 예에서, 와이어들(124)이 상부 다이(102(2))와 인터포저(106) 사이에 커플링되기 위한 공간을 만들기 위해, 상부 다이(102(2))는 수평(X축) 방향으로 하부 다이(102(1))와 부분적으로만 중첩되도록 엇갈리게 배치된다. 이와 관련하여, 상부 다이(102(2))의 활성 면(118)은 수직(Z축) 방향으로 하부 다이(102(2))의 비활성 면(126)의 일부분과 중첩되는 제1 활성 면 부분(130), 및 수직(Z축) 방향으로 하부 다이(102(1))와 중첩되지 않는 제2 활성 면 부분(132)을 포함한다. 이러한 방식으로, 와이어들(124)이 상부 다이(102(2))의 활성 면(118)으로부터 패키지 기판(104)을 향해 하향으로 연장된 다음에, 인터포저(106)를 향해 다시 상향으로 구부러져, 이어서 인터포저(106)까지 연장되고 그에 커플링되기 위한 공간이 존재한다. 이러한 배열은 IC 패키지(100)의 높이를 증가시킬, 수직 방향으로 상부 다이(102(2)) 위로 연장되어, 그에 의해, 상부 다이(102(2) 위의 추가 영역이 확보될 것을 요구하는 와이어들(124)의 구부러진 섹션(134)을 회피한다. 이 예에서, 와이어들(124)은, 상부 다이(102(2))로부터 수직 방향으로 상부 다이(102(2))의 활성 면(118) 아래로 패키지 기판(104)을 향해 하향으로 연장된 다음에 인터포저(106)를 향해 상향으로 방향전환되는 오목한 구부러진 섹션(134)을 포함한다.
도 1a 및 도 1b의 IC 패키지(100)는 2개의 다이들(102(1), 102(2))만을 포함하지만, 상부 다이에 대한 전기적 커플링을 위한 인터포저를 포함하는 다른 IC 패키지들이 제공될 수 있으며, 여기에서 그러한 IC 패키지들은 2개 초과의 다이들을 포함한다는 것에 유의한다. 이와 관련하여, 도 3a는 패키지 기판(304)과 인터포저(306) 사이에 배치된 3개의 적층형 다이들(302(1) 내지 302(3))을 포함하는 예시적인 IC 패키지(300)의 측면도이다. 제1 다이(302(1))는 이 예에서 "하부" 다이로 간주되며, 이는 도 3a에 도시된 바와 같이 수직 Z축 방향으로 제2, "상부" 다이(302(2)) 및 제3 다이(302(3)) 아래에 배치됨을 의미한다. 제3 다이(302(3))는 이 예에서 "중간" 다이로 간주되며, 이는 역시 도 3a에 도시된 바와 같이 수직 Z축 방향으로 하부 다이(302(1))와 상부 다이(302(2)) 사이에 배치됨을 의미한다. 하부 다이(302(1))는 패키지 기판(304)에 인접하게 배치된다. 상부 다이(302(2))는 인터포저(306)에 인접하게 배치된다. 오버몰드(305)(예컨대, 에폭시)가 인터포저(306)와 패키지 기판(304) 사이에서 적층형 다이들(302(1) 내지 302(3))을 둘러싼다. 적층형 다이들(302(1) 내지 302(3))은 그들의 설계에 따라 전자 기능들을 수행하기 위한 IC들을 포함한다. 예를 들어, 하부 다이(302(1))는 통신 모뎀일 수 있다. 중간 및 상부 다이들(302(3), 302(2))은, 예를 들어 무선 주파수(RF) 신호들로서의 송신을 위해 변조될 데이터 및 수신된 RF 신호들로부터의 복조된 데이터의 버퍼링을 위해, 하부 다이(302(1)) 내의 모뎀에 대한 액세스 및 데이터 저장을 제공하도록 설계된 메모리 디바이스일 수 있다.
패키지 기판(304)은 적층형 다이들(302(1) 내지 302(3))을 지지하고, 또한, 외부 상호연결부들(312)(예컨대, 솔더 범프들)과 다이들((302(1) 내지 302(3)) 사이에 전기 신호 라우팅을 제공할 수 있는 금속 상호연결부들(310(1), 310(2))(예컨대, 금속 라인들, 금속 트레이스들, 비아들)을 각각 포함하는 금속화 층들(308(1), 308(2))을 포함한다. 금속화 층들(308(1), 308(2))은 서로 본딩되는 라미네이트 기판들로서 그리고/또는 RDL들로서 형성될 수 있다. 도시되지 않았지만, 패키지 기판(304)은, 또한, 코어리스 기판과는 대조적으로, 코어형 기판이 될 코어 섹션을 포함할 수 있다는 것에 유의한다. 이 예의 패키지 기판(304)은 패키지 기판(304)으로부터 노출된 금속 상호연결부들(310(3))을 갖는 외부 금속화 층(308(3))을 포함하며, 여기에서 외부 상호연결부들(312)은 금속 상호연결부들(310(3))에 커플링되어 IC 패키지(300)에 대한 외부 신호 라우팅 액세스를 제공할 수 있다. 예를 들어, 외부 상호연결부들(312)은 PCB 상의 접점들에 솔더링되어, IC 패키지를 PCB 상에 물리적으로 장착하고 IC 패키지(300)를 다른 회로부에 커플링시킬 수 있다. 패키지 기판(304) 내의 소정 금속 상호연결부들(310(1), 310(2))은, 또한, 다이들(302(1) 내지 302(3)) 자체들 사이에 내부 신호 라우팅을 제공하도록 지정될 수 있다.
도 3a를 계속 참조하면, 적층형 다이들(302(1) 내지 302(3))은 신호 라우팅을 위해 패키지 기판(304)에 전기적으로 커플링된다. IC 패키지(300) 내의 하부 다이(302(1))는 상호연결 범프들(314)을 통해 패키지 기판(304)에 직접 전기적으로 커플링되는 것으로 도시되어 있다. 패키지 기판(304)에 인접한 하부 다이(302(1))의 활성 면(316)은 패키지 기판(304)의 상부 금속화 층(308(1)) 내의 금속 상호연결부들(310(1))에 커플링되는 상호연결 범프들(314)에 커플링된다. 그러나, 하부 다이(302(1)) 위에 적층된 중간 및 상부 다이들(302(3), 302(2))은 패키지 기판(304)에 바로 인접하게 위치되지 않는다. 와이어 본드들은 상부 다이(302(2))의 활성 면(318)을 패키지 기판(304)의 상부 금속화 층(308(1)) 내의 금속 상호연결부들(310(1))에 직접 커플링시키기 위해 채용될 수 있다. 그러나, 와이어 본드들은 중간 및/또는 하부 다이들(302(3), 302(1)) 또는 다른 패키지 컴포넌트들과 간섭되지 않고서 외향으로 그리고 이어서 패키지 기판(304)으로 하향으로 연장되기에 충분한 간극 영역을 갖도록 수직(Z축) 방향으로 상부 다이(302(2)) 위로 연장되도록 배향되어야 할 수 있다. 와이어 본드들은, 또한, 손상되지 않도록 최소 굽힘 반경을 요구할 수 있으며, 이는, 그러한 와이어 본드들을 위한 충분한 영역을 갖고 그들의 요구되는 최소 굽힘 반경을 수용하기 위해 IC 패키지(300)에서 상부 다이(302(2)) 위에 소정의 추가 간극 영역을 요구할 것이다. 이러한 추가 간극 영역은, 존재하는 경우, 원하지 않을 수 있는 IC 패키지(300)의 전체 높이 H6에 기여할 것이다.
따라서, 도 3b의 IC 패키지(300)의 추가 측면도에 도시된 바와 같이, 적층형 다이들(302(1) 내지 302(3))이 패키지 기판(304)에 전기적으로 커플링되도록 여전히 제공하면서 IC 패키지(300)의 높이를 감소시키기 위해, 도 3c의 IC 패키지(300)는 인터포저(306)를 포함한다. 인터포저(306)는, 이 경우에는 인터포저(306)를 패키지 기판(304)에 커플링시키는 전기 상호연결부들(320)(예컨대, 금속 필러들, 금속 포스트들, 금속 비아들)과 상부 다이(302(1)) 사이인, 하나의 컴포넌트와 다른 컴포넌트 사이에 전기 인터페이스 라우팅을 제공한다. 예를 들어, 인터포저(306)는, 상부 다이(302(1))에 전기적으로 커플링되고 또한 상부 다이(302(1))로부터 패키지 기판(304)으로의 전기 신호들의 라우팅을 위한 하나 이상의 전기 상호연결부들(320)에 전기적으로 커플링되는 하나 이상의 금속 상호연결부들을 각각 포함하는 하나 이상의 금속화 층들(322)을 포함할 수 있다. 이러한 방식으로, 상부 다이(302(2))는 외부 상호연결부들(312)로의 그리고/또는 다이 투 다이 연결들을 위해 중간 및 하부 다이들(302(3), 302(1))에 커플링되는 금속화 층들(308(1), 308(2)) 내의 다른 금속 상호연결부들(310(1), 310(2))로의 신호 라우팅을 위해 패키지 기판(304)에 전기적으로 커플링된다. 도 3b에 도시된 바와 같이, 이 예에서, 하나 이상의 와이어들(324)이 상부 다이(302(2))의 활성 면(318)과 인터포저(306) 사이에 커플링(예컨대, 와이어 본딩)되어 상부 다이(302(2))와 인터포저(306) 사이에 전기 인터페이스 연결들을 제공한다. 전기 상호연결부들(320)은 인터포저(306)와 패키지 기판(304) 사이에 커플링되어, 상부 다이(302(2))에 커플링된 와이어들(324)과 패키지 기판(304) 사이의 전기 연결들을 라우팅한다. 이러한 방식으로, 상부 다이(302(1))는, 와이어 본드들이 상부 다이(302(1))의 활성 면(318)에 커플링되어 수직(Z축) 방향으로 상부 다이(302(1)) 위로 그리고 이어서 다시 아래로 패키지 기판(304)까지 연장되기 위한 추가 간극 영역을 요구하지 않고서 패키지 기판(304)에 전기적으로 커플링될 수 있다. IC 패키지(300)의 전체 높이 H6에 추가되는 인터포저(306)의 높이 H7은 상부 다이(302(2))를 패키지 기판(304)에 와이어 본딩하는 데 필요한 상부 다이(302(2)) 위의 추가 간극 영역을 제공하는 데 필요할 오버몰드의 추가 높이 미만일 수 있다. 예를 들어, 인터포저(306)의 높이 H7은 50 마이크로미터(μm)일 수 있다.
도 3b를 계속 참조하면, IC 패키지(300)의 하부 다이(302(1))는 활성 면(316)의 반대측 상에 비활성 면(326)을 갖는다. IC 패키지(300)의 중간 다이(302(3))는 하부 다이(302(1))의 비활성 면(326)에 인접한 비활성 면(336)을 갖는다. 중간 다이(302(3))는 비활성 면(336)의 반대측 상에 그리고 상부 다이(302(2))의 활성 면(318)에 인접한 활성 면(338)을 갖는다. 중간 다이(302(3))의 비활성 면(336)의 적어도 일부분은 하부 다이(302(1))의 비활성 면(326)의 적어도 일부분에 (예컨대, 에폭시 또는 압축 본드를 통해) 본딩될 수 있다. 상부 다이(302(2))의 활성 면(318)의 적어도 일부분은 중간 다이(302(3))의 활성 면(338)의 적어도 일부분에 (예컨대, 에폭시 또는 압축 본드를 통해) 본딩될 수 있다. 상부 다이(302(2))는 상부 다이(302(2))의 활성 면(318)의 반대측 상에 있는 비활성 면(328)을 갖는다. 와이어들(324)은 상부 다이(302(2))의 활성 면(318)에 커플링되고 또한 인터포저(306)에 커플링되어 상부 다이(302(2))를 인터포저(306)에 전기적으로 커플링시킨다. 이 예에서, 와이어들(324)이 상부 다이(302(2))와 인터포저(306) 사이에 커플링되기 위한 공간을 만들기 위해, 상부 다이(302(2))는 수평(X축) 방향으로 중간 다이(302(3))와 부분적으로만 중첩되도록 엇갈리게 배치된다. 이와 관련하여, 상부 다이(302(2))의 활성 면(318)은 수직(Z축) 방향으로 중간 다이(302(2))의 활성 면(338)의 일부분과 중첩되는 제1 활성 면 부분(330), 및 수직(Z축) 방향으로 중간 다이(302(3))와 중첩되지 않는 제2 활성 면 부분(332)을 포함한다. 이러한 방식으로, 와이어들(324)이 상부 다이(302(2))의 활성 면(318)으로부터 패키지 기판(304)을 향해 하향으로 연장된 다음에, 인터포저(306)를 향해 다시 상향으로 구부러져, 이어서 인터포저(306)까지 연장되고 그에 커플링되기 위한 공간이 존재한다. 이러한 배열은 IC 패키지(300)의 높이를 증가시킬, 수직 방향으로 상부 다이(302(2)) 위로 연장되어, 그에 의해, 상부 다이(302(2) 위의 추가 영역이 확보될 것을 요구하는 와이어들(324)의 구부러진 섹션(334)을 회피한다. 이 예에서, 와이어들(324)은, 상부 다이(302(2))로부터 수직 방향으로 상부 다이(302(2))의 활성 면(318) 아래로 패키지 기판(304)을 향해 하향으로 연장된 다음에 인터포저(306)를 향해 상향으로 방향전환되는 오목한 구부러진 섹션(334)을 포함한다.
또한, 도 3b에 도시된 바와 같이, 중간 다이(302(3))는, 이 예에서 예를 들어 와이어 본드들일 수 있는 와이어들(340)을 통해 패키지 기판(304)에 전기적으로 커플링된다. 중간 다이(302(3))의 활성 면(338)은 수직(Z축) 방향으로 상부 다이(302(2))와 중첩되지 않는 제1 활성 면 부분(342)을 포함하기 때문에, 와이어들(340)이 중간 다이(302(3))의 활성 면(338)으로부터 인터포저(306)를 향해 상향으로 연장된 다음에, 패키지 기판(304)을 향해 다시 하향으로 구부러져, 이어서 패키지 기판(304)까지 연장되고 그에 커플링되기 위한 공간이 존재한다. 대안적으로, 중간 다이(302(3))는, 그의 활성 면(338)이 하부 다이(302(1))에 인접하고 그의 비활성 면(336)이 상부 다이(302(2))에 인접한 상태로 배향이 반전될 수 있다. 이 예에서, 와이어들(324)이 상부 다이(302(2))를 인터포저(306)에 커플링시키는 것과 유사하게, 와이어들(340)은, 이어서, 중간 다이(302(3))의 활성 면(338)을 인터포저(306)에 커플링시키도록 배향될 수 있다. 이러한 후자의 예시적인 시나리오에서, 중간 다이(302(3))는 인터포저(306)와 전기 상호연결부(320) 사이의 연결을 통해 패키지 기판(304)에 전기적으로 커플링될 수 있다.
도 4는 패키지 기판과 인터포저 사이에 적층형 다이들을 포함하는 IC 패키지를 제조하는 예시적인 프로세스(400)를 예시하는 흐름도이며, 여기에서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다. 도 4의 예시적인 프로세스(400)는 각각 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들(100, 300)을 제조하는 데 채용될 수 있다. 도 4의 프로세스(400)는, 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들(100, 300)과 함께 논의될 것이다.
이와 관련하여, 도 4에 도시된 바와 같이, 프로세스(400)의 하나의 예시적인 단계는 패키지 기판(104, 304)을 제공하는 것이다(도 4의 블록(402)). 프로세스(400)의 다른 예시적인 단계는 인터포저(106, 306)를 제공하는 것이다(도 4의 블록(404)). 프로세스(400)의 다른 예시적인 단계는 제1 다이(102(1), 302(1))를 패키지 기판(104, 304)에 전기적으로 커플링시키는 것이다(도 4의 블록(406)). 프로세스(400)의 다른 예시적인 단계는 제1 다이(102(1), 302(1))와 인터포저(106, 306) 사이에 제2 다이(102(2), 302(2))를 배치하는 것이다(도 4의 블록(408)). 프로세스(400)의 다른 예시적인 단계는 하나 이상의 제2 와이어들(124, 324)을 제2 다이(102(2)), 302(2)) 및 인터포저(106, 306)에 커플링시키는 것이다(도 4의 블록(410)). 프로세스(400)의 다른 예시적인 단계는, 하나 이상의 전기 상호연결부들(120, 320)을 패키지 기판(104, 304) 및 인터포저(106, 306)에 커플링시켜 하나 이상의 제2 와이어들(124, 324) 중 제2 와이어(124, 324)를 패키지 기판(104, 304)에 전기적으로 커플링시키는 것이다(도 4의 블록(412)).
패키지 기판에 직접 전기적으로 커플링된 하부 다이 및 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된 상부 다이를 포함하는 IC 패키지가, 이어서 함께 조립되는 부조립체들로서 제조될 수 있다. 예를 들어, 도 5는 패키지 기판과 인터포저 사이에 적층형 다이들을 포함하는 IC 패키지에 포함될 인터포저 및 상부 다이 서브패키지를 제조하기 위한 예시적인 프로세스(500)를 예시하는 흐름도이며, 여기에서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다. 이는 각각 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들(100, 300)을 포함할 수 있다. 도 6a 내지 도 6c는 도 5의 예시적인 제조 프로세스(500)에 따른, 그리고 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들(100, 300)을 포함하지만 이에 제한되지 않는 IC 패키지를 위한 인터포저 및 상부 다이 서브패키지의 제조 동안의 예시적인 제조 스테이지들(600A 내지 600C)을 예시한다. 도 5의 프로세스(500)는 도 6a 내지 도 6c의 제조 스테이지들(600A 내지 600C)과 함께 그리고 도 3a 및 도 3b의 IC 패키지(300)를 참조하여 논의될 것이다.
이와 관련하여, 도 6a의 예시적인 제조 스테이지(600A)에 예시된 바와 같이, 인터포저(106) 및 상부 다이(102(2)) 서브패키지를 제조하기 위한 프로세스(500)의 제1 단계는 인터포저(106) 상에 상부 다이(102(2))의 비활성 면(328)을 배치하는 것일 수 있다(도 5의 블록(502)). 이어서, 도 6b의 예시적인 제조 스테이지(600B)에 예시된 바와 같이, 프로세스(500)의 다음 단계는, 와이어들(324)을 제공하고 와이어들(324)을 상부 다이(302(2))의 활성 면(318) 및 인터포저(306)에 커플링시켜(예컨대, 와이어 본딩하여) 인터포저(306) 및 상부 다이(302(2)) 서브패키지를 제공하는 것일 수 있다(도 5의 블록(504)). 이어서, 도 6c의 예시적인 제조 스테이지(600C)에 예시된 바와 같이, 프로세스(500)의 다음 단계는, 인터포저(306) 및 상부 다이(302(2)) 서브패키지를 플립핑(flipping)하여, 다음으로 도 7 내지 도 8c와 관련하여 아래에서 설명될 바와 같이, 그가 패키지 기판(304) 및 하부 다이(302(1)) 서브패키지 상에 배치되도록 준비하는 것일 수 있다.
도 7은 패키지 기판과 인터포저 사이에 적층형 다이들을 포함하는 IC 패키지에 포함될 패키지 기판 및 하부 다이 서브패키지를 제조하기 위한 예시적인 프로세스(700)를 예시하는 흐름도이며, 여기에서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다. 이는 각각 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들(100, 300)을 포함할 수 있다. 도 8a 내지 도 8c는 도 7의 예시적인 제조 프로세스에 따른, 그리고 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들(100, 300)을 포함하지만 이에 제한되지 않는 IC 패키지를 위한 패키지 기판 및 하부 다이 서브패키지의 제조 동안의 예시적인 제조 스테이지들(800A 내지 800C)을 예시한다. 도 7의 프로세스(700)는 도 8a 내지 도 8c의 제조 스테이지들(800A 내지 800C)과 함께 그리고 도 3a 및 도 3b의 IC 패키지(300)를 참조하여 논의될 것이다.
이와 관련하여, 도 8a의 예시적인 제조 스테이지(800A)에 예시된 바와 같이, 패키지 기판(304) 및 하부 다이(302(2)) 서브패키지를 제조하기 위한 프로세스(700)의 제1 단계는, 패키지 기판(304)을 제공하고, 패키지 기판(304)에 커플링된 전기 상호연결부들(320)을 형성하는 것일 수 있다(도 7의 블록(702)). 도 8b의 예시적인 제조 스테이지(800B)에 예시된 바와 같이, 패키지 기판(304) 및 하부 다이(302(2)) 서브패키지를 제조하기 위한 프로세스(700)의 다음 단계는, 하부 다이(302(1))를 상호연결 범프들(314)을 통해 패키지 기판(304)에 커플링시켜 하부 다이(302(1)) 상에 중간 다이(302(3))를 적층하는 것일 수 있다(도 7의 블록(704)). 중간 다이(302(3))의 비활성 면(336)은 하부 다이(302(1))의 비활성 면(326)에 본딩될 수 있다. 이전에 논의된 바와 같이, 이 예에서, 중간 다이(302(3))는 중간 다이(302(3))가 하부 다이(302(1))와 부분적으로만 중첩되도록 하부 다이(302(1)) 상에 적층된다. 이는 와이어들(340)이 중간 다이(302(3))의 활성 면(338) 및 패키지 기판(304)에 커플링되기 위한 공간을 제공한다. 도 8c의 예시적인 제조 스테이지(800C)에 예시된 바와 같이, 패키지 기판(304) 및 하부 다이(302(2)) 서브패키지를 제조하기 위한 프로세스(700)의 다음 단계는, 와이어들(340)을 제공하고 와이어들을 중간 다이(302(3))의 활성 면(338) 및 패키지 기판(304)에 커플링시켜(예컨대, 와이어 본딩하여) 중간 다이(302(3))를 패키지 기판(304)에 전기적으로 커플링시키는 것일 수 있다(도 7의 블록(706)).
도 9a 및 도 9b는, IC 패키지를 제조하기 위해, 도 6c의 인터포저(306) 및 상부 다이(302(2)) 서브패키지를 포함하지만 이에 제한되지 않는 인터포저 및 상부 다이 서브패키지를 도 8c의 패키지 기판(304) 및 하부 다이(302(1)) 서브패키지를 포함하지만 이에 제한되지 않는 패키지 기판 및 하부 다이 서브패키지와 조립하기 위한 예시적인 프로세스를 예시하는 흐름도(900)이다. 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들(100, 300)을 포함하지만 이에 제한되지 않는 제조된 IC 패키지는 패키지 기판과 인터포저 사이에 적층형 다이들을 포함하며, 여기에서 하부 다이는 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다. 도 10a 내지 도 10c는 도 9a 및 도 9b의 예시적인 제조 프로세스에 따른, 그리고 도 1a 및 도 1b와 도 3a 및 도 3b의 IC 패키지들(100, 300)을 포함하지만 이에 제한되지 않는 IC 패키지를 형성하기 위한 인터포저 및 상부 다이 서브패키지와 패키지 기판 및 하부 다이 서브패키지의 조립 동안의 예시적인 제조 스테이지들(1000A 내지 1000C)을 예시한다. 도 9a 및 도 9b의 프로세스(900)는 도 1000a 내지 도 100c의 제조 스테이지들(1000A 내지 1000C)과 함께 그리고 도 3a 및 도 3b와 도 6c의 인터포저(306) 및 상부 다이(302(2)) 서브패키지와 도 8c의 패키지 기판(304) 및 하부 다이(302(1)) 서브패키지를 참조하여 논의될 것이다.
이와 관련하여, 도 10a의 예시적인 제조 스테이지(1000A)에 예시된 바와 같이, 도 6c의 인터포저(306) 및 상부 다이(302(2)) 서브패키지와 함께 도 8c의 패키지 기판(304) 및 하부 다이(302(1)) 서브패키지를 포함하는 IC 패키지(300)를 제조하기 위한 프로세스(900)의 제1 단계는 도 6c의 인터포저(306) 및 상부 다이(302(2)) 서브패키지와 함께 도 8c의 패키지 기판(304) 및 하부 다이(302(1)) 서브패키지를 제공하는 것일 수 있다(도 9a의 블록(902)). 도 10b의 예시적인 제조 스테이지(1000B)에 예시된 바와 같이, 도 6c의 인터포저(306) 및 상부 다이(302(2)) 서브패키지와 함께 도 8c의 패키지 기판(304) 및 하부 다이(302(1)) 서브패키지를 포함하는 IC 패키지(300)를 제조하기 위한 프로세스(900)의 다음 단계는, 인터포저(306)를 전기 상호연결부(320)에 부착하고, 상부 다이(302(2)) 및 중간 다이(302(3))가 부분적으로 중첩되도록 상부 다이(302(2))를 중간 다이(302(3))에 본딩하는 것일 수 있다(도 9a의 블록(904)). 이는 와이어들(340 및 324)이 각자의 중간 및 상부 다이들(302(3), 302(2))을 각자의 인터포저(306) 및 패키지 기판(304)에 전기적으로 커플링시키기 위한 공간을 제공하기 위한 것이다. 이전에 논의된 바와 같이, 이 예에서, 상부 다이(302(2))의 활성 면(318)은 중간 다이(302(3))의 활성 면(338)에 본딩된다. 도 10c의 예시적인 제조 스테이지(1000C)에 예시된 바와 같이, 도 6c의 인터포저(306) 및 상부 다이(302(2)) 서브패키지와 함께 도 8c의 패키지 기판(304) 및 하부 다이(302(1)) 서브패키지를 포함하는 IC 패키지(300)를 제조하기 위한 프로세스(900)의 다음 단계는, 인터포저(306)와 패키지 기판(304) 사이의 영역을 오버몰드 재료(344)로 충전하여 오버몰드(305)를 형성하는 것일 수 있다(도 9b의 블록(906)). 오버몰드(305)는 다이들(302(1) 내지 302(3)) 및 본딩 와이어들(324, 340) 주위에 형성되어 이들 컴포넌트들을 보호하고 절연시킨다.
도 5, 도 7, 및 도 9a 및 도 9b의 예시적인 제조 프로세스들에 따른, 그리고 도 1a 및 도 1b, 도 3a 및 도 3b, 도 6a 내지 도 6c, 도 8a 내지 도 8c, 및 도 10a 및 도 10b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 갖는 IC 패키지로서, 하부 다이 및 중간 다이들은 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링되는, 상기 IC 패키지는 임의의 프로세서 기반 디바이스 내에 제공되거나 그에 통합될 수 있다. 예들은 제한 없이, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 로케이션 데이터 유닛, 모바일 로케이션 데이터 유닛, GPS(global positioning system) 디바이스, 휴대 전화, 셀룰러폰, 스마트폰, SIP(session initiation protocol) 전화, 태블릿, 패블릿(phablet), 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스(예컨대, 스마트 워치, 건강 또는 피트니스 추적기, 안경류 등), 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 컴포넌트, 항공전자기기 시스템들, 드론, 및 멀티콥터(multicopter)를 포함한다.
이와 관련하여, 도 11은 프로세서 기반 시스템(1100)의 예를 예시한다. 프로세서 기반 시스템(1100)의 컴포넌트들은 IC들(1102)이다. 프로세서 기반 시스템(1100) 내의 IC들(1102) 중 일부 또는 전부는, 도 5, 도 7, 및 도 9a 및 도 9b의 예시적인 제조 프로세스들에 따른, 그리고 본 명세서에 개시된 임의의 양태들에 따른, 그리고 도 1a 및 도 1b, 도 3a 및 도 3b, 도 6a 내지 도 6c, 도 8a 내지 도 8c, 및 도 10a 및 도 10b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 갖는 IC 패키지로서, 하부 다이 및 중간 다이들은 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링되는, 상기 IC 패키지로 제공될 수 있다. 이 예에서, 프로세서 기반 시스템(1100)은 IC 패키지(1104)로서 그리고 SoC(system-on-a-chip)(1106)로서 형성될 수 있다. 프로세서 기반 시스템(1100)은, CPU 코어들 또는 프로세서 코어들로도 지칭될 수 있는 하나 이상의 프로세서들(1110)을 포함하는 CPU(1108)를 포함한다. CPU(1108)는 일시적으로 저장된 데이터에 대한 신속한 액세스를 위해 CPU(1108)에 커플링된 캐시 메모리(1112)를 가질 수 있다. CPU(1108)는 시스템 버스(1114)에 커플링되고, 프로세서 기반 시스템(1100)에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링시킬 수 있다. 잘 알려진 바와 같이, CPU(1108)는 시스템 버스(1114)를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(1108)는 버스 트랜잭션(transaction) 요청들을 슬레이브 디바이스의 일 예로서의 메모리 제어기(1116)로 통신할 수 있다. 도 11에 예시되지는 않았지만, 다중의 시스템 버스들(1114)이 제공될 수 있으며, 여기서, 각각의 시스템 버스(1114)는 상이한 패브릭(fabric)을 구성한다.
다른 마스터 및 슬레이브 디바이스들은 시스템 버스(1114)에 연결될 수 있다. 도 11에 예시된 바와 같이, 이들 디바이스들은, 예들로서, 메모리 제어기(1116) 및 하나 이상의 메모리 어레이(들)(1118)를 포함하는 메모리 시스템(1120), 하나 이상의 입력 디바이스들(1122), 하나 이상의 출력 디바이스들(1124), 하나 이상의 네트워크 인터페이스 디바이스들(1126), 및 하나 이상의 디스플레이 제어기들(1128)을 포함할 수 있다. 메모리 시스템(1120), 하나 이상의 입력 디바이스들(1122), 하나 이상의 출력 디바이스들(1124), 하나 이상의 네트워크 인터페이스 디바이스들(1126) 및 하나 이상의 디스플레이 제어기들(1128) 각각은 동일하거나 상이한 회로 패키지들에 제공될 수 있다. 입력 디바이스(들)(1122)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이로 제한되지 않는 임의의 유형의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(1124)는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하지만 이로 제한되지 않는 임의의 유형의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(1126)는 네트워크(1130)로 그리고 네트워크(1130)로부터의 데이터의 교환을 가능하게 하도록 구성된 임의의 디바이스일 수 있다. 네트워크(1130)는 유선 또는 무선 네트워크, 사설 또는 공공 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), BLUETOOTH™ 네트워크 및 인터넷을 포함하지만 이로 제한되지 않는 임의의 유형의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(1126)는 임의의 유형의 원하는 통신 프로토콜을 지원하도록 구성될 수 있다.
CPU(1108)는 또한, 하나 이상의 디스플레이들(1132)로 전송된 정보를 제어하기 위해 시스템 버스(1114)를 통해 디스플레이 제어기(들)(1128)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(1128)는 하나 이상의 비디오 프로세서들(1134)을 통해 디스플레이될 정보를 디스플레이(들)(1132)에 전송하고, 비디오 프로세서들(1134)은 디스플레이될 정보를 디스플레이(들)(1132)에 적합한 포맷으로 프로세싱한다. 디스플레이 제어기(들)(1128) 및 비디오 프로세서(들)(1134)는 일 예로서 IC 패키지(1104) 및 동일한 또는 상이한 회로 패키지들로서, 그리고 CPU(1108)를 포함하는 동일한 또는 상이한 회로 패키지들 내에 포함될 수 있다. 디스플레이(들)(1132)는 CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이, LED(light emitting diode) 디스플레이 등을 포함하지만 이로 제한되지 않는 임의의 유형의 디스플레이를 포함할 수 있다.
도 12는 하나 이상의 IC들(1202)로부터 형성된 무선 주파수(RF) 컴포넌트들을 포함하는 예시적인 무선 통신 디바이스(1200)를 예시하며, 여기에서 IC들(1202) 중 임의의 것은, 도 5, 도 7, 및 도 9a 및 도 9b의 예시적인 제조 프로세스들에 따른, 그리고 본 명세서에 개시된 임의의 양태들에 따른, 그리고 도 1a 및 도 1b, 도 3a 및 도 3b, 도 6a 내지 도 6c, 도 8a 내지 도 8c, 및 도 10a 및 도 10b의 IC 패키지들을 포함하지만 이에 제한되지 않는, 패키지 기판과 인터포저 사이에 적층형 다이들을 갖는 IC 패키지(들)(1203)를 포함할 수 있고, 여기서 하부 다이 및 중간 다이들은 패키지 기판에 직접 전기적으로 커플링되고, 상부 다이는 패키지 높이 감소를 위해 인터포저를 통해 패키지 기판에 전기적으로 커플링된다. 무선 통신 디바이스(1200)는 예들로서, 위에서 언급된 디바이스들 중 임의의 디바이스를 포함하거나 그러한 디바이스에 제공될 수 있다. 도 12에 도시된 바와 같이, 무선 통신 디바이스(1200)는 트랜시버(1204) 및 데이터 프로세서(1206)를 포함한다. 데이터 프로세서(1206)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리를 포함할 수 있다. 트랜시버(1204)는 양방향 통신을 지원하는 송신기(1208) 및 수신기(1210)를 포함한다. 일반적으로, 무선 통신 디바이스(1200)는 임의의 수의 통신 시스템들 및 주파수 대역들에 대한 임의의 수의 송신기들(1208) 및/또는 수신기들(1210)을 포함할 수 있다. 트랜시버(1204)의 전부 또는 일부는 하나 이상의 아날로그 IC들, RFIC들, 혼합 신호 IC들 등에서 구현될 수 있다.
송신기(1208) 또는 수신기(1210)는 수퍼 헤테로다인(super-heterodyne) 아키텍처 또는 직접 변환 아키텍처로 구현될 수 있다. 수퍼 헤테로다인 아키텍처에서, 신호는 여러 스테이지들에서 RF와 기저대역 간에, 예컨대 한 스테이지에서 RF로부터 IF(intermediate frequency)로, 그리고 다음에 다른 스테이지에서 수신기(1210)를 위해 IF로부터 기저대역으로 주파수 변환된다. 직접 변환 아키텍처에서, 신호는 한 스테이지에서 RF와 기저대역 간에 주파수 변환된다. 수퍼-헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 사용하고 및/또는 상이한 요건들을 가질 수 있다. 도 12의 무선 통신 디바이스(1200)에서, 송신기(1208) 및 수신기(1210)는 직접 변환 아키텍처로 구현된다.
송신 경로에서, 데이터 프로세서(1206)는 송신될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기(1208)에 제공한다. 예시적인 무선 통신 디바이스(1200)에서, 데이터 프로세서(1206)는 데이터 프로세서(1206)에 의해 발생된 디지털 신호들을 추가 프로세싱을 위해 I 및 Q 아날로그 출력 신호들, 예컨대 I 및 Q 출력 전류들로 변환하기 위한 DAC(digital-to-analog-converter)들(1212(1), 1212(2))을 포함한다.
송신기(1208) 내에서, 저역 통과 필터들(1214(1), 1214(2))은 각각 I 및 Q 아날로그 출력 신호들을 필터링하여, 이전의 디지털-아날로그 변환에 의해 야기된 원치 않는 신호들을 제거한다. AMP(amplifier)들(1216(1), 1216(2))은 저역 통과 필터들(1214(1), 1214(2))로부터의 신호들을 각각 증폭하여 I 및 Q 기저대역 신호들을 제공한다. 상향 변환기(1218)는 TX LO 신호 발생기(1222)로부터 믹서들(1220(1), 1220(2))을 통해 I 및 Q 송신(TX) LO(local oscillator) 신호들을 이용하여 I 및 Q 기저대역 신호들을 상향 변환하여 상향 변환된 신호(1224)를 제공한다. 필터(1226)는 상향 변환된 신호(1224)를 필터링하여 수신 주파수 대역에서의 노이즈뿐만 아니라 주파수 상향 변환에 의해 야기되는 원치 않는 신호들을 제거한다. PA(power amplifier)(1228)는 필터(1226)로부터의 상향 변환된 신호(1224)를 증폭하여 원하는 출력 전력 레벨을 획득하고 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치(1230)를 통해 라우팅되고 안테나(1232)를 통해 송신된다.
수신 경로에서, 안테나(1232)는 기지국들에 의해 송신된 신호들을 수신하고 수신된 RF 신호를 제공하는데, 이는 듀플렉서 또는 스위치(1230)를 통해 라우팅되고 LNA(low noise amplifier)(1234)에 제공된다. 듀플렉서 또는 스위치(1230)는 특정 수신(RX)-TX 듀플렉서 주파수 분리에 따라 동작하여, RX 신호들이 TX 신호들로부터 분리되게 하도록 설계된다. 수신된 RF 신호는 LNA(1234)에 의해 증폭되고 필터(1236)에 의해 필터링되어 원하는 RF 입력 신호를 획득한다. 하향 변환 믹서들(1238(1), 1238(2))은 필터(1236)의 출력을 RX LO 신호 발생기(1240)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 혼합하여 I 및 Q 기저대역 신호들을 발생시킨다. I 및 Q 기저대역 신호는 AMP(1242(1), 1242(2))에 의해 증폭되고 저역 통과 필터(1244(1), 1244(2))에 의해 추가로 필터링되어 데이터 프로세서(1206)에 제공되는 I 및 Q 아날로그 입력 신호를 얻는다. 본 예에서, 데이터 프로세서(1206)는 데이터 프로세서(1206)에 의해 추가 프로세싱되도록 아날로그 입력 신호들을 디지털 신호들로 변환하기 위한 ADC(analog-to-digital converter)들(1246(1), 1246(2))을 포함한다.
도 12의 무선 통신 디바이스(1200)에서, TX LO 신호 발생기(1222)는 주파수 상향 변환에 사용되는 I 및 Q TX LO 신호들을 발생시키는 한편, RX LO 신호 발생기(1240)는 주파수 하향 변환에 사용되는 I 및 Q RX LO 신호들을 발생시킨다. 각각의 LO 신호는 특정 기본 주파수를 갖는 주기적 신호이다. TX PLL(phase-locked loop) 회로(1248)는 데이터 프로세서(1206)로부터 타이밍 정보를 수신하고, TX LO 신호 발생기(1222)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 발생시킨다. 마찬가지로, RX PLL 회로(1250)는 데이터 프로세서(1206)로부터 타이밍 정보를 수신하고, RX LO 신호 발생기(1240)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 발생시킨다.
당해 기술분야에서 통상의 지식을 가진 자들은 추가로, 본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘들이 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되어 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 전자 하드웨어, 또는 이 둘의 조합들로서 구현될 수 있다고 인식할 것이다. 본 명세서에 개시된 메모리는 임의의 타입 및 크기의 메모리일 수 있고, 임의의 타입의 원하는 정보를 저장하도록 구성될 수 있다. 이러한 상호 교환성을 명확히 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들은 일반적으로 이들의 기능과 관련하여 위에서 설명되었다. 그러한 기능이 구현되는 방법은 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 결정들이 본 개시내용의 범위로부터 벗어나게 하는 것으로 해석되지는 않아야 한다.
본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들 및 회로들은 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 이들에 의해 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 명세서에 개시된 양태들은 하드웨어로 그리고 하드웨어에 저장되는 명령들로 구현될 수 있으며, 예를 들어, RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드디스크, 착탈식 디스크, CD-ROM, 또는 당해 기술분야에 공지된 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC은 원격 스테이션에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국, 또는 서버에 별개의 컴포넌트들로서 상주할 수 있다.
본 명세서의 임의의 예시적인 양태들에 설명된 동작 단계들은 예들 및 논의를 제공하도록 설명되는 것에 또한 유의한다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들에서 수행될 수 있다. 더욱이, 단일의 동작 단계에서 설명된 동작들은 실제로 다수의 상이한 단계들에서 수행될 수 있다. 추가로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들이 조합될 수 있다. 흐름도 도면들에서 예시된 동작 단계들은, 당업자에게 용이하게 자명할 것과 같은 다수의 상이한 수정들을 당할 수 있음이 이해되어야 한다. 당업자는 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있음을 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이것들의 임의의 조합에 의해 표현될 수 있다.
본 개시내용의 앞선 설명은 임의의 당업자가 본 개시내용을 사용하거나 또는 실시할 수 있도록 제공된다. 본 개시내용에 대한 다양한 변형들이 당해 기술분야에서 통상의 지식을 가진 자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 일반 원리들은 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에서 설명된 예들 및 설계들로 한정되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위를 부여받아야 한다.
구현 예들은 아래의 번호가 매겨진 조항들에서 설명된다:
1. 집적 회로(IC) 패키지로서,
패키지 기판;
인터포저;
패키지 기판에 전기적으로 커플링되는 제1 다이;
제1 다이와 인터포저 사이에 배치되는 제2 다이;
제2 다이 및 인터포저에 커플링되는 하나 이상의 제2 와이어들; 및
인터포저 및 패키지 기판에 커플링되고 하나 이상의 제2 와이어들 중 제2 와이어를 패키지 기판에 각각 전기적으로 커플링시키는 하나 이상의 전기 상호연결부들을 포함하는, IC 패키지.
2. 조항 1에 있어서,
제1 다이는, 패키지 기판에 인접하고 패키지 기판에 전기적으로 커플링되는 제1 활성 면, 및 제1 활성 면의 반대측 상의 제1 비활성 면을 포함하고;
제2 다이는 인터포저에 인접한 제2 비활성 면 및 제2 비활성 면의 반대측 상의 제2 활성 면을 포함하고, 하나 이상의 제2 와이어들은 인터포저에 전기적으로 커플링되는, IC 패키지.
3. 조항 2에 있어서, 하나 이상의 제2 와이어들은 제2 다이의 제2 활성 면 및 인터포저에 커플링되는, IC 패키지.
4. 조항 3에 있어서,
제2 다이의 제2 활성 면은,
수직 방향으로 제1 다이의 적어도 일부분과 중첩되는 제1 활성 면 부분; 및
수직 방향으로 제1 다이와 중첩되지 않는 제2 활성 면 부분을 포함하고;
하나 이상의 제2 와이어들은 제2 활성 면의 제2 활성 면 부분에 커플링되는, IC 패키지.
5. 조항 4에 있어서, 하나 이상의 제2 와이어들 각각은, 제2 다이로부터 제2 다이 아래로 패키지 기판을 향해 연장되고 인터포저를 향해 상향으로 방향전환되는 오목한 구부러진 섹션을 포함하는, IC 패키지.
6. 조항 4에 있어서, 하나 이상의 제2 와이어들 각각은 인터포저를 향해 상향으로 방향전환되는 오목한 구부러진 섹션을 포함하는, IC 패키지.
7. 조항 2 내지 조항 6 중 어느 한 조항에 있어서, 제2 다이의 제2 활성 면의 적어도 일부분은 제1 다이의 제1 비활성 면의 적어도 일부분에 본딩되는, IC 패키지.
8. 조항 1 내지 조항 7 중 어느 한 조항에 있어서, 제2 다이는 적층형 배열로 제1 다이에 커플링되는, IC 패키지.
9. 조항 2에 있어서, 제2 다이의 제2 활성 면의 적어도 일부분과 제1 다이의 제1 비활성 면의 적어도 일부분 사이에 압축 본드를 추가로 포함하는, IC 패키지.
10. 조항 2에 있어서, 제2 다이의 제2 활성 면의 적어도 일부분을 제1 다이의 제1 비활성 면의 적어도 일부분에 커플링시키는 에폭시를 추가로 포함하는, IC 패키지.
11. 조항 1 내지 조항 10 중 어느 한 조항에 있어서, 제1 다이를 패키지 기판에 각각 커플링시키는 하나 이상의 상호연결 범프들을 추가로 포함하는, IC 패키지.
12. 조항 1 내지 조항 11 중 어느 한 조항에 있어서, 제1 다이에 전기적으로 커플링되고 패키지 기판에 전기적으로 커플링되는 하나 이상의 제1 와이어들을 추가로 포함하는, IC 패키지.
13. 조항 1 내지 조항 12 중 어느 한 조항에 있어서, 제1 다이는 패키지 기판을 통해 하나 이상의 전기 상호연결부들 중 적어도 하나의 전기 상호연결부에 전기적으로 커플링되어 제1 다이를 제2 다이에 전기적으로 커플링시키는, IC 패키지.
14. 조항 1 내지 조항 13 중 어느 한 조항에 있어서, 제1 다이와 제2 다이 사이에 배치되는 제3 다이를 추가로 포함하는, IC 패키지.
15. 조항 14에 있어서, 제3 다이 및 패키지 기판에 전기적으로 커플링되는 하나 이상의 제3 와이어들을 추가로 포함하는, IC 패키지.
16. 조항 15에 있어서, 하나 이상의 제3 와이어들 각각은, 제3 다이로부터 제3 다이 위로 인터포저를 향해 연장되고 패키지 기판을 향해 하향으로 방향전환되는 볼록한 구부러진 섹션을 포함하는, IC 패키지.
17. 조항 14에 있어서, 제3 다이 및 인터포저에 전기적으로 커플링되는 하나 이상의 제3 와이어들을 추가로 포함하는, IC 패키지.
18. 조항 17에 있어서, 하나 이상의 제3 와이어들 각각은, 제3 다이로부터 제3 다이 아래로 패키지 기판을 향해 연장되고 인터포저를 향해 상향으로 방향전환되는 오목한 구부러진 섹션을 포함하는, IC 패키지.
19. 조항 17에 있어서, 인터포저 및 패키지 기판에 커플링되고 하나 이상의 제3 와이어들 중 제3 와이어에 각각 전기적으로 커플링되는 하나 이상의 제2 전기 상호연결부들을 추가로 포함하는, IC 패키지.
20. 조항 19에 있어서, 제3 다이는 인터포저를 통해 하나 이상의 전기 상호연결부들 중 적어도 하나의 전기 상호연결부에 전기적으로 커플링되어 제3 다이를 제1 다이에 전기적으로 커플링시키는, IC 패키지.
21. 조항 14 내지 조항 20 중 어느 한 조항에 있어서,
제1 다이는, 패키지 기판에 인접하고 패키지 기판에 전기적으로 커플링되는 제1 활성 면, 및 제1 활성 면의 반대측 상의 제1 비활성 면을 포함하고;
제2 다이는 인터포저에 인접한 제2 비활성 면 및 제2 비활성 면의 반대측 상의 제2 활성 면을 포함하며;
제3 다이는 제3 활성 면 및 제3 활성 면의 반대측 상의 제3 비활성 면을 포함하는, IC 패키지.
22. 조항 21에 있어서, 하나 이상의 제3 와이어들이 제3 다이의 제3 활성 면 및 패키지 기판에 커플링되는, IC 패키지.
23. 조항 21 또는 조항 22에 있어서,
제3 다이의 제3 활성 면은,
수직 방향으로 제1 다이의 적어도 일부분과 중첩되는 제1 활성 면 부분; 및
수직 방향으로 제1 다이와 중첩되지 않는 제2 활성 면 부분을 포함하고;
하나 이상의 제3 와이어들이 제3 활성 면의 제2 활성 면 부분에 커플링되는, IC 패키지.
24. 조항 1 내지 조항 23 중 어느 한 조항에 있어서, 셋톱 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; 글로벌 포지셔닝 시스템(global positioning system, GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜(session initiation protocol, SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; 개인 디지털 어시스턴트(PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크(DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자기기 시스템들; 드론; 및 멀티콥터로 이루어진 군으로부터 선택되는 디바이스에 통합되는, IC 패키지.
25. 집적 회로(IC) 패키지를 제조하는 방법으로서,
패키지 기판을 제공하는 단계;
인터포저를 제공하는 단계;
제1 다이를 패키지 기판에 전기적으로 커플링시키는 단계;
제1 다이와 인터포저 사이에 제2 다이를 배치하는 단계;
하나 이상의 제2 와이어들을 제2 다이 및 인터포저에 커플링시키는 단계; 및
하나 이상의 전기 상호연결부들을 패키지 기판 및 인터포저에 커플링시켜 하나 이상의 제2 와이어들 중 제2 와이어를 패키지 기판에 전기적으로 커플링시키는 단계를 포함하는, 방법.
26. 조항 25에 있어서,
제1 다이를 패키지 기판에 전기적으로 커플링시키는 단계는 패키지 기판에 인접한 제1 다이의 제1 활성 면을 전기적으로 커플링시키는 단계를 포함하고;
하나 이상의 제2 와이어들을 제2 다이 및 인터포저에 커플링시키는 단계는 하나 이상의 제2 와이어들을 인터포저에 인접한 제2 다이의 제2 활성 면에 커플링시키는 단계를 포함하는, 방법.
27. 조항 26에 있어서,
제1 다이와 인터포저 사이에 제2 다이를 배치하는 단계는, 제2 다이의 제1 활성 면 부분이 수직 방향으로 제1 다이의 적어도 일부분과 중첩되고 제2 다이의 제2 활성 면 부분이 수직 방향으로 제1 다이와 중첩되지 않도록 제2 다이를 제1 다이에 배향시키는 단계를 포함하고;
하나 이상의 제2 와이어들을 제2 다이 및 인터포저에 커플링시키는 단계는 하나 이상의 제2 와이어들을 제2 활성 면의 제2 활성 면 부분에 커플링시키는 단계를 포함하는, 방법.
28. 조항 25 내지 조항 27 중 어느 한 조항에 있어서, 제2 다이를 적층형 배열로 제1 다이에 본딩하는 단계를 추가로 포함하는, 방법.
29. 조항 25 내지 조항 28 중 어느 한 조항에 있어서, 제1 다이와 제2 다이 사이에 제3 다이를 배치하는 단계를 추가로 포함하는, 방법.
30. 조항 29에 있어서, 하나 이상의 제3 와이어들을 제3 다이 및 패키지 기판에 커플링시키는 단계를 추가로 포함하는, 방법.
31. 조항 30에 있어서,
제1 다이와 제2 다이 사이에 제3 다이를 배치하는 단계는, 제3 다이의 제1 활성 면 부분이 수직 방향으로 제1 다이의 적어도 일부분과 중첩되고 제3 다이의 제2 활성 면 부분이 수직 방향으로 제1 다이와 중첩되지 않도록 제3 다이를 제1 다이에 배향시키는 단계를 포함하고;
하나 이상의 제3 와이어들을 제3 다이 및 패키지 기판에 커플링시키는 단계는 하나 이상의 제3 와이어들을 제3 다이의 제2 활성 면 부분 및 패키지 기판에 커플링시키는 단계를 포함하는, 방법.
32. 조항 29에 있어서, 하나 이상의 제3 와이어들을 제3 다이 및 인터포저에 커플링시키는 단계를 추가로 포함하는, 방법.
33. 조항 32에 있어서,
제1 다이와 제2 다이 사이에 제3 다이를 배치하는 단계는, 제3 다이의 제1 활성 면 부분이 수직 방향으로 제1 다이의 적어도 일부분과 중첩되고 제3 다이의 제2 활성 면 부분이 수직 방향으로 제1 다이와 중첩되지 않도록 제3 다이를 제1 다이에 배향시키는 단계를 포함하고;
하나 이상의 제3 와이어들을 제3 다이 및 인터포저에 커플링시키는 단계는 하나 이상의 제3 와이어들을 제3 다이의 제2 활성 면 부분 및 인터포저에 커플링시키는 단계를 포함하는, 방법.
34. 조항 25 내지 조항 33 중 어느 한 조항에 있어서, 제1 다이를 패키지 기판에 전기적으로 커플링시키는 단계는 제1 다이의 제1 활성 면에 커플링된 하나 이상의 다이 상호연결부들을 패키지 기판에 커플링시키는 단계를 포함하는, 방법.
35. 조항 34에 있어서,
제1 활성 면의 반대측 상의 제1 다이의 제1 비활성 면에 제3 다이를 커플링시키는 단계; 및
제3 다이를 패키지 기판에 전기적으로 커플링시키는 단계를 추가로 포함하는, 방법.
36. 조항 25 내지 조항 35 중 어느 한 조항에 있어서, 제1 다이와 인터포저 사이에 제2 다이를 배치하는 단계는 제2 다이의 제2 비활성 면을 인터포저에 연결하는 단계를 추가로 포함하는, 방법.

Claims (36)

  1. 집적 회로(IC) 패키지로서,
    패키지 기판;
    인터포저(interposer);
    상기 패키지 기판에 전기적으로 커플링되는 제1 다이;
    상기 제1 다이와 상기 인터포저 사이에 배치되는 제2 다이;
    상기 제2 다이 및 상기 인터포저에 커플링되는 하나 이상의 제2 와이어들; 및
    상기 인터포저 및 상기 패키지 기판에 커플링되고 상기 하나 이상의 제2 와이어들 중 제2 와이어를 상기 패키지 기판에 각각 전기적으로 커플링시키는 하나 이상의 전기 상호연결부들을 포함하는, IC 패키지.
  2. 제1항에 있어서,
    상기 제1 다이는, 상기 패키지 기판에 인접하고 상기 패키지 기판에 전기적으로 커플링되는 제1 활성 면, 및 상기 제1 활성 면의 반대측 상의 제1 비활성 면을 포함하고;
    상기 제2 다이는 상기 인터포저에 인접한 제2 비활성 면 및 상기 제2 비활성 면의 반대측 상의 제2 활성 면을 포함하고, 상기 하나 이상의 제2 와이어들은 상기 인터포저에 전기적으로 커플링되는, IC 패키지.
  3. 제2항에 있어서, 상기 하나 이상의 제2 와이어들은 상기 제2 다이의 제2 활성 면 및 상기 인터포저에 커플링되는, IC 패키지.
  4. 제3항에 있어서,
    상기 제2 다이의 제2 활성 면은,
    수직 방향으로 상기 제1 다이의 적어도 일부분과 중첩되는 제1 활성 면 부분; 및
    상기 수직 방향으로 상기 제1 다이와 중첩되지 않는 제2 활성 면 부분을 포함하고;
    상기 하나 이상의 제2 와이어들은 상기 제2 활성 면의 제2 활성 면 부분에 커플링되는, IC 패키지.
  5. 제4항에 있어서, 상기 하나 이상의 제2 와이어들 각각은, 상기 제2 다이로부터 상기 제2 다이 아래로 상기 패키지 기판을 향해 연장되고 상기 인터포저를 향해 상향으로 방향전환되는 오목한 구부러진 섹션을 포함하는, IC 패키지.
  6. 제4항에 있어서, 상기 하나 이상의 제2 와이어들 각각은 상기 인터포저를 향해 상향으로 방향전환되는 오목한 구부러진 섹션을 포함하는, IC 패키지.
  7. 제2항에 있어서, 상기 제2 다이의 제2 활성 면의 적어도 일부분은 상기 제1 다이의 제1 비활성 면의 적어도 일부분에 본딩되는, IC 패키지.
  8. 제1항에 있어서, 상기 제2 다이는 적층형 배열로 상기 제1 다이에 커플링되는, IC 패키지.
  9. 제2항에 있어서, 상기 제2 다이의 제2 활성 면의 적어도 일부분과 상기 제1 다이의 제1 비활성 면의 적어도 일부분 사이에 압축 본드를 추가로 포함하는, IC 패키지.
  10. 제2항에 있어서, 상기 제2 다이의 제2 활성 면의 적어도 일부분을 상기 제1 다이의 제1 비활성 면의 적어도 일부분에 커플링시키는 에폭시를 추가로 포함하는, IC 패키지.
  11. 제1항에 있어서, 상기 제1 다이를 상기 패키지 기판에 각각 커플링시키는 하나 이상의 상호연결 범프(bump)들을 추가로 포함하는, IC 패키지.
  12. 제1항에 있어서, 상기 제1 다이에 전기적으로 커플링되고 상기 패키지 기판에 전기적으로 커플링되는 하나 이상의 제1 와이어들을 추가로 포함하는, IC 패키지.
  13. 제1항에 있어서, 상기 제1 다이는 상기 패키지 기판을 통해 상기 하나 이상의 전기 상호연결부들 중 적어도 하나의 전기 상호연결부에 전기적으로 커플링되어 상기 제1 다이를 상기 제2 다이에 전기적으로 커플링시키는, IC 패키지.
  14. 제1항에 있어서, 상기 제1 다이와 상기 제2 다이 사이에 배치되는 제3 다이를 추가로 포함하는, IC 패키지.
  15. 제14항에 있어서, 상기 제3 다이 및 상기 패키지 기판에 전기적으로 커플링되는 하나 이상의 제3 와이어들을 추가로 포함하는, IC 패키지.
  16. 제15항에 있어서, 상기 하나 이상의 제3 와이어들 각각은, 상기 제3 다이로부터 상기 제3 다이 위로 상기 인터포저를 향해 연장되고 상기 패키지 기판을 향해 하향으로 방향전환되는 볼록한 구부러진 섹션을 포함하는, IC 패키지.
  17. 제14항에 있어서, 상기 제3 다이 및 상기 인터포저에 전기적으로 커플링되는 하나 이상의 제3 와이어들을 추가로 포함하는, IC 패키지.
  18. 제17항에 있어서, 상기 하나 이상의 제3 와이어들 각각은, 상기 제3 다이로부터 상기 제3 다이 아래로 상기 패키지 기판을 향해 연장되고 상기 인터포저를 향해 상향으로 방향전환되는 오목한 구부러진 섹션을 포함하는, IC 패키지.
  19. 제17항에 있어서, 상기 인터포저 및 상기 패키지 기판에 커플링되고 상기 하나 이상의 제3 와이어들 중 제3 와이어에 각각 전기적으로 커플링되는 하나 이상의 제2 전기 상호연결부들을 추가로 포함하는, IC 패키지.
  20. 제19항에 있어서, 상기 제3 다이는 상기 인터포저를 통해 상기 하나 이상의 전기 상호연결부들 중 적어도 하나의 전기 상호연결부에 전기적으로 커플링되어 상기 제3 다이를 상기 제1 다이에 전기적으로 커플링시키는, IC 패키지.
  21. 제14항에 있어서,
    상기 제1 다이는, 상기 패키지 기판에 인접하고 상기 패키지 기판에 전기적으로 커플링되는 제1 활성 면, 및 상기 제1 활성 면의 반대측 상의 제1 비활성 면을 포함하고;
    상기 제2 다이는 상기 인터포저에 인접한 제2 비활성 면 및 상기 제2 비활성 면의 반대측 상의 제2 활성 면을 포함하며;
    상기 제3 다이는 제3 활성 면 및 상기 제3 활성 면의 반대측 상의 제3 비활성 면을 포함하는, IC 패키지.
  22. 제21항에 있어서, 하나 이상의 제3 와이어들이 상기 제3 다이의 제3 활성 면 및 상기 패키지 기판에 커플링되는, IC 패키지.
  23. 제21항에 있어서,
    상기 제3 다이의 제3 활성 면은,
    수직 방향으로 상기 제1 다이의 적어도 일부분과 중첩되는 제1 활성 면 부분; 및
    상기 수직 방향으로 상기 제1 다이와 중첩되지 않는 제2 활성 면 부분을 포함하고;
    하나 이상의 제3 와이어들이 상기 제3 활성 면의 상기 제2 활성 면 부분에 커플링되는, IC 패키지.
  24. 제1항에 있어서, 셋톱 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; 글로벌 포지셔닝 시스템(global positioning system, GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜(session initiation protocol, SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; 개인 디지털 어시스턴트(PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크(DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자기기 시스템들; 드론; 및 멀티콥터로 이루어진 군으로부터 선택되는 디바이스에 통합되는, IC 패키지.
  25. 집적 회로(IC) 패키지를 제조하는 방법으로서,
    패키지 기판을 제공하는 단계;
    인터포저를 제공하는 단계;
    제1 다이를 상기 패키지 기판에 전기적으로 커플링시키는 단계;
    상기 제1 다이와 상기 인터포저 사이에 제2 다이를 배치하는 단계;
    하나 이상의 제2 와이어들을 상기 제2 다이 및 상기 인터포저에 커플링시키는 단계; 및
    하나 이상의 전기 상호연결부들을 상기 패키지 기판 및 상기 인터포저에 커플링시켜 상기 하나 이상의 제2 와이어들 중 제2 와이어를 상기 패키지 기판에 전기적으로 커플링시키는 단계를 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  26. 제25항에 있어서,
    상기 제1 다이를 상기 패키지 기판에 전기적으로 커플링시키는 단계는 상기 패키지 기판에 인접한 상기 제1 다이의 제1 활성 면을 전기적으로 커플링시키는 단계를 포함하고;
    상기 하나 이상의 제2 와이어들을 상기 제2 다이 및 상기 인터포저에 커플링시키는 단계는 상기 하나 이상의 제2 와이어들을 상기 인터포저에 인접한 상기 제2 다이의 제2 활성 면에 커플링시키는 단계를 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  27. 제26항에 있어서,
    상기 제1 다이와 상기 인터포저 사이에 상기 제2 다이를 배치하는 단계는, 상기 제2 다이의 제1 활성 면 부분이 수직 방향으로 상기 제1 다이의 적어도 일부분과 중첩되고 상기 제2 다이의 제2 활성 면 부분이 상기 수직 방향으로 상기 제1 다이와 중첩되지 않도록 상기 제2 다이를 상기 제1 다이에 배향시키는 단계를 포함하고;
    상기 하나 이상의 제2 와이어들을 상기 제2 다이 및 상기 인터포저에 커플링시키는 단계는 상기 하나 이상의 제2 와이어들을 상기 제2 활성 면의 제2 활성 면 부분에 커플링시키는 단계를 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  28. 제25항에 있어서, 상기 제2 다이를 적층형 배열로 상기 제1 다이에 본딩하는 단계를 추가로 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  29. 제25항에 있어서, 상기 제1 다이와 상기 제2 다이 사이에 제3 다이를 배치하는 단계를 추가로 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  30. 제29항에 있어서, 하나 이상의 제3 와이어들을 상기 제3 다이 및 상기 패키지 기판에 커플링시키는 단계를 추가로 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  31. 제30항에 있어서,
    상기 제1 다이와 상기 제2 다이 사이에 상기 제3 다이를 배치하는 단계는, 상기 제3 다이의 제1 활성 면 부분이 수직 방향으로 상기 제1 다이의 적어도 일부분과 중첩되고 상기 제3 다이의 제2 활성 면 부분이 상기 수직 방향으로 상기 제1 다이와 중첩되지 않도록 상기 제3 다이를 상기 제1 다이에 배향시키는 단계를 포함하고;
    상기 하나 이상의 제3 와이어들을 상기 제3 다이 및 상기 패키지 기판에 커플링시키는 단계는 상기 하나 이상의 제3 와이어들을 상기 제3 다이의 상기 제2 활성 면 부분 및 상기 패키지 기판에 커플링시키는 단계를 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  32. 제29항에 있어서, 하나 이상의 제3 와이어들을 상기 제3 다이 및 상기 인터포저에 커플링시키는 단계를 추가로 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  33. 제32항에 있어서,
    상기 제1 다이와 상기 제2 다이 사이에 상기 제3 다이를 배치하는 단계는, 상기 제3 다이의 제1 활성 면 부분이 수직 방향으로 상기 제1 다이의 적어도 일부분과 중첩되고 상기 제3 다이의 제2 활성 면 부분이 상기 수직 방향으로 상기 제1 다이와 중첩되지 않도록 상기 제3 다이를 상기 제1 다이에 배향시키는 단계를 포함하고;
    상기 하나 이상의 제3 와이어들을 상기 제3 다이 및 상기 인터포저에 커플링시키는 단계는 상기 하나 이상의 제3 와이어들을 상기 제3 다이의 상기 제2 활성 면 부분 및 상기 인터포저에 커플링시키는 단계를 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  34. 제25항에 있어서, 상기 제1 다이를 상기 패키지 기판에 전기적으로 커플링시키는 단계는 상기 제1 다이의 제1 활성 면에 커플링된 하나 이상의 다이 상호연결부들을 상기 패키지 기판에 커플링시키는 단계를 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  35. 제34항에 있어서,
    상기 제1 활성 면의 반대측 상의 상기 제1 다이의 제1 비활성 면에 제3 다이를 커플링시키는 단계; 및
    상기 제3 다이를 상기 패키지 기판에 전기적으로 커플링시키는 단계를 추가로 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
  36. 제25항에 있어서, 상기 제1 다이와 상기 인터포저 사이에 상기 제2 다이를 배치하는 단계는 상기 제2 다이의 제2 비활성 면을 상기 인터포저에 연결하는 단계를 추가로 포함하는, 집적 회로(IC) 패키지를 제조하는 방법.
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