JP2024508636A - 受動部品を形成するために金属化構造内で受動部品デバイスを導電性トレースに結合するために導電性ピラーを使用するチップモジュール - Google Patents

受動部品を形成するために金属化構造内で受動部品デバイスを導電性トレースに結合するために導電性ピラーを使用するチップモジュール Download PDF

Info

Publication number
JP2024508636A
JP2024508636A JP2023546314A JP2023546314A JP2024508636A JP 2024508636 A JP2024508636 A JP 2024508636A JP 2023546314 A JP2023546314 A JP 2023546314A JP 2023546314 A JP2023546314 A JP 2023546314A JP 2024508636 A JP2024508636 A JP 2024508636A
Authority
JP
Japan
Prior art keywords
conductive
conductive trace
passive component
contact
chip module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023546314A
Other languages
English (en)
Inventor
チャンハン・ホビー・ユン
ダニエル・デイク・キム
パラグクマル・アジャイバイ・タデサル
ノスン・パク
サミール・スニル・ヴァダヴカル
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2024508636A publication Critical patent/JP2024508636A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/005—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission adapting radio receivers, transmitters andtransceivers for operation on two or more bands, i.e. frequency ranges
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/18—Input circuits, e.g. for coupling to an antenna or a transmission line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/004—Printed inductances with the coil helically wound around an axis without a core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Transceivers (AREA)
  • Filters And Equalizers (AREA)

Abstract

モバイルフォンおよび他のモバイルデバイスは、ＲＦ信号を送信および受信することによってワイヤレスに通信する。ワイヤレスデバイス内の送信機および受信機は、ＲＦ信号をいくつかの周波数範囲または帯域内で処理する。他の周波数の信号は、たとえば、インダクタ、キャパシタ、および抵抗器などの受動電気部品から成る集中素子回路または集中素子フィルタによって阻止され得るか、またはフィルタで除去され得る。受動部品デバイスまたは集積受動デバイスは、ダイ上に受動部品を用いて製造された集中素子フィルタの一例である。モバイルデバイスでは、信号処理のために使用される受動部品デバイスおよび１つまたは複数の集積回路または他のチップは、チップモジュールまたはマルチチップモジュール内の金属化構造またはパッケージ基板上に搭載される（すなわち、結合される）ことによって相互接続される。ハンドヘルドモバイルデバイスの小型化に対する需要は、モバイルデバイスの中にあるチップモジュールのサイズを低減する必要性を強くする。

Description

優先権出願
本出願は、その全体が参照により本明細書に組み込まれる、２０２１年２月３日に出願された「ＣＨＩＰ ＭＯＤＵＬＥＳ ＥＭＰＬＯＹＩＮＧ ＣＯＮＤＵＣＴＩＶＥ ＰＩＬＬＡＲＳ ＴＯ ＣＯＵＰＬＥ Ａ ＰＡＳＳＩＶＥ ＣＯＭＰＯＮＥＮＴ ＤＥＶＩＣＥ ＴＯ ＣＯＮＤＵＣＴＩＶＥ ＴＲＡＣＥＳ ＩＮ Ａ ＭＥＴＡＬＬＩＺＡＴＩＯＮ ＳＴＲＵＣＴＵＲＥ ＴＯ ＦＯＲＭ Ａ ＰＡＳＳＩＶＥ ＣＯＭＰＯＮＥＮＴ」と題する米国特許出願第１７／１６６，４３０号の優先権を主張する。
本開示の分野は、一般に、マルチチップモジュール（ＭＣＭ）を含むチップモジュールに関し、より詳細には、チップモジュール内の受動部品デバイス無線周波数（ＲＦ）フィルタの面積を低減することに関する。
集中素子フィルタは、ＲＦ電気通信のために電子デバイス内で選択された周波数範囲の無線周波数（ＲＦ）信号の通過を阻止または許可する電気回路である。集中素子フィルタは、受動部品デバイスまたはダイにおける基板上の相互接続層の間で形成され得るインダクタ、キャパシタ、および／または抵抗器などの受動部品を含む。集積受動デバイスとしても知られている受動部品デバイスは、受動部品がバックエンドオブライン（ＢＥＯＬ：ｂａｃｋ－ｅｎｄ ｏｆ ｌｉｎｅ）プロセスにおいて基板の片側に配設された誘電体構造内の１つまたは複数の相互接続層内の金属トレースで形成される、フリップチップタイプのデバイスである。受動部品デバイスの一例は、強化された電気絶縁を提供するためにガラス基板を含むパッシブオンガラス（ＰＯＧ）デバイスである。金属－絶縁体－金属（ＭＩＭ）キャパシタは、受動部品デバイスの異なる相互接続層内で互いに隣接する金属トレースを形成することによって受動部品デバイス内に形成され得る受動部品の一例である。別の例では、インダクタは、誘電体構造の１つの相互接続層内の２次元（２Ｄ）（たとえば、水平）らせんまたはヘリックス（ｓｐｉｒａｌ ｏｒ ｈｅｌｉｘ）の金属トレースとして受動部品デバイス内に形成され得る。別の例として、３次元（３Ｄ）インダクタは、３Ｄコイル内で金属トレースを一緒に電気的に結合するために、誘電体構造を通して配設されたビアを有する誘電体構造の複数の誘電体層内の金属トレースによって受動部品デバイス内に形成され得る。受動部品デバイスは、外部相互接続（たとえば、はんだバンプ）を用いてパッケージにされ得、受動部品デバイスを回路内に統合するために、支持金属化構造（たとえば、再分配層を有するパッケージ基板）に電気的に結合され得る。
受動部品デバイスは、しばしば、電気通信デバイス内で使用されるＲＦフロントエンドチップモジュールなどのチップモジュール内で使用される。より小さくより安価な電子デバイスに対する需要に応えて、ＲＦフロントエンドチップモジュールなど、ＰＯＧデバイスを使用するチップモジュールを含む、チップモジュールのサイズを低減する動機が存在する。
本明細書で開示する態様は、受動部品を形成するために金属化構造内で受動部品デバイスを導電性トレースに結合するために導電性ピラーを使用するチップモジュールを含む。例示的なチップモジュールは、金属化構造と受動部品デバイスとの間に延びる受動部品を形成するために、受動部品デバイスの導電性トレースと金属化構造の導電性トレースとを結合する複数の導電性ピラーを含む。導電性トレースは、受動部品デバイス内の任意の相互接続層において、および金属化構造の任意の再分配層において存在し得る。受動部品は、受動部品デバイス内の空間を消費するのではなく、受動部品デバイスと金属化構造との間のチップモジュールの領域を活用する。はんだバンプと比較してより小さい中心間距離を有する導電性ピラーに起因して、受動部品によって占有される面積が低減され得る。導電性ピラーは、はんだバンプより低い抵抗接続でもある。
受動部品の一例として、金属化構造と受動部品デバイスとの間にコア領域を含む３次元（３Ｄ）インダクタが、受動部品デバイスの導電性トレースと金属化構造とを結合するために導電性ピラーを使用することによって形成され得る。導電性ピラーを使用する結果として、コア領域の断面の高さが、増加したインダクタンスを提供する。導電性ピラー間のより小さい中心間距離は、コイル密度を増加させ、より小さい面積の中でインダクタンスを提供する。導電性ピラーの低い抵抗は、３Ｄインダクタにおいてより高いＱ値を提供する。受動部品を、受動部品デバイスと、金属化構造と、受動部品デバイスと金属化構造との間の領域とを含む領域内に統合することで、無線周波数（ＲＦ）フロントエンドモジュールなどのチップモジュールの面積が低減される。
この点に関して、例示的な一態様では、チップモジュールが開示される。チップモジュールは、第１の導電性トレースを含む金属化構造を含む。チップモジュールは、受動部品デバイスも含む。受動部品デバイスは、基板に隣接して配設された誘電体構造を含む。受動部品デバイスは、誘電体構造内に配設された第２の導電性トレースも含む。チップモジュールは、第１の導電性トレースおよび第２の導電性トレースに結合された少なくとも１つの導電性ピラーを含む受動部品も含む。
別の例示的な態様では、マルチチップモジュール（ＭＣＭ）が開示される。ＭＣＭは、受動部品デバイスを含む。受動部品デバイスは、基板上に配設された誘電体構造を含む。受動部品デバイスは、誘電体構造内に配設された第１の導電性トレースも含む。ＭＣＭは、第２の導電性トレースを含む金属化構造も含む。ＭＣＭは、第１の導電性トレースおよび第２の導電性トレースに結合された少なくとも１つの導電性ピラーを含む受動部品も含む。ＭＣＭは、金属化構造および受動部品に結合された集積回路（ＩＣ）ダイも含む。
別の例示的な態様では、方法が開示される。方法は、第１の導電性トレースを含む金属化構造を形成するステップを含む。方法は、受動部品デバイスを形成するステップも含む。受動部品デバイスは、基板に隣接して配設された誘電体構造を含む。受動部品デバイスは、誘電体構造内に配設された第２の導電性トレースも含む。方法は、第１の導電性トレースおよび第２の導電性トレースに結合された少なくとも１つの導電性ピラーを含む受動部品を形成するステップも含む。
はんだバンプによって金属化構造の表面に結合された受動部品デバイスの断面側面図である。 第２の相互接続層へのアンダーパス接続を含む図１Ａの受動部品デバイス内の第１の相互接続層内に形成された２次元（２Ｄ）らせんインダクタの上面平面図である。 金属化構造と受動部品デバイスとの間にコア領域を有するインダクタの高密度３次元（３Ｄ）コイルを形成するために、受動部品デバイスの相互接続層内の少なくとも１つの導電性トレースと金属化構造の再分配層の少なくとも１つの導電性トレースとを直列に結合する複数の導電性ピラーを含む例示的なチップモジュールの断面側面図である。 ３Ｄインダクタのコア領域の断面積の高さを増加させるために、金属化構造内の別の相互接続層にビアによって結合された第１の相互接続層に結合された複数の導電性ピラーを含む別の例示的なチップモジュールの断面側面図である。 金属化構造に結合されたＩＣダイを有する図２のチップモジュールの一例としてのマルチチップモジュール（ＭＣＭ）の断面側面図である。 図２～図４に示す例示的なチップモジュールを製造する方法のフローチャートである。 受動部品デバイスの相互接続層内の導電性トレースと金属化構造の導電性トレースとを直列に結合する導電性ピラーによって形成された、図２の３Ｄインダクタのコイルの巻きを示す斜視図である。 受動部品フィルタを形成するために受動部品デバイス内の導電性トレースと直列に結合された金属化構造の導電性トレースだけを示す、底面から見た例示的なチップモジュール内の複数の３Ｄインダクタの平面図である。 複数の３Ｄインダクタのコイルを形成するために、金属化構造内の導電性トレースと受動部品デバイス内の導電性トレースとを直列に結合する複数の導電性ピラーをより明確に示す、図６Ａの例示的なチップの側面斜視図である。 相互接続層内に形成されたらせん２Ｄインダクタを含む、金属化構造と受動部品デバイスとの間に延びる複数の３Ｄコイルを含む例示的なチップモジュールの底面平面図である。 図８のチップモジュールと比較してチップモジュールの面積を低減するために、３Ｄコイルインダクタの導電性トレースを含む相互接続層の上の受動部品デバイスの相互接続層内にらせん２Ｄインダクタが形成された、例示的なチップモジュールの底面平面図である。 図２～図４、図７Ａ～図７Ｂ、図８および図９のチップモジュールなど、無線周波数（ＲＦ）モジュールを含む例示的なワイヤレス通信デバイスのブロック図である。 図２～図４、図７Ａ～図７Ｂ、図８および図９のうちのいずれかに示す、および本明細書で開示する態様のうちのいずれかによる、金属化構造と受動部品デバイスとの間にコア領域を有するインダクタの高密度３Ｄコイルを形成するために、受動部品デバイスの相互接続層内の少なくとも１つの導電性トレースと金属化構造の再分配層の少なくとも１つの導電性トレースとを直列に結合する導電性ピラーを含むチップモジュールを含む例示的なプロセッサベースシステムのブロック図である。
次に、図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的」という語は、本明細書では「例、事例、または例示として機能すること」を意味するために使用される。「例示的」として本明細書で説明するいかなる態様も、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。
本明細書で開示する態様は、受動部品を形成するために金属化構造内で受動部品デバイスを導電性トレースに結合するために導電性ピラーを使用するチップモジュールを含む。例示的なチップモジュールは、金属化構造と受動部品デバイスとの間に延びる受動部品を形成するために、受動部品デバイスの導電性トレースと金属化構造の導電性トレースとを結合する複数の導電性ピラーを含む。導電性トレースは、受動部品デバイス内の任意の相互接続層において、および金属化構造の任意の再分配層において存在し得る。受動部品は、受動部品デバイス内の空間を消費するのではなく、受動部品デバイスと金属化構造との間のチップモジュールの領域を活用する。はんだバンプと比較してより小さい中心間距離を有する導電性ピラーに起因して、受動部品によって占有される面積が低減され得る。導電性ピラーは、はんだバンプより低い抵抗接続でもある。
モバイルフォンおよび他のモバイルデバイスは、ＲＦ信号を送信および受信することによってワイヤレスに通信する。ワイヤレスデバイス内の送信機および受信機は、ＲＦ信号をいくつかの周波数範囲または帯域内で処理する。他の周波数の信号は、たとえば、インダクタ、キャパシタ、および抵抗器などの受動電気部品から成る集中素子回路または集中素子フィルタによって阻止され得るか、またはフィルタで除去され得る。受動部品デバイスまたは集積受動デバイスは、ダイ上に受動部品を用いて製造された集中素子フィルタの一例である。モバイルデバイスでは、信号処理のために使用される受動部品デバイスおよび１つまたは複数の集積回路（ＩＣ）または他のチップは、チップモジュールまたはマルチチップモジュール（ＭＣＭ）内の金属化構造またはパッケージ基板上に搭載される（すなわち、それに物理的および電気的に結合される）ことによって相互接続される。ハンドヘルドモバイルデバイスの小型化に対する需要は、モバイルデバイスの中にあるチップモジュールのサイズを低減する必要性を強くする。チップモジュールのサイズは、それの中の部品のサイズを低減すること、および／または内部部品をチップモジュールの空間内により効率的に統合することによって低減され得る。
図１Ａは、はんだバンプ１０４によって金属化構造１０２に結合された受動部品デバイス１００の断面側面図である。受動部品デバイス１００は、絶縁材料の基板１０８の片側の上に形成された誘電体構造１０６を含む。受動部品デバイス１００は、誘電体構造１０６内に形成された金属－絶縁体－金属（ＭＩＭ）キャパシタ１１０などの受動部品を含む。受動部品デバイス１００は、基板１０８がガラスで形成される場合、パッシブオンガラス（ＰＯＧ）デバイス１１２と呼ばれることもある。受動部品デバイス１００は、フリップチップ方式で金属化構造１０２上に搭載される。
誘電体構造１０６は、誘電体材料１１６によって互いに分離された複数の相互接続層１１４を含む。複数の導電性（たとえば、金属）トレース１１８は、各相互接続層１１４において形成され、異なる相互接続層１１４の導電性トレース１１８は、垂直相互接続アクセス（ビア）１２０によって接続され得る。ＭＩＭキャパシタ１１０は、第１の相互接続層（Ｍ１）内の導電性トレース１１８と第２の相互接続層（Ｍ２）との間に配設された誘電体層１２２で形成される。受動部品デバイス１００は、はんだバンプ１０４によって金属化構造１０２に電気的に結合されて物理的に搭載される。誘電体材料１１６の一部は、誘電体構造１０６の上部相互接続層１１４（たとえば、Ｍ４）内の接点１２４を露出させるために除去され、はんだバンプ１０４が接点１２４上に形成される。はんだバンプ１０４は、受動部品デバイス１００と、信号処理のための増幅器または他の回路を含むＩＣなどの金属化構造１０２に結合された他の回路（図示せず）との間の電気接続を提供するために、金属化構造１０２内の導電性トレース１２６に電気的に結合され得る。
受動部品デバイス１００は、図１Ｂの上面平面図に示すインダクタ１２８も含む。インダクタ１２８は、相互接続層１１４のうちの１つの中の導電性トレース１３０内の２次元（２Ｄ）らせんまたはヘリックス形状として形成される。らせんまたはヘリックス形状の導電性トレース１３０の第１の端部１３２は、第１の接点１３４に結合される。らせん形状の導電性トレース１３０の内部の第２の接点１３６は、「アンダーパス」１３８がビア（図示せず）によって接続される第２の接点１４０に通じるアンダーパス１３８に結合される。したがって、インダクタ１２８は、大部分は単一の相互接続層１１４内に形成されるが、別の相互接続層１１４内の導電性トレース（たとえば、アンダーパス１３８）も必要とする。インダクタ１２８は、低帯域周波数（たとえば、２ギガヘルツ（ＧＨｚ）未満）に対していくつかのアプリケーションには十分であり得るが、より高いインダクタンスが必要である。インダクタ１２８などの単層ヘリックス（すなわち、２Ｄ）のより高いインダクタンスのインダクタを製造することは、より大きい面積の相互接続層１１４を必要とし、受動部品デバイス１００のサイズを増加させ、それは小型化の要望に反する。したがって、チップモジュール内に高インダクタンスのインダクタを生成するための異なる解決策が必要である。
図２は、第１の複数の導電性トレース２０４のうちの少なくとも１つの導電性トレース２０４を、第２の複数の導電性トレース２０６のうちの少なくとも１つの導電性トレース２０６に結合する複数の導電性ピラー２０２を含む例示的なチップモジュール２００の断面側面図である。少なくとも１つの導電性トレース２０４は、受動部品デバイス２１０の複数の相互接続層２０８のうちの１つの相互接続層２０８の中にあり、少なくとも１つの導電性トレース２０６は、金属化構造２１４の再分配層２１２の中にある。受動部品２１６は、導電性トレース２０４のうちの１つ、導電性トレース２０６のうちの１つ、および直列に結合された導電性ピラー２０２のうちの少なくとも１つによって形成される。一例では、これらの直列接続の素子は、３Ｄコイル２２０の１つの完全な回転または巻き２１８を形成してインダクタ２２２を形成する。追加の導電性トレース２０４を追加の導電性トレース２０６に直列に結合する追加の導電性ピラー２０２が、より高いインダクタンスのために３Ｄコイル２２０の追加の巻き２１８を形成することができる。
この関連で、３Ｄコイル２２０によって提供されるインダクタ２２２は、さもなければ使用されない、受動部品デバイス２１０と金属化構造との間のチップモジュール２００の領域を効率的に活用しながら、高インダクタンスを有することができる。ここで、インダクタ２２２は、部分的に受動部品デバイス２１０の中に、部分的に金属化構造の中に、および部分的に受動部品デバイス２１０と金属化構造２１４との間の空間２２４の中に形成される。インダクタ２２２のコア領域２２６は空間２２４を含み、空間２２４は、たとえば、空気、モールド化合物、または別のアンダーフィル（図示せず）のうちのいずれかで充填され得る。３Ｄコイル２２０のコア領域２２６の高さＨＣ２００は、金属化構造２１４内の導電性トレース２０６と受動部品デバイス２１０内の導電性トレース２０４との間に延びる距離（たとえば、少なくとも５０マイクロメートル（μｍ））である。コア領域２２６の軸２２８は、受動部品デバイス２１０と金属化構造２１４との間を、金属化構造２１４に平行に延びる。軸２２８は、図２の画像に直交する方向に延びる。
相互接続層２０８は、基板２３２に隣接して配設された誘電体構造２３０内に形成される。同じ高さＨＣ２００のインダクタは、誘電体構造２３０の相互接続層２０８内に形成され得ない。なぜならば、高さＨＣ２００は、最も上の相互接続層２０８から最も下の相互接続層２０８までの距離より大きいからである。この関連で、図２の特徴は、縮尺通りに描かれていない。インダクタ２２２のインダクタンスは高さとともに増加するので、受動部品デバイス２１０と金属化構造２１４との間の空間２２４内で導電性ピラー２０２を使用することによって提供される高さＨＣ２００は、面積が増加することなくチップモジュール２００内に、より高いインダクタンスのインダクタ２２２が形成されることを可能にする。誘電体構造２３０は誘電体材料２３４を含み、誘電体材料２３４は、相互接続層２０８の間の、ポリイミドなどの有機誘電体であり得る。誘電体構造２３０は、別のキャパシタ誘電体材料２３８を配設することによって形成されたキャパシタ２３６（たとえば、ＭＩＭキャパシタ）も含んでもよく、それは、２つの相互接続層２０８の間の無機誘電体（たとえば、窒化ケイ素（ＳｉＮ））であり得る。
チップモジュール２００内で使用される他の材料に関して、相互接続層２０８、再分配層２１２、および導電性ピラー２０２はすべて、銅または別の導体などの金属で形成され得る。基板２３２は、受動部品デバイス２１０がＰＯＧデバイス２４０であり得るように、絶縁ガラス材料であり得る。
図３は、導電性ピラー３０６によって金属化構造３０４に結合された受動部品デバイス３０２を含む別の例示的なチップモジュール３００を示す。チップモジュール３００内に形成されたインダクタ３０８は、受動部品デバイス３０２と金属化構造３０４との間に延びる、高さＨＣ３００を有するコア領域３１０を有する。高さＨＣ３００は、チップモジュール２００の高さＨＣ２００より大きい。チップモジュール２００では、受動部品デバイス２１０の導電性トレース２０４は、最も低い（すなわち、基板２３２から最も遠い）相互接続層２０８（Ｍ４）の中にあり、導電性トレース２０６は、金属化構造２１４の最も上の再分配層２１２の中にある。対照的に、図３のチップモジュール３００では、コア領域３１０の高さＨＣ３００は、受動部品デバイス３０２の２番目に低い相互接続層３１４（Ｍ３ＰＣＤ）の中の導電性トレース３１２から金属化構造３０４の２番目に高い再分配層３１８（Ｍ２ＭＳ）の中の導電性トレース３１６まで延びる。チップモジュール３００内の導電性ピラー３０６は、最も低い相互接続層３１４（Ｍ４ＰＣＤ）の中の接点領域３２０に結合される。接点領域３２０は、２番目に低い相互接続層３１４（Ｍ３ＰＣＤ）の中の導電性トレース３１２の端部３２４における接点３２２に、ビア３２６によって結合される。
コア領域３１０の高さＨＣ３００は、コア領域３１０の上部における導電性トレース３１２からコア領域３１０の底部における導電性トレース３１６までの総距離である。具体的には、高さＨＣ３００は、第１の導電性トレース３１６から導電性ピラー３０６の低端部３２８までの距離Ｄ１と、導電性ピラー３０６の長さＬＣＰと、導電性ピラー３０６の上端部３３０から第２の導電性トレース３１２までの距離Ｄ２とを含む。一例では、導電性ピラー３０６の長さＬＣＰは、４０～８０μｍであり得る。距離Ｄ１およびＤ２は、導電性ピラー３０６の低端部３２８および上端部３３０の上のはんだコネクタ３３２の厚さＴＳと、同じくビア３２６の厚さＴＶとを含む。一例では、厚さＴＳは、１６μｍと２４μｍとの間であり、厚さＴＶは、４μｍと６μｍとの間（たとえば、それぞれの相互接続層３１４の間の距離）である。受動部品デバイス３０２を金属化構造３０４に結合する前に、誘電体材料３３４の一部は、最も低い相互接続層３１４（Ｍ４ＰＣＤ）の中の接点領域３２０を露出させるために除去され、導電性ピラー３０６が接点領域３２０上に形成される。導電性ピラー３０６は、受動部品デバイス３０２、および金属化構造３０４に結合された他の回路（図示せず）の物理的連結および電気的接続を提供するために、金属化構造３０４内の導電性トレース３１６に電気的に結合され得る。高さＨＣ３００をさらに増加させるために、距離Ｄ１およびＤ２は、相互接続層３１４のうちのより高い相互接続層内の導電性トレース３１２と、再分配層３１８のうちのより低い再分配層内の導電性トレース３１６と、追加のより多くのビア３２６とを用いてインダクタ３０８を形成することによって増加され得る。
図４は、金属化構造４０６上のＩＣダイ４０２および受動部品デバイス４０４を含むＭＣＭ４００の断面側面図である。図４の例では、ＩＣダイ４０２は、フリップチップ方式ではんだバンプ４０８によって金属化構造４０６に結合される。少なくとも１つの導電性ピラー４１０は、受動部品デバイス４０４の第１の複数の導電性トレース４１２のうちの第１の導電性トレース４１２を、金属化構造４０６の第２の複数の導電性トレース４１４のうちの第２の導電性トレース４１４に結合してインダクタ４１６を形成する。前に説明したように、インダクタ４１６は、導電性ピラー４１０、導電性トレース４１２、および導電性トレース４１４で形成されたコイル４１８として提供される。受動部品デバイス４０４は、インダクタ４１６および他の受動部品（図示せず）とともに、ＩＣダイ４０２の中の回路に電気的に結合された集中部品フィルタ（「ＲＦフィルタ４２２」）を形成するキャパシタ４２０も含む。したがって、ＩＣダイ４０２は、インダクタ４１６およびキャパシタ４２０のうちの少なくとも１つに結合されたＲＦ回路（図示せず）を含む。ＭＣＭ４００は、ＩＣダイ４０２、受動部品デバイス４０４、および随意に他のチップまたはデバイスが、モールド化合物４２６内に包含される、ＲＦフロントエンドモジュール４２４であり得る。
図５は、図２に示す例におけるようなチップモジュール２００を形成する方法５００を示すフローチャートである。方法は、第１の導電性トレース２０６を含む金属化構造２１４を形成するステップを含む（ブロック５０２）。方法５００は、基板２３２に隣接して配設された誘電体構造２３０を含む受動部品デバイス２１０と、誘電体構造２３０内に配設された第２の導電性トレース２０４とを形成するステップも含む（ブロック５０４）。方法５００は、第１の導電性トレースおよび第２の導電性トレース２０４に結合された少なくとも１つの導電性ピラー２０２を含む受動部品２１６を形成するステップをさらに含む（ブロック５０６）。
図６の３Ｄインダクタ６００（「インダクタ６００」）の斜視図は、図２～図４のインダクタ２２２、３０８、４１６のうちのいずれかの例を示す。図６では、インダクタ６００の１つの完全な巻き６０２が、第１の導電性ピラー６０４、第１の導電性トレース６０６、第２の導電性ピラー６０８、および第２の導電性トレース６１０によって形成される。完全な巻き６０２は、インダクタ６００のコア領域６１４のコア軸６１２周りの完全な回転として定義される。図２～図４の断面側面図ではわかりにくいが、インダクタ６００の巻き６０２は、閉ループを形成するのではなく、コア領域６１４周りのらせん巻き６０２を形成する。特に、インダクタ６００は、第１の導電性トレース６０６の第１の接点６１６に結合された第１の導電性ピラー６０４を含む。第２の導電性ピラー６０８は、第１の導電性トレース６０６の第２の接点６１８に、および同じく第２の導電性トレース６１０の第３の接点６２０に結合される。インダクタ６００は、第２の導電性トレース６１０の第４の接点６２４および第３の導電性トレース６２８の第５の接点６２６に結合された第３の導電性ピラー６２２で継続する。第４の導電性ピラー６３０は、第３の導電性トレース６２８の第６の接点６３２と第４の導電性トレース６３６の第７の接点６３４との間で結合される。第４の導電性トレース６３６は、インダクタ６００の追加の巻きがそこから継続することができる第８の接点６３８まで延びる。
より大きいインダクタンスが、コア領域６１４周りの追加の巻き６０２でインダクタ６００を継続することによって達成され得る。しかしながら、より多くの巻き６０２を追加することは、コア軸６１２に沿ったインダクタ６００の長さＬＣＯＲＥを増加させ、それは、受動部品デバイスおよびチップモジュールの面積の増加を引き起こすことがある。所与の数の巻き６０２に対する長さＬＣＯＲＥを最小化するために、中心間距離Ｐ（たとえば、第１の導電性ピラー６０４と第３の導電性ピラー６２２との間）も最小化されなければならない。導電性ピラー６０４、６２２の最小中心間距離Ｐ（たとえば、１００μｍ）は、図４のはんだバンプ４０８で達成され得る最小中心間距離（たとえば、＞＞１０２μｍ）より小さい。その結果として、導電性ピラー６０４と６２２との間の距離Ｐによって分離されるインダクタ６００の巻き６０２は、インダクタ６００がはんだバンプ４０８で形成される場合より互いに接近する。
導電性ピラー６０４、６０８は、同じく、金接触層を必要とするはんだバンプ４０８より安価である。加えて、導電性ピラー６０４、６０８は、はんだ化合物より低い抵抗率を有する銅などの高導電性金属で形成される。上記の要因を考慮して、図６に示す導電性ピラー６０４、６０８によって形成されるインダクタ６００は、コア軸６１２に沿って、導電性ピラー６０４、６０８がはんだバンプ４０８で置き換えられる場合より高い密度を有する。上記で説明した理由から、導電性ピラー６０４、６０８を有するインダクタ６００は、同じく、導電性ピラー６０４、６０８がはんだバンプ４０８で置き換えられる場合より安価であり、かつより高いＱ値を有する。
図７Ａは、チップモジュール７０８内の受動部品デバイス７００と複数のインダクタ７０２、７０４および７０６との一例の下方からの平面図である。導電性トレース７１０は、さもなければ図７に示されない金属化構造の唯一の可視の特徴である。導電性トレース７１２は、上記で説明した受動部品デバイス７００の（さもなければ示されない）誘電体構造内に形成される。導電性トレース７１０は、導電性ピラー７１４によって導電性トレース７１２に結合される。複数のインダクタ７０２、７０４および７０６はすべて、受動部品デバイス７００内の集中素子回路７１６内に含まれる。インダクタ７０２および７０４は、積極的な結合を引き起こすために、整列してかつ密接して配置される。この関連で、導電性ピラー７１４が導電性トレース７１０および導電性トレース７１２を結合することによって複数のインダクタ７０２、７０４および７０６を形成することは、小型モバイルデバイス内でサブ２ＧＨｚのＲＦ周波数をフィルタリングするために集中部品フィルタ内で使用され得る高インダクタンスを提供する。
図７Ｂは、導電性トレース７１０と７１２とを結合する導電性ピラー７１４をより明確に示すために提供される、図７Ａのチップモジュール７０８の斜視図である。図示のように、導電性ピラー７１４の各々は、はんだ接合７１８によって金属化構造の導電性トレース７１０に結合される。受動部品デバイス７００を製造する間に導電性ピラー７１４を導電性トレース７１２上に直接形成することは、導電性ピラー７１４と導電性トレース７１２との間のはんだ接合７１８の必要性を取り除く。
図８は、チップモジュール８０２内の受動部品デバイス８００の一部の底面平面図であり、そこにおいて、導電性トレース８０４は、さもなければ示されない金属化構造の唯一の可視の部分である。受動部品デバイス８００は、３Ｄインダクタ８０６および８０８を含み、２Ｄインダクタ８１０も含む。２Ｄインダクタ８１０は、複数の相互接続層８１４のうちの１つの中のらせん導電性トレース８１２である。２Ｄインダクタ８１０は、主として、受動部品デバイス８００の１つの相互接続層８１４内に形成されるが、２Ｄインダクタ８１０は、３Ｄインダクタ８０６の複数の巻き８１８によって占有されるより多くの、単一の巻き８１６に対する受動部品デバイス８００の面積を占有する。したがって、図８は、高インダクタンスが必要なフィルタにおいて３Ｄインダクタ８０６および８０８を使用することによって提供される面積節減を示す。しかしながら、いくつかのフィルタは、２Ｄインダクタ８１０によって提供される、より低いレベルのインダクタンスと、３Ｄインダクタ８０６および８０８によって提供される、より高いインダクタンスの両方を必要とする。
図９は、図８のチップモジュール８０２と同様のチップモジュール９０２内の受動部品デバイス９００の底面平面図である。ここで、チップモジュール９０２は、さもなければ示されない金属化構造の導電性トレース９１０で形成された受動部品９０４、９０６および９０８と、受動部品デバイス９００の誘電体構造（図示せず）内の導電性トレース９１２とを有する。チップモジュール９０２は、図８のチップモジュール８０２と幾分異なる。なぜならば、２Ｄインダクタ８１０と違って、２Ｄインダクタ９０８は、３Ｄインダクタ９０４と上部相互接続層９１６（たとえば、Ｍ３）内の基板９１４との間に配設されるからである。受動部品デバイス９００では、３Ｄインダクタ９０４を形成する導電性トレース９１２は、基板９１４（たとえば、Ｍ４）から離れた下部相互接続層９１６内にあり、３Ｄインダクタ９０４と基板９１４との間の相互接続層９１６内にない。２Ｄインダクタ９０８は、主として１つの相互接続層９１６だけを占有するので、２Ｄインダクタ９０８は、チップモジュール９０２の面積をより効率的に使用するために３Ｄインダクタ９０４と基板９１４との間に配設される。それに応じて、チップモジュール９０２は、チップモジュール８０２の機能を、図８のチップモジュール８０２より小さい面積で提供し得る。
図１０は、１つまたは複数のＩＣ１００２で形成された無線周波数（ＲＦ）部品を含む例示的なワイヤレス通信デバイス１０００を示し、ＩＣ１００２のうちのいずれかは、図２～図４、図７Ａ～図７Ｂ、図８および図９のうちのいずれかに示す、および本明細書で開示する態様のうちのいずれかによる、金属化構造と受動部品デバイスとの間にコア領域を有するインダクタの高密度３Ｄコイルを形成するために、受動部品デバイスの相互接続層内の少なくとも１つの導電性トレースと金属化構造の再分配層の少なくとも１つの導電性トレースとを直列に結合する導電性ピラーを含むチップモジュールを含むことができる。ワイヤレス通信デバイス１０００は、例として、上記のデバイスのうちのいずれかを含んでもよく、またはその中に設けられてもよい。図１０に示すように、ワイヤレス通信デバイス１０００は、トランシーバ１００４およびデータプロセッサ１００６を含む。データプロセッサ１００６は、データおよびプログラムコードを記憶するためのメモリを含み得る。トランシーバ１００４は、双方向通信をサポートする送信機１００８と受信機１０１０とを含む。一般に、ワイヤレス通信デバイス１０００は、任意の数の通信システム向けおよび周波数帯域向けに、任意の数の送信機１００８および／または受信機１０１０を含んでもよい。トランシーバ１００４の全部または一部は、１つまたは複数のアナログＩＣ、ＲＦＩＣ（ＲＦＩＣ）、混成信号ＩＣなどの上に実装され得る。
送信機１００８または受信機１０１０は、スーパーヘテロダインアーキテクチャまたはダイレクトコンバージョンアーキテクチャで実装することができる。スーパーヘテロダインアーキテクチャでは、信号は、受信機１０１０に関して、複数のステージにおいてＲＦとベースバンドとの間で、たとえば、１つのステージにおいてＲＦから中間周波数（ＩＦ）に、次いで、別のステージにおいてＩＦからベースバンドに周波数変換される。ダイレクトコンバージョンアーキテクチャでは、信号は、１つのステージにおいて、ＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよびダイレクトコンバージョンアーキテクチャは、異なる回路ブロックを使用すること、および／または異なる要件を有することがある。図１０におけるワイヤレス通信デバイス１０００では、送信機１００８および受信機１０１０は、直接変換アーキテクチャで実装される。
送信経路では、データプロセッサ１００６は、送信されるべきデータを処理し、ＩおよびＱアナログ出力信号を送信機１００８に提供する。例示的なワイヤレス通信デバイス１０００では、データプロセッサ１００６は、データプロセッサ１００６により生成されるデジタル信号を、さらなる処理のために、ＩおよびＱアナログ出力信号、たとえばＩおよびＱ出力電流へと変換するため、デジタルアナログ変換器（ＤＡＣ）１０１２（１）および１０１２（２）を含む。
送信機１００８内では、ローパスフィルタ１０１４（１）および１０１４（２）が、それぞれ、ＩおよびＱアナログ出力信号をフィルタ処理して、前のデジタルアナログ変換によって引き起こされた不要な信号を除去する。増幅器（ＡＭＰ）１０１６（１）、１０１６（２）は、それぞれ、ローパスフィルタ１０１４（１）、１０１４（２）からの信号を増幅し、ＩおよびＱベースバンド信号を供給する。アップコンバータ１０１８は、送信（ＴＸ）局部発振器（ＬＯ）信号発生器１０２２から混合器１０２０（１）、１０２０（２）を通るＩおよびＱ ＴＸ ＬＯ信号で、ＩおよびＱベースバンド信号をアップコンバートして、アップコンバートされた信号１０２４を提供する。フィルタ１０２６は、アップコンバートされた信号１０２４をフィルタ処理して、周波数アップコンバージョンにより引き起こされる不要な信号ならびに受信周波数帯域中の雑音を除去する。電力増幅器（ＰＡ）１０２８は、所望の出力電力レベルを取得するために、フィルタ１０２６からのアップコンバートされた信号１０２４を増幅して、送信ＲＦ信号を提供する。送信ＲＦ信号は、デュプレクサまたはスイッチ１０３０を通してルーティングされ、アンテナ１０３２を介して送信される。
受信経路では、アンテナ１０３２は、基地局によって送信された信号を受信し、受信したＲＦ信号を提供し、ＲＦ信号は、デュプレクサまたはスイッチ１０３０を通してルーティングされ、低雑音増幅器（ＬＮＡ）１０３４に提供される。デュプレクサまたはスイッチ１０３０は、受信（ＲＸ）信号がＴＸ信号から分離されるように、特定のＲＸからＴＸへのデュプレクサ周波数分離で動作するように設計される。受信されたＲＦ信号は、ＬＮＡ１０３４によって増幅され、フィルタ１０３６によってフィルタリングされて、望ましいＲＦ入力信号を取得する。ダウンコンバージョン混合器１０３８（１）、１０３８（２）が、フィルタ１０３６の出力を、ＲＸ ＬＯ信号発生器１０４０からのＩおよびＱ ＲＸ ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合して、ＩおよびＱベースバンド信号を生成する。ＩおよびＱベースバンド信号は、ＡＭＰ１０４２（１）、１０４２（２）によって増幅され、さらにローパスフィルタ１０４４（１）、１０４４（２）によってフィルタリングされて、ＩおよびＱアナログ入力信号を取得し、これらがデータプロセッサ１００６に提供される。この例では、データプロセッサ１００６は、データプロセッサ１００６によってさらに処理されるようにアナログ入力信号をデジタル信号に変換するためにＡＤＣ１０４６（１）、１０４６（２）を含む。
図１０のワイヤレス通信デバイス１０００では、ＴＸ ＬＯ信号発生器１０２２が、周波数アップコンバージョンに使用するためのＩおよびＱ ＴＸ ＬＯ信号を生成し、ＲＸ ＬＯ信号発生器１０４０が、周波数ダウンコンバージョンに使用するためのＩおよびＱ ＲＸ ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数を有する周期信号である。ＴＸ位相ロックループ（ＰＬＬ）回路１０４８は、データプロセッサ１００６からタイミング情報を受け取り、ＴＸ ＬＯ信号発生器１０２２からのＴＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＲＸ ＰＬＬ回路１０５０は、データプロセッサ１００６からタイミング情報を受け取り、ＲＸ ＬＯ信号発生器１０４０からのＲＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。
図２～図４、図７Ａ～図７Ｂ、図８および図９のうちのいずれかに示す、および本明細書で開示する態様のうちのいずれかによる、金属化構造と受動部品デバイスとの間にコア領域を有するインダクタの高密度３次元３Ｄコイルを形成するために、受動部品デバイスの相互接続層内の少なくとも１つの導電性トレースと金属化構造の再分配層の少なくとも１つの導電性トレースとを直列に結合する導電性ピラーを含むチップモジュールをそれぞれ含むワイヤレス通信デバイス１０００が、任意のプロセッサベースデバイス内に提供され得るかまたは統合され得る。例には、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、装着型コンピューティングデバイス（たとえば、スマートウォッチ、ヘルスまたはフィットネストラッカー、アイウェアなど）、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両部品、アビオニクスシステム、ドローン、およびマルチコプターが含まれる。
この関連で、図１１は、図２～図４、図７Ａ～図７Ｂ、図８および図９のうちのいずれかに示す、および本明細書で開示する態様のうちのいずれかによる、金属化構造と受動部品デバイスとの間にコア領域を有するインダクタの高密度３Ｄコイルを形成するために、受動部品デバイスの相互接続層内の少なくとも１つの導電性トレースと金属化構造の再分配層の少なくとも１つの導電性トレースとを直列に結合する導電性ピラーを含むチップモジュールを含む例示的なプロセッサベースシステム１１００の一例を示す。この例では、プロセッサベースシステム１１００は、１つまたは複数の中央処理ユニット（ＣＰＵ）１１０２を含み、中央処理ユニット（ＣＰＵ）１１０２はＣＰＵまたはプロセッサコアとも呼ばれ、１つまたは複数のプロセッサ１１０４をそれぞれ含む。ＣＰＵ１１０２は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ１１０４に結合されたキャッシュメモリ１１０６を有してもよい。一例として、プロセッサ１１０４は、図２～図４、図７Ａ～図７Ｂ、図８および図９のうちのいずれかに示す、および本明細書で開示する任意の態様による、金属化構造と受動部品デバイスとの間にコア領域を有するインダクタの高密度３Ｄコイルを形成するために、受動部品デバイスの相互接続層内の少なくとも１つの導電性トレースと金属化構造の再分配層の少なくとも１つの導電性トレースとを直列に結合する導電性ピラーを含むチップモジュールを含むことができる。ＣＰＵ１１０２は、システムバス１１０８に結合され、プロセッサベースシステム１１００内に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ１１０２は、アドレス情報、制御情報、およびデータ情報を、システムバス１１０８を介して交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ１１０２は、スレーブデバイスの一例として、メモリコントローラ１１１０にバストランザクション要求を通信することができる。図１１には示さないが、複数のシステムバス１１０８が設けられてよく、各システムバス１１０８は異なるファブリックを構成する。
他のマスタおよびスレーブデバイスがシステムバス１１０８に接続されることが可能である。図１１に示すように、これらのデバイスは、例として、メモリコントローラ１１１０および１つまたは複数のメモリアレイ１１１４を含むメモリシステム１１１２と、１つまたは複数の入力デバイス１１１６と、１つまたは複数の出力デバイス１１１８と、１つまたは複数のネットワークインターフェースデバイス１１２０と、１つまたは複数のディスプレイコントローラ１１２２とを含むことができる。メモリシステム１１１２、１つまたは複数の入力デバイス１１１６、１つまたは複数の出力デバイス１１１８、１つまたは複数のネットワークインターフェースデバイス１１２０、および１つまたは複数のディスプレイコントローラ１１２２の各々は、図２～図４、図７Ａ～図７Ｂ、図８および図９のうちのいずれかに示す、および本明細書で開示する任意の態様による、金属化構造と受動部品デバイスとの間にコア領域を有するインダクタの高密度３Ｄコイルを形成するために、受動部品デバイスの相互接続層内の少なくとも１つの導電性トレースと金属化構造の再分配層の少なくとも１つの導電性トレースとを直列に結合する導電性ピラーを含むチップモジュールを含むことができる。入力デバイス１１１６は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス１１１８は、限定はしないが、オーディオ、ビデオ、他の可視的表示器などを含む任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス１１２０は、ネットワーク１１２４に出入りするデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク１１２４は、限定はしないが、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス１１２０は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。
ＣＰＵ１１０２はまた、システムバス１１０８を介してディスプレイコントローラ１１２２にアクセスして、１つまたは複数のディスプレイ１１２６に送信される情報を制御するように構成されてもよい。ディスプレイコントローラ１１２２は、表示されるべき情報を１つまたは複数のビデオプロセッサ１１２８を介してディスプレイ１１２６へ送信し、１つまたは複数のビデオプロセッサ１１２８は、表示されるべき情報をディスプレイ１１２６にとって適切なフォーマットに処理する。ディスプレイ１１２６は、限定はしないが、陰極線管（ＣＲＴ）、液晶表示器（ＬＣＤ）、プラズマ表示器、発光ダイオード（ＬＥＤ）表示器などを含む任意のタイプのディスプレイを含むことができる。ディスプレイコントローラ１１２２、ディスプレイ１１２６、および／またはビデオプロセッサ１１２８は、図２～図４、図７Ａ～図７Ｂ、図８および図９のうちのいずれかに示す、および本明細書で開示する任意の態様による、金属化構造と受動部品デバイスとの間にコア領域を有するインダクタの高密度３Ｄコイルを形成するために、受動部品デバイスの相互接続層内の少なくとも１つの導電性トレースと金属化構造の再分配層の少なくとも１つの導電性トレースとを直列に結合する導電性ピラーを含むチップモジュールを含むことができる。
本明細書において開示される態様に関連して説明された種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリ内にもしくは別のコンピュータ可読媒体内に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装される場合があることは、当業者にはさらに理解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア部品、集積回路（ＩＣ）、またはＩＣチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成され得る。この互換性を明確に示すために、上記では、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、それらの機能に関して概略的に説明した。そのような機能がどのように実装されるのかは、特定の適用例、設計選択、および／またはシステム全体に課される設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。プロセッサは、マイクロプロセッサであってよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）としても実装され得る。
本明細書で開示する態様は、ハードウェアにおいて具現化されてもよく、かつハードウェア内に記憶され、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在し得る命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体化してよい。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在し得る。ＡＳＩＣは、リモート局内に存在してもよい。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバの中に存在してもよい。
本明細書の例示的な態様のいずれかで説明した動作ステップが、例示および説明を提供するために記載されていることにも留意されたい。説明する動作は、図示のシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明する動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において説明する１つまたは複数の動作ステップは、組み合わせられる場合がある。当業者には容易に明らかになるように、フローチャートに示される動作ステップが数多くの異なる変更を受ける場合があることを理解されたい。情報および信号が様々な異なる技術および技法のいずれかを使用して表される場合があることも当業者は理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。
本開示の以上の説明は、いかなる当業者も本開示を作成または使用することが可能となるように提供される。本開示に対する様々な変更は当業者には容易に明らかであり、本明細書で定義される一般原理は他の例に適用され得る。したがって、本開示は、本明細書で説明された例および設計に限定されることを意図したものでなく、本明細書で開示された原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
１００ 受動部品デバイス
１０２ 金属化構造
１０４ はんだバンプ
１０６ 誘電体構造
１０８ 基板
１１０ 金属－絶縁体－金属（ＭＩＭ）キャパシタ
１１２ パッシブオンガラス（ＰＯＧ）デバイス
１１４ 相互接続層
１１６ 誘電体材料
１１８ 導電性（たとえば、金属）トレース
１２０ 垂直相互接続アクセス（ビア）
１２２ 誘電体層
１２４ 接点
１２６ 導電性トレース
１２８ インダクタ
１３０ 導電性トレース
１３２ 第１の端部
１３４ 第１の接点
１３６ 第２の端部
１３８ アンダーパス
１４０ 第２の接点
２００ チップモジュール
２０２ 導電性ピラー
２０４ 第１の複数の導電性トレース、少なくとも１つの導電性トレース、導電性トレース
２０６ 第２の複数の導電性トレース、少なくとも１つの導電性トレース、導電性トレース
２０８ 相互接続層
２１０ 受動部品デバイス
２１２ 再分配層
２１４ 金属化構造
２１６ 受動部品
２１８ 完全な回転またはターン
２２０ ３Ｄコイル
２２２ インダクタ
２２４ 空間
２２６ コア領域
２２８ 軸
２３０ 誘電体構造
２３２ 基板
２３４ 誘電体材料
２３６ キャパシタ
２３８ キャパシタ誘電体材料
２４０ ＰＯＧデバイス
３００ チップモジュール
３０２ 受動部品デバイス
３０４ 金属化構造
３０６ 導電性ピラー
３０８ インダクタ
３１０ コア領域
３１２ 導電性トレース
３１４ 相互接続層
３１６ 導電性トレース
３１８ 再分配層
３２０ 接触領域
３２２ 接点
３２４ 端部
３２６ ビア
３２８ 底端部
３３０ 上端部
３３２ はんだコネクタ
３３４ 誘電体材料
４００ マルチチップモジュール（ＭＣＭ）
４０２ 集積回路（ＩＣ）ダイ
４０４ 受動部品デバイス
４０６ 金属化構造
４０８ はんだバンプ
４１０ 導電性ピラー
４１２ 第１の複数の導電性トレース、第１の導電性トレース、導電性トレース
４１４ 第２の複数の導電性トレース、第２の導電性トレース、導電性トレース
４１６ インダクタ
４１８ コイル
４２０ キャパシタ
４２２ 集中部品フィルタ、ＲＦフィルタ
４２４ ＲＦフロントエンドモジュール
４２６ 成形コンパウンド
６００ ３Ｄインダクタ、インダクタ
６０２ フルターン
６０４ 第１の導電性ピラー
６０６ 第１の導電性トレース
６０８ 第２の導電性ピラー
６１０ 第２の導電性トレース
６１２ コア軸
６１４ コア領域
６１６ 第１の接点
６１８ 第２の接点
６２０ 第３の接点
６２２ 第３の導電性ピラー
６２４ 第４の接点
６２６ 第５の接点
６２８ 第３の導電性トレース
６３０ 第４の導電性ピラー
６３２ 第６の接点
６３４ 第７の接点
６３６ 第４の導電性トレース
６３８ 第８の接点
７００ 受動部品デバイス
７０２ インダクタ
７０４ インダクタ
７０６ インダクタ
７０８ チップモジュール
７１０ 導電性トレース
７１２ 導電性トレース
７１４ 導電性ピラー
７１６ 集中素子回路
７１８ はんだジョイント
８００ 受動部品デバイス
８０２ チップモジュール
８０４ 導電性トレース
８０６ ３Ｄインダクタ
８０８ ３Ｄインダクタ
８１０ ２Ｄインダクタ
８１２ らせん導電性トレース
８１４ 相互接続層
８１６ シングル巻き
８１８ 複数巻き
９００ 受動部品デバイス
９０２ チップモジュール
９０４ 受動部品
９０６ 受動部品
９０８ 受動部品
９１０ 導電性トレース
９１２ 導電性トレース
９１４ 基板
９１６ 上部相互接続層、下部相互接続層、相互接続層
１０００ ワイヤレス通信デバイス
１００２ ＩＣ
１００４ トランシーバ
１００６ データプロセッサ
１００８ 送信機
１０１０ 受信機
１０１２（１） デジタルアナログ変換器（ＤＡＣ）
１０１２（２） デジタルアナログ変換器（ＤＡＣ）
１０１４（１） ローパスフィルタ
１０１４（２） ローパスフィルタ
１０１６（１） 増幅器（ＡＭＰ）
１０１６（２） 増幅器（ＡＭＰ）
１０１８ アップコンバータ
１０２０（１） 混合器
１０２０（２） 混合器
１０２２ 送信（ＴＸ）局部発振器（ＬＯ）信号発生器
１０２４ アップコンバートされた信号
１０２６ フィルタ
１０２８ 電力増幅器（ＰＡ）
１０３０ デュプレクサまたはスイッチ
１０３２ アンテナ
１０３４ 低雑音増幅器（ＬＮＡ）
１０３６ フィルタ
１０３８（１） ダウンコンバージョン混合器
１０３８（２） ダウンコンバージョン混合器
１０４０ 受信（ＲＸ）局部発振器（ＬＯ）信号発生器
１０４２（１） ＡＭＰ
１０４２（２） ＡＭＰ
１０４４（１） ローパスフィルタ
１０４４（２） ローパスフィルタ
１０４６（１） アナログデジタル変換器（ＡＤＣ）
１０４６（２） アナログデジタル変換器（ＡＤＣ）
１０４８ ＴＸ位相ロックループ（ＰＬＬ）回路
１０５０ ＲＸ ＰＬＬ回路
１１００ プロセッサベースシステム
１１０２ 中央処理ユニット（ＣＰＵ）
１１０４ プロセッサ
１１０６ キャッシュメモリ
１１０８ システムバス
１１１０ メモリコントローラ
１１１２ メモリシステム
１１１４ メモリアレイ
１１１６ 入力デバイス
１１１８ 出力デバイス
１１２０ ネットワークインターフェースデバイス
１１２２ ディスプレイコントローラ
１１２４ ネットワーク
１１２６ ディスプレイ
１１２８ ビデオプロセッサ

Claims (20)

  1. 第１の導電性トレースを含む金属化構造と、
    受動部品デバイスであって、
    基板に隣接して配設された誘電体構造、および
    前記誘電体構造内に配設された第２の導電性トレース、を含む受動部品デバイスと、
    前記第１の導電性トレースおよび前記第２の導電性トレースに結合された少なくとも１つの導電性ピラーを含む受動部品とを含む、チップモジュール。
  2. 前記受動部品は、３次元（３Ｄ）インダクタをさらに含む、請求項１に記載のチップモジュール。
  3. 前記３Ｄインダクタは、前記金属化構造と前記受動部品デバイスとの間にコア領域を含む、請求項２に記載のチップモジュール。
  4. 前記受動部品デバイスは、前記誘電体構造内の相互接続層内に形成された金属－絶縁体－金属（ＭＩＭ）キャパシタをさらに含む、請求項２に記載のチップモジュール。
  5. 前記３Ｄインダクタは、無線周波数（ＲＦ）信号フィルタ内の前記ＭＩＭキャパシタに結合される、請求項４に記載のチップモジュール。
  6. 前記３Ｄインダクタは、前記コア領域の軸周りに延びるコイルを含み、
    前記コア領域の前記軸は、前記金属化構造に平行である、請求項３に記載のチップモジュール。
  7. 前記受動部品デバイスは、
    前記基板上の複数の相互接続層と、
    前記３Ｄインダクタと前記基板との間の前記複数の相互接続層内に形成された２次元（２Ｄ）らせんインダクタとをさらに含み、
    前記第２の導電性トレースは、前記複数の相互接続層内に設けられた第２の複数の導電性トレースのうちの１つである、請求項２に記載のチップモジュール。
  8. 前記第１の導電性トレースは、第１の接点と第２の接点との間に延び、
    前記第２の導電性トレースは、第３の接点と第４の接点との間に延び、
    前記少なくとも１つの導電性ピラーは、
    前記第１の導電性トレースの前記第１の接点に結合された第１の導電性ピラーと、
    前記第１の導電性トレースの前記第２の接点と前記第２の導電性トレースの前記第３の接点とを結合する第２の導電性ピラーとを含み、
    前記第１の導電性ピラー、前記第１の導電性トレース、前記第２の導電性ピラー、および前記第２の導電性トレースは、前記３Ｄインダクタの前記コイルの第１の巻きを形成するために直列に結合される、請求項６に記載のチップモジュール。
  9. 前記第１の導電性トレースは、第１の複数の導電性トレースのうちの１つであり、
    前記第１の複数の導電性トレースは、第５の接点と第６の接点との間に延びる第３の導電性トレースをさらに含み、
    前記第２の導電性トレースは、第２の複数の導電性トレースのうちの１つであり、
    前記第２の複数の導電性トレースは、第７の接点と第８の接点との間に延びる第４の導電性トレースをさらに含み、
    前記少なくとも１つの導電性ピラーは、
    前記第３の導電性トレースの前記第６の接点と前記第４の導電性トレースの前記第７の接点との間で結合された第３の導電性ピラーと、
    前記第４の導電性トレースの前記第８の接点に結合された第４の導電性ピラーとをさらに含み、
    前記第３の導電性トレース、前記第３の導電性ピラー、前記第４の導電性トレース、および前記第４の導電性ピラーは、前記３Ｄインダクタの前記コイルの第２の巻きを形成するために直列に結合される、請求項８に記載のチップモジュール。
  10. 前記第１の導電性トレースと前記第２の導電性トレースとの間の距離は、少なくとも５０マイクロメートル（μｍ）である、請求項１に記載のチップモジュール。
  11. 前記第１の導電性ピラーと前記第３の導電性ピラーとの間の中心間距離は、少なくとも１００マイクロメートル（μｍ）である、請求項９に記載のチップモジュール。
  12. 前記少なくとも１つの導電性ピラーの各々は、少なくとも４０マイクロメートル（μｍ）の高さを有する導電性ピラーを含む、請求項１に記載のチップモジュール。
  13. 前記第１の導電性トレースおよび前記第３の導電性トレースは、前記金属化構造の第１の再分配層内にあり、
    前記金属化構造は、第２の再分配層をさらに含み、
    前記第１の導電性ピラー、前記第２の導電性ピラー、前記第３の導電性ピラー、および前記第４の導電性ピラーは、前記第２の再分配層内の接点領域に電気的に結合され、
    前記金属化構造は、前記第２の再分配層内の前記接点領域を、前記第１の接点、前記第２の接点、前記第５の接点、および前記第６の接点に電気的に結合する垂直相互接続アクセス（ビア）をさらに含む、請求項９に記載のチップモジュール。
  14. 前記第２の導電性トレースおよび前記第４の導電性トレースは、前記受動部品デバイスの前記誘電体構造内の第１の相互接続層内にあり、
    前記第１の導電性ピラー、前記第２の導電性ピラー、前記第３の導電性ピラー、および前記第４の導電性ピラーは、前記誘電体構造の第２の相互接続層の接点領域に電気的に結合され、
    前記受動部品デバイスは、前記第２の相互接続層の前記接点領域を、前記第３の接点、前記第４の接点、前記第７の接点、および前記第８の接点に電気的に結合するビアをさらに含む、請求項１３に記載のチップモジュール。
  15. 前記受動部品デバイスの前記基板は、ガラス基板を含む、請求項１に記載のチップモジュール。
  16. 無線周波数（ＲＦ）フロントエンドモジュールをさらに含む、請求項１に記載のチップモジュール。
  17. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、装着型コンピューティングデバイス、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両部品、アビオニクスシステム、ドローン、およびマルチコプターからなるグループから選択されたデバイスに組み込まれた、請求項１に記載のチップモジュール。
  18. 受動部品デバイスであって、
    基板上に配設された誘電体構造、および
    前記誘電体構造内に配設された第１の導電性トレースを、含む受動部品デバイスと、
    第２の導電性トレースを含む金属化構造と、
    前記第１の導電性トレースおよび前記第２の導電性トレースに結合された少なくとも１つの導電性ピラーを含む受動部品と、
    前記金属化構造および前記受動部品に結合された集積回路（ＩＣ）ダイとを含む、マルチチップモジュール（ＭＣＭ）。
  19. 前記ＩＣダイは、無線周波数（ＲＦ）回路を含む、請求項１８に記載のＭＣＭ。
  20. 第１の導電性トレースを含む金属化構造を形成するステップと、
    受動部品デバイスを形成するステップであって、前記受動部品デバイスが、
    基板に隣接して配設された誘電体構造、および
    前記誘電体構造内に配設された第２の導電性トレースを含む、ステップと、
    前記第１の導電性トレースおよび前記第２の導電性トレースに結合された少なくとも１つの導電性ピラーを含む受動部品を形成するステップとを含む、方法。
JP2023546314A 2021-02-03 2022-01-31 受動部品を形成するために金属化構造内で受動部品デバイスを導電性トレースに結合するために導電性ピラーを使用するチップモジュール Pending JP2024508636A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/166,430 2021-02-03
US17/166,430 US11728293B2 (en) 2021-02-03 2021-02-03 Chip modules employing conductive pillars to couple a passive component device to conductive traces in a metallization structure to form a passive component
PCT/US2022/070429 WO2022170306A1 (en) 2021-02-03 2022-01-31 Chip module with conductive pillars coupling a passive component to conductive traces of a package substrate

Publications (1)

Publication Number Publication Date
JP2024508636A true JP2024508636A (ja) 2024-02-28

Family

ID=80446209

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023546314A Pending JP2024508636A (ja) 2021-02-03 2022-01-31 受動部品を形成するために金属化構造内で受動部品デバイスを導電性トレースに結合するために導電性ピラーを使用するチップモジュール

Country Status (8)

Country Link
US (1) US11728293B2 (ja)
EP (1) EP4289003A1 (ja)
JP (1) JP2024508636A (ja)
KR (1) KR20230139431A (ja)
CN (1) CN116802800A (ja)
BR (1) BR112023014931A2 (ja)
TW (1) TW202236452A (ja)
WO (1) WO2022170306A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230230910A1 (en) * 2022-01-19 2023-07-20 Qualcomm Incorporated Double-sided redistribution layer (rdl) substrate for passive and device integration
US20240297165A1 (en) * 2023-03-02 2024-09-05 Qualcomm Incorporated Double-sided redistribution layer (rdl) substrate with double-sided pillars for device integration
US20240321724A1 (en) * 2023-03-23 2024-09-26 Qualcomm Incorporated Metal-insulator-metal (mim) capacitor interconnect for high-quality (q) inductor-capacitor (lc) filter

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924131B2 (en) 2006-05-19 2011-04-12 Freescale Semiconductor, Inc. Electrical component having an inductor and a method of formation
US20090085704A1 (en) 2007-10-01 2009-04-02 Infineon Technologies Austria Ag Chip inductor
US10251280B2 (en) 2013-12-31 2019-04-02 Texas Instruments Incorporated Integrated circuit with micro inductor and micro transformer with magnetic core
US9888577B2 (en) 2014-03-28 2018-02-06 Intel Corporation Passive electrical devices with a polymer carrier
US9368564B2 (en) 2014-03-28 2016-06-14 Qualcomm Incorporated 3D pillar inductor
US20150311271A1 (en) 2014-04-23 2015-10-29 Qualcomm Incorporated Landside embedded inductor for fanout packaging
US9893048B2 (en) 2015-09-14 2018-02-13 Qualcomm Incorporated Passive-on-glass (POG) device and method
US10354950B2 (en) 2016-02-25 2019-07-16 Ferric Inc. Systems and methods for microelectronics fabrication and packaging using a magnetic polymer
US10026546B2 (en) * 2016-05-20 2018-07-17 Qualcomm Incorported Apparatus with 3D wirewound inductor integrated within a substrate
US10910321B2 (en) * 2017-11-29 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of making the same
US10693432B2 (en) 2018-05-17 2020-06-23 Qualcommm Incorporated Solenoid structure with conductive pillar technology
US10433425B1 (en) 2018-08-01 2019-10-01 Qualcomm Incorporated Three-dimensional high quality passive structure with conductive pillar technology

Also Published As

Publication number Publication date
US11728293B2 (en) 2023-08-15
CN116802800A (zh) 2023-09-22
BR112023014931A2 (pt) 2024-01-23
TW202236452A (zh) 2022-09-16
US20220246552A1 (en) 2022-08-04
WO2022170306A1 (en) 2022-08-11
KR20230139431A (ko) 2023-10-05
EP4289003A1 (en) 2023-12-13

Similar Documents

Publication Publication Date Title
JP2024508636A (ja) 受動部品を形成するために金属化構造内で受動部品デバイスを導電性トレースに結合するために導電性ピラーを使用するチップモジュール
KR102643781B1 (ko) 3차원(3d) 다이 적층을 위한 fs-beol 대 bs-beol 적층을 채용하는 집적 회로(ic) 패키지들 및 관련 제조 방법들
US20210280523A1 (en) Integrated circuit (ic) packages employing split, double-sided metallization structures to facilitate a semiconductor die ("die") module employing stacked dice, and related fabrication methods
US11456291B2 (en) Integrated circuit (IC) packages employing split, double-sided metallization structures to facilitate a semiconductor die (“die”) module employing stacked dice, and related fabrication methods
KR20240008851A (ko) 집적 회로 다이의 상호연결 층 상의 층간 매체 내 딥 트렌치 커패시터들 및 관련 방법들
US20230114404A1 (en) Embedded trace substrate (ets) with embedded metal traces having multiple thickness for integrated circuit (ic) package height control
KR20240076780A (ko) 백 엔드-오브-라인(beol) 구조에 추가 신호 경로들을 형성하기 위해 용도 변경된 시드층을 사용하는 반도체 다이 및 관련된 집적 회로(ic) 패키지들 및 제조 방법들
CN118056277A (zh) 采用耦合到管芯侧嵌入式迹线基板（ets）层中的嵌入式金属迹线的补充金属层的集成电路（ic）封装以及相关的制造方法
US20240006369A1 (en) Integrated circuit (ic) packages employing wire bond channel over package substrate, and related fabrication methods
US20230059431A1 (en) Stacked die integrated circuit (ic) package employing interposer for coupling an upper stacked die(s) to a package substrate for package height reduction, and related fabrication methods
US20240107665A1 (en) Providing a lower inductance path in a routing substrate for a capacitor, and related electronic devices and fabrication methods
US20230215849A1 (en) PACKAGE SUBSTRATES WITH EMBEDDED DIE-SIDE, FACE-UP DEEP TRENCH CAPACITOR(S) (DTC(s)), AND RELATED INTEGRATED CIRCUIT (IC) PACKAGES AND FABRICATION METHODS
US20240332146A1 (en) Integrated circuit (ic) package employing metal posts thermally coupling a die to an interposer substrate for dissipating thermal energy of the die, and related fabrication methods
TW202314873A (zh) 將附加金屬用於基於ｅｔｓ的基板中的嵌入式金屬跡線以獲得減少的信號路徑阻抗的積體電路（ｉｃ）封裝及相關製造方法
TW202412247A (zh) 採用具有對準的外部互連的電容器中介層基板的積體電路（ｉｃ）封裝以及相關製造方法
CN117916880A (zh) 在垂直相邻互连层之间采用直接耦合的金属线以减小耦合电阻的集成电路（ic）及相关方法
TW202425236A (zh) 採用旁路金屬跡線信號佈線的深溝槽電容器（ｄｔｃ）以及相關的積體電路（ｉｃ）封裝和製造方法
JP2024537996A (ja) ダイ側埋め込みトレース基板（ｅｔｓ）層内の埋め込み金属トレースに結合された補助金属層を採用する集積回路（ｉｃ）パッケージ、及び関連する製造方法