KR20240074788A - 다이-측 내장형 트레이스 기판(ets) 층 내의 내장된 금속 트레이스들에 결합된 보충 금속 층을 이용하는 집적 회로(ic) 패키지들, 및 관련된 제조 방법들 - Google Patents

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귀원 강
조안 레이 빌라르바 부오트
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Abstract

금속 밀도 불일치를 감소시키기 위해 다이-측 내장형 트레이스 기판(embedded trace substrate; ETS) 층 내의 내장된 금속 트레이스들에 결합된 보충 금속 층을 이용하는 집적 회로(integrated circuit; IC) 패키지, 및 관련된 제조 방법들. IC 패키지는 패키지 기판에 전기적으로 결합된 반도체 다이("다이")를 포함한다. 패키지 기판은 다이에 인접하고 이에 결합된 다이-측 ETS 금속화 층을 포함한다. 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 감소시키거나 또는 피하기 위해, 추가적인 금속 상호연결부들을 갖는 보충 금속 층이 다이-크기 ETS 금속화 층에 인접하게 배치된다. 추가적인 금속 상호연결부들은, 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들에 의해 형성된 다이-측 금속 상호연결부들의 금속 밀도를 증가시키기 위해 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 수직 방향으로 결합된다.

Description

다이-측 내장형 트레이스 기판(ETS) 층 내의 내장된 금속 트레이스들에 결합된 보충 금속 층을 이용하는 집적 회로(IC) 패키지들, 및 관련된 제조 방법들
우선권 출원
본 출원은 "INTEGRATED CIRCUIT (IC) PACKAGES EMPLOYING SUPPLEMENTAL METAL LAYER COUPLED TO EMBEDDED METAL TRACES IN A DIE-SIDE EMBEDDED TRACE SUBSTRATE (ETS) LAYER, AND RELATED FABRICATION METHODS"라는 명칭으로 2021년 10월 18일자로 출원된 미국 특허 출원 일련 번호 제17/451,302호에 대해 우선권을 주장하고, 이러한 출원은 그 전체가 참조에 의해 본원에 통합된다.
기술분야
본 개시내용의 분야는 집적 회로(integrated circuit; IC) 패키지들에 관한 것으로, 더 구체적으로는, IC 패키지 내의 반도체 다이(들)에 대한 신호 라우팅을 지원하는 패키지 기판들의 설계 및 제조에 관한 것이다.
배경기술
집적 회로(IC)들은 전자 디바이스들의 초석이다. IC들은 "반도체 패키지" 또는 "칩 패키지"라고도 지칭되는 IC 패키지 내에 패키징된다. IC 패키지는, 다이(들)에 물리적 지지 및 전기적 인터페이스를 제공하기 위해 패키지 기판 상에 장착되고 그에 전기적으로 결합되는 IC(들)로서 하나 이상의 반도체 다이스("다이들" 또는 "다이스")를 포함한다. 패키지 기판은 하나 이상의 금속화 층들을 포함하고, 하나 이상의 금속화 층들은 다이(들) 사이에 전기적 인터페이스들을 제공하기 위해 인접한 금속화 층들 사이에 금속 상호연결부들을 함께 결합하는 수직 상호연결 액세스들(비아(via)들)을 갖는 금속 상호연결부들(예를 들어, 금속 트레이스들, 금속 라인들)을 포함한다. 다이(들)는, 다이(들)를 패키지 기판의 금속 상호연결부들에 전기적으로 결합하기 위해 패키지 기판의 상단 다이-측 금속화 층에 노출된 금속 상호연결부들에 전기적으로 인터페이스된다. 패키지 기판은 또한, IC 패키지 내의 다이(들) 사이에 외부 인터페이스를 제공하기 위해 외부 금속 상호연결부들(예를 들어, 볼 그리드 어레이(ball grid array; BGA) 상호연결부들)에 결합된 금속 상호연결부들을 포함하는 하단 외부 금속화 층을 포함한다. 외부 금속 상호연결부는 또한 패키지를 PCB에 부착하고 그 다이(들)를 PCB의 회로부와 인터페이스하기 위해 인쇄 회로 기판(printed circuit board; PCB) 내의 트레이스들에 결합(예를 들어, 납땜)될 수 있다.
일 예로서, IC 패키지의 패키지 기판은 내장형-트레이스 기판(embedded-trace substrate; ETS)-기반 패키지 기판일 수 있다. ETS-기반 패키지 기판은 금속 상호연결부들로서 내장된 금속 트레이스들을 갖는 ETS 금속화 층들인 하나 이상의 금속화 층들을 포함한다. 내장된 금속 트레이스들은 ETS 금속화 층의 일 부분인 절연 층(즉, 유전체 층)에 내장된다. ETS 금속화 층은 신호 라우팅을 위해 다이를 패키지 기판에 전기적으로 결합하기 위해 감소된 라인/간격 비(L/S)를 갖는 더 높은 밀도의 범프/솔더 조인트들을 제공하는 것을 용이하게 한다. 내장된 금속 트레이스들은 신호 라우팅을 위한 신호 라우팅 경로들을 제공하기 위해 패키지 기판의 다른 금속화 층들에서 다이 및 금속 상호연결부들에 전기적으로 결합되는 ETS 금속화 층에 형성된다. 예를 들어, 패키지 기판이 2층(two layer; 2L) ETS-기반 패키지 기판인 경우, 패키지 기판은 다이의 다이 상호연결부들에 결합된 내장된 금속 트레이스들을 갖는 상부 다이 측 ETS 금속화 층, 및 외부 상호연결부들에 결합된 내장된 금속 트레이스들을 갖는 하단 외부 상호연결부 측 ETS 금속화 층을 포함하여 IC 패키지에 대한 외부 인터페이스를 제공할 수 있다.
IC 패키지의 라우팅 및 상호연결 설계는 패키지 기판의 다이-측 ETS 금속화 층에 제공되는 내장된 금속 트레이스들의 수를 지시한다. 이는 수평 방향(즉, x-축 방향 및 Y-축 방향)으로 다이-측 ETS 금속화 층에 제공되는 금속 트레이스의 면적에 영향을 준다. 이는, 다이 측 ETS 금속화 층 내의 내장된 금속 트레이스들과 패키지 기판 내의 다른 금속화 층들 내의 금속 트레이스들 사이의 금속(예를 들어, 구리) 영역 불일치, 및 그에 따른 금속 밀도 불일치를 야기할 수 있다. 예를 들어, 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들의 금속 밀도는 패키지 기판 내의 다른 금속화 층(들)의 금속 트레이스들의 금속 밀도보다 십 퍼센트(10%) 더 작을 수 있다. 금속 밀도 불일치가 일어날 수 있는 하나의 이유는, 예를 들어, 패드 및/또는 접지 평면과는 대조적으로, 다이-측 ETS 금속화 층의 금속이 금속 트레이스들에 의해 지배되기 때문이다. 패키지 기판 내의 다이-크기 ETS 금속화 층과 다른 금속화 층들 사이의 이러한 비대칭적인 금속 밀도는 패키지 기판 내의 열 팽창 계수(coefficient of thermal expansion; CTE) 불일치를 야기한다. 이러한 CTE 불일치는, 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 수평 방향(X-축 방향 및 Y-축 방향)으로의 상이한 팽창 및 수축에 응답하여 뒤틀림을 야기할 수 있다.
본 명세서에 개시된 양태들은 금속 밀도 불일치를 감소시키기 위해 다이-측 내장형 트레이스 기판(embedded trace substrate; ETS) 층 내의 내장된 금속 트레이스들에 결합된 보충 금속 층을 이용하는 집적 회로(integrated circuit; IC) 패키지를 포함한다. 관련 제조 방법들이 또한 개시된다. 패키지 기판에 전기적으로 결합된 반도체 다이("다이")를 포함하는 IC 패키지가 제공된다. 패키지 기판은, 다이와 패키지 기판 사이의 전기 결합을 제공하기 위해 다이의 다이 상호연결부들(예를 들어, 융기된 상호연결 범프들)에 인접하고 이에 결합되는 다이-측 ETS 금속화 층을 포함한다. 다이-측 ETS 금속화 층은 더 높은 밀도의 신호 라우팅을 위해 다이에 더 높은 밀도의 전기적 인터페이스를 제공하기 위해서 감소된 라인/간격 비(L/S)를 갖는 더 높은 밀도의 범프/솔더 조인트들을 제공하는 것을 용이하게 한다. 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들은, 예를 들어, 금속 패드들 또는 접지 평면들과는 대조적으로, 다이-측 ETS 금속화 층 내의 금속이 금속 트레이스들에 의해 지배되는 것으로 인해 패키지 기판 내의 다른 금속화 층들 내의 금속 상호연결부들의 면적보다 더 적은 면적일 수 있다. 금속 면적의 이러한 차이는 다이-측 ETS 금속화 층과 다른 금속화 층 사이의 금속 밀도 불일치를 야기하여, 그들의 열 팽창 계수(CTE)들에서의 불일치를 야기한다. 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층 사이의 CTE의 이러한 불일치는 패키지 기판의 뒤틀림을 증가시키는 데 기여할 수 있다. 따라서, 예시적인 양태들에서, 이러한 금속 밀도 불일치를 감소시키거나 또는 피하기 위해, 내부에 형성된 추가적인 금속 상호연결부들을 갖는 보충(즉, 추가적인) 금속 층이 다이-측 ETS 금속화 층에 인접하게 배치된다. 추가적인 금속 상호연결부들은 패키지 기판 내의 증가된 두께/밀도의 다이-측 금속 상호연결부들을 형성하기 위해 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 수직 방향으로 결합된다. 이는, 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 감소시키기 위해 패키지 기판 내의 다른 금속화 층(들) 내의 금속 층들의 두께를 감소시켜야 할 필요성을 감소시키거나 또는 피할 수 있다. 예를 들어, 외부 상호연결부들을 지지하는 패키지 기판의 외부 금속화 층 내의 금속 층의 두께를 감소시키는 것은 내부의 금속 상호연결부들 내의 딤플(dimple) 깊이를 증가시킬 수 있으며, 그러면 이는 금속 상호연결부들을 외부 상호연결부들에 결합하는 솔더 조인트들 내의 공극(void)의 위험성을 증가시킨다.
일 예로서, 추가적인 금속 상호연결부들은 IC 패키지의 제조에서 다이-크기 ETS 금속화 층의 외부 표면에 인접하게 형성되는 보충 금속 층(예를 들어, 추가적인 구리 층)에 제공될 수 있다. 추가적인 금속 상호연결부들은, 추가적인 금속 상호연결부들이 다이-크기 ETS 금속화 층과 다이 사이에 배치되도록, 수직 방향으로 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들의 각각의 노출된 외부 표면들에 결합될 수 있다. 하나의 비제한적인 예로서, 추가적인 금속 상호연결부들은 다이-크기 ETS 금속화 층 내의 내장된 금속 트레이스들 상에 추가된 구리 도금과 같은 추가된 금속 도금으로서 형성될 수 있다. 다른 비제한적인 예로서, 추가적인 금속 상호연결부들은 또한 다이-크기 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가된 금속 트레이스들 또는 금속 라인들로서 형성될 수 있다. 패키지 기판의 다이-측 금속 상호연결부들을 형성하는 다이-측 ETS 금속화 층의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들은 보충 금속 층 상에 배치된 솔더 레지스트 층 내의 패턴화된 개구부들을 통한 연결들을 위해 노출될 수 있다. IC 패키지 내에 보충 금속 층을 제공하는 것은 수직 방향으로 IC 패키지에 높이를 추가할 수 있다. 그러나, 이러한 추가된 높이는 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도의 불균형을 피하거나 또는 감소시키기 위해 패키지 기판 내의 하나 이상의 금속화 층들의 두께를 증가시킬 필요가 없다는 이점이 있다.
이와 관련하여, 하나의 예시적인 양태에서, IC 패키지가 제공된다. IC 패키지는 패키지 기판을 포함한다. 패키지 기판은, 제1 절연 층을 포함하는 제1 금속화 층; 및 제1 절연 층에 내장된 하나 이상의 제1 금속 트레이스들을 포함하는 제1 금속 층을 포함한다. IC 패키지는 또한 제1 금속화 층에 인접하게 배치된 제2 금속 층을 포함한다. 제2 금속 층은 제1 금속화 층의 제1 금속 층 내의 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 제2 금속 상호연결부들을 포함한다.
다른 예시적인 양태에서, IC 패키지를 제조하는 방법이 제공된다. 본 방법은 패키지 기판을 형성하는 단계를 포함한다. 패키지 기판을 형성하는 단계는 제1 금속화 층을 형성하는 단계를 포함하며, 제1 금속화 층을 형성하는 단계는, 제1 절연 층을 형성하는 단계, 및 하나 이상의 제1 금속 트레이스들을 제1 절연 층 내에 내장하여 제1 절연 층 내에 제1 금속 층을 형성하는 단계를 포함한다. 방법은 또한, 제1 금속화 층에 인접한 제2 금속 층 내에 하나 이상의 제2 금속 상호연결부들을 형성하는 단계를 포함한다. 방법은 또한, 제2 금속 층 내의 하나 이상의 제2 금속 상호연결부들 각각을 제1 금속화 층의 제1 금속 층 내의 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 결합하는 단계를 포함한다.
도 1은, 패키지 기판과 다이 사이에 전기적 인터페이스를 제공하기 위해 내장형 트레이스 기판(embedded trace substrate; ETS) 금속화 층을 포함하는 패키지 기판 상에 장착된 반도체 다이("다이")를 포함하는 집적 회로(integrated circuit; IC) 패키지의 측면도이다.
도 2a는, 다이-측 ETS 금속화 층 및 외부 금속 상호연결 패드에 형성된 딤플을 갖는 외부 금속화 층을 포함하는 패키지 기판의 일 부분의 측면도이다.
도 2b는, 도 2a의 다이-측 ETS 금속화 층 내의 금속 층의 두께에 비해 다이-측 ETS 금속화 층 내의 감소된 두께의 금속 층, 및 도 2a의 외부 금속 상호연결 패드보다 더 큰 깊이의 외부 금속 상호연결 패드에 형성된 딤플을 갖는 외부 금속화 층 내의 감소된 두께의 금속 층을 갖는 패키지 기판의 일 부분의 측면도이다.
도 3a는, 다이-측 ETS 금속화 층과 외부 상호연결부들을 지지하는 외부 금속화 층 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용하는 예시적인 IC 패키지의 측면도이다.
도 3b 및 도 3c는 도 3a의 IC 패키지의 확대 좌측면도들이다
도 4는, 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 보여주는 패키지 기판 내의 다이-측 ETS 금속화 층 상에 배치된 예시적인 보충 금속 층의 평면도이며, 여기서 추가적인 금속 상호연결부들은 수직 방향으로 내장된 금속 트레이스들로부터 안쪽으로 오프셋된다.
도 5는 제1 다이 패키지 내의 인터포저(interposer) 기판을 통해 제1 다이 패키지 상에 적층되고 제1 다이 패키지에 전기적으로 연결된 제2 다이 패키지를 갖는 적층-다이 IC 패키지인 다른 예시적인 IC 패키지의 측면도이며, 여기서 IC 패키지는, 다이-측 ETS 금속화 층과 외부 상호연결부들을 지지하는 외부 금속화 층 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용한다.
도 6a는 도 5의 적층-다이 IC 패키지의 제1 다이 패키지의 측면도이다.
도 6b는 도 6a의 적층-다이 IC 패키지의 제1 다이 패키지의 확대 좌측면도이다.
도 7은, 도 3a 내지 도 6b의 ETS 금속화 층 및 보충 금속 층 패키지들을 포함하지만 이로 제한되지 않는, 내장된 금속 트레이스들을 갖는 ETS 금속화 층, 및 내장된 금속 트레이스들의 금속 밀도를 증가시키기 위해 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 제조하는 예시적인 제조 프로세스를 예시하는 흐름도이다.
도 8a 내지 도 8e는, 도 3a 내지 도 6b의 ETS 금속화 층 및 보충 금속 층 패키지들을 포함하지만 이로 제한되지 않는, 내장된 금속 트레이스들을 갖는 ETS 금속화 층, 및 내장된 금속 트레이스들의 금속 밀도를 증가시키기 위해 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 제조하는 다른 예시적인 제조 프로세스를 예시하는 흐름도이다.
도 9a 내지 도 9i는 도 8a 내지 도 8e의 제조 프로세스에 따른 보충 추가된 금속 층을 갖는 ETS 금속화 층의 제조 동안의 예시적인 제조 스테이지들이다.
도 10은, 도 3a 내지 도 6b, 및 도 9a 내지 도 9i의 패키지 기판들을 포함하지만 이로 제한되지 않으며, 그리고 도 7 내지 도 8e의 예시적인 제조 프로세스들에 따른, 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용하는 IC 패키지를 포함할 수 있는 구성요소들을 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록도이다.
도 11은, 도 3a 내지 도 6b, 및 도 9a 내지 도 9i의 패키지 기판들을 포함하지만 이로 제한되지 않으며, 그리고 도 7 내지 도 8e의 예시적인 제조 프로세스들에 따른, 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용하는 IC 패키지를 포함할 수 있는 무선-주파수(radio-frequency; RF) 구성요소들을 포함할 수 있는 예시적인 무선 통신 디바이스의 블록도이다.
이제 작성 도면들을 참조하여, 본 개시내용의 여러 예시적인 양태들이 설명된다. 단어 "예시적인"은 "예, 예증, 또는 예시로서 기능함"을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 양태는 다른 양태들에 비해 반드시 바람직하거나 또는 유리한 것으로서 해석되지는 않아야 한다.
본 명세서에 개시된 양태들은 금속 밀도 불일치를 감소시키기 위해 다이-측 내장형 트레이스 기판(embedded trace substrate; ETS) 층 내의 내장된 금속 트레이스들에 결합된 보충 금속 층을 이용하는 집적 회로(integrated circuit; IC) 패키지를 포함한다. 관련 제조 방법들이 또한 개시된다. 패키지 기판에 전기적으로 결합된 반도체 다이("다이")를 포함하는 IC 패키지가 제공된다. 패키지 기판은, 다이와 패키지 기판 사이의 전기 결합을 제공하기 위해 다이의 다이 상호연결부들(예를 들어, 융기된 상호연결 범프들)에 인접하고 이에 결합되는 다이-측 ETS 금속화 층을 포함한다. 다이-측 ETS 금속화 층은 더 높은 밀도의 신호 라우팅을 위해 다이에 더 높은 밀도의 전기적 인터페이스를 제공하기 위해서 감소된 라인/간격 비(L/S)를 갖는 더 높은 밀도의 범프/솔더 조인트들을 제공하는 것을 용이하게 한다. 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들은, 예를 들어, 금속 패드들 또는 접지 평면들과는 대조적으로, 다이-측 ETS 금속화 층 내의 금속이 금속 트레이스들에 의해 지배되는 것으로 인해 패키지 기판 내의 다른 금속화 층들 내의 금속 상호연결부들의 면적보다 더 적은 면적일 수 있다. 금속 면적의 이러한 차이는 다이-측 ETS 금속화 층과 다른 금속화 층 사이의 금속 밀도 불일치를 야기하여, 그들의 열 팽창 계수(CTE)들에서의 불일치를 야기한다. 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층 사이의 CTE의 이러한 불일치는 패키지 기판의 뒤틀림을 증가시키는 데 기여할 수 있다. 따라서, 예시적인 양태들에서, 이러한 금속 밀도 불일치를 감소시키거나 또는 피하기 위해, 내부에 형성된 추가적인 금속 상호연결부들을 갖는 보충(즉, 추가적인) 금속 층이 다이-측 ETS 금속화 층에 인접하게 배치된다. 추가적인 금속 상호연결부들은 패키지 기판 내의 증가된 두께/밀도의 다이-측 금속 상호연결부들을 형성하기 위해 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 수직 방향으로 결합된다. 이는, 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 감소시키기 위해 패키지 기판 내의 다른 금속화 층(들) 내의 금속 층들의 두께를 감소시켜야 할 필요성을 감소시키거나 또는 피할 수 있다. 예를 들어, 외부 상호연결부들을 지지하는 패키지 기판의 외부 금속화 층 내의 금속 층의 두께를 감소시키는 것은 내부의 금속 상호연결부들 내의 딤플 깊이를 증가시킬 수 있으며, 그러면 이는 금속 상호연결부들을 외부 상호연결부들에 결합하는 솔더 조인트들 내의 공극들의 위험성을 증가시킨다.
다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용하는 IC 패키지들의 예들은 도 3a에서 시작한다. 이러한 IC 패키지들을 논의하기 전에, 내장된 금속 트레이스들을 포함하는 다이-측 ETS 금속화 층을 갖는 패키지 기판을 이용하는 IC 패키지(여기서 IC 패키지는 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 포함하지 않음)가 먼저 도 1 내지 도 2b와 관련하여 이하에서 설명된다.
이와 관련하여, 도 1은 솔더 볼들과 같은 외부 상호연결부들(106)을 사용하여 인쇄 회로 기판(PCB)(104)에 장착되는 IC 패키지(102)를 포함하는 IC 어셈블리(100)의 단면의 개략도를 예시한다. IC 패키지(102)는, 다이-대-다이 본딩 및/또는 언더필(underfill) 접착제를 통해 패키지 기판(110)에 장착되는 반도체 다이(108)("IC 다이(108)" 또는 "다이(108)"로도 지칭됨)를 포함한다. 외부 상호연결부들(106)은, IC 패키지(102)가 PCB(104)에 장착될 때 다이들(108)에 대한 전기적 인터페이스를 제공하기 위해 패키지 기판(110) 내의 금속 상호연결부들에 결합된다. 패키지 기판(110)은 금속 상호연결부들(114(1) 내지 114(3))(예를 들어, 금속 트레이스들, 금속 라인들)을 포함하는 복수의 금속화 층들(112(1) 내지 112(3))을 포함한다. 금속 상호연결부들(114(1) 내지 114(3))은 다이(108)에 그리고 외부 상호연결부들(106)과 다이(108) 사이에 신호 라우팅을 제공하기 위해 서로 상호연결된다. 금속화 층들(112(1) 내지 112(3)) 각각은 금속 상호연결부들(114(1) 내지 114(3))을 절연하기 위한 절연 층(116(1) 내지 116(3))을 포함한다. 패키지 기판(110)은 제1 솔더 레지스트 층(118) 및 제2 솔더 레지스트 층(120)을 포함한다. 외부 상호연결부들(106)은 하단 금속화 층(112(3)) 내의 금속 상호연결부들(114(3))에 결합된 제1 솔더 레지스트 층(118) 내의 개구부들에 형성된다.
이러한 예에서, 상부 금속화 층(112(1))은 ETS 금속화 층이며, 여기서 금속 상호연결부들(114(1))은 절연 층(116(1)) 내의 내장된 금속 트레이스들로서 형성된다. 따라서, 금속 상호연결부들(114(1))은 또한 내장된 금속 트레이스들(114(1))로도 지칭된다. ETS 금속화 층(112(1))은 신호 라우팅을 위해 다이(108)를 패키지 기판(110)에 전기적으로 결합하기 위해 감소된 라인/간격 비(L/S)를 갖는 더 높은 밀도의 범프/솔더 조인트들을 제공하는 것을 용이하게 한다. 융기된 금속 상호연결부들(122)(예를 들어, 상호연결 솔더/금속 범프들)은, ETS 금속화 층(112(1)) 내에 내장되는 내장된 금속 트레이스들(114(1))과 접촉하도록 형성된다. 다이(108)의 활성 표면(126) 상에 배치된 다이 상호연결부들(124)(예를 들어, 융기된 상호연결 범프들)은 다이(108)와 패키지 기판(110) 사이에 전기적 결합을 제공하기 위해 내장된 금속 트레이스들(114(1))로서 금속 상호연결부들(114(1))에 결합된다.
아래에 놓인 금속 상호연결부에 결합된, 도 1의 ETS 금속화 층(112(1)) 내의 내장된 금속 트레이스들(114(1))과 같은 ETS 금속화 층 내의 내장된 금속 트레이스들을 추가로 예시하기 위해, 도 2a 및 도 2b가 제공된다. 도 2a는, 다이(도시되지 않음)에 결합되도록 구성된 ETS 금속화 층(202)을 포함하는 패키지 기판(200)의 일 부분의 측면도이다. 따라서, ETS 금속화 층(202)은 "다이-측" ETS 금속화 층으로 생각될 수 있다. ETS 금속화 층(202)은, 유전체 재료로 만들어진 층인 절연 층(206) 내에 내장되는 내장된 금속 트레이스들(204(1) 내지 204(4))을 포함한다. 절연 층(206)에 내장된 금속 트레이스들(204(1) 내지 204(4))을 내장하는 것은 ETS 금속화 층(202)에 제1 금속 층(208)을 형성한다. 내장된 금속 트레이스들(204(1) 내지 204(4))은 제조 프로세스 동안 에칭의 결과로서 절연 층(206)의 상단 표면(210)으로부터 리세스된다. 연결되지 않은 내장된 금속 트레이스들(204(1) 내지 204(4))의 부분들을 절연하고 보호하기 위해 절연 층(206)의 상단 표면(210) 상에 솔더 레지스트 층(212)이 배치된다. 개구부들(214)은, IC 패키지의 부분으로서 연결될 내장된 금속 트레이스들(204(3), 204(4))을 노출하기 위해 솔더 레지스트 층(212)에 형성된다.
도 2a를 계속해서 참조하면, 패키지 기판(200)은 또한 수직 방향(Z-축 방향)으로 ETS 금속화 층(202) 아래에 배치된 제2 금속화 층(216)을 포함한다. 제2 금속화 층(216)은, ETS 금속화 층(202)의 절연 층(206)의 하단 표면(222) 상에 형성된 제2 금속 상호연결부(220)를 포함하는 제2 금속 층(218)을 포함한다. 제2 금속 상호연결부(220)는, 제2 금속 상호연결부(220)와 내장된 금속 트레이스(204(1)) 사이에서 수직 방향(Z-축 방향)으로 연장되는 수직 상호연결 액세스(비아)(224)(예를 들어, 금속 필라, 금속 트레이스, 또는 다른 금속 상호연결부)를 통해 내장된 금속 트레이스들(204(1))에 결합된다. 신호들은 내장된 금속 트레이스(204(1))와 제2 금속 상호연결부(220) 사이에서 패키지 기판(200) 내에서 라우팅될 수 있다. 이러한 예에서, 제2 금속화 층(216)은, 패키지 기판(200) 및 그 IC 패키지에 대한 외부 인터페이스를 제공하기 위해 외부 상호연결부(예를 들어, 솔더 범프들, 볼 그리드 어레이(BGA) 상호연결부들)의 형성을 용이하게 하도록 구성된 패키지 기판(200)의 외부 금속화 층이다. 이와 관련하여, 개구부(226)는, 외부 상호연결부가 개구부(226) 및 외부 상호연결부와 제2 금속 상호연결부(220) 사이에 형성된 솔더 조인트에 형성될 수 있도록 제2 금속 상호연결부(220)의 하단 표면(228)을 노출하도록 형성된다. 도 2a에 도시된 바와 같이, 딤플(230)은 패키지 기판(200)의 제조에서의 에칭의 결과로서 제2 금속 상호연결부(220)의 하단 표면(228)에 형성된다.
도 2a의 예시적인 패키지 기판(200)에서, 딤플(230)은 하단 표면(228)으로부터 충분한 깊이(D1)를 갖지 않아서, 제2 금속 상호연결부(220)를 외부 상호연결부에 결합하는 솔더 조인트 내에 공극을 발생시킬 위험성을 가지며, 이는 제2 금속 상호연결부(220)와 외부 상호연결부 사이의 연결의 무결성을 위협할 수 있다. 이는, 수직 방향(Z-축 방향)으로 제2 금속 상호 연결부(220)의 높이(H1)(즉, 두께)가 충분히 작지 않아서 제조 동안 에칭이 솔더 조인트 공극들을 발생시킬 위험성이 있는 더 큰 깊이(D1)의 딤플(230)을 형성할 것이기 때문이다. 제2 금속 상호연결부(220)의 높이(H1)는 수직 방향(Z-축 방향)으로 ETS 금속화 층(202)의 제1 금속 층(208)의 높이(H2)(즉, 두께)에 기초한다. 이는, ETS 금속화 층(202) 내의 제1 금속 층(208)과 제2 금속화 층(216) 내의 제2 금속 상호연결부들(220) 사이의 금속 밀도 불일치를 감소시키거나 또는 완화하기 위한 것이다. 이러한 예에서, ETS 금속화 층(202)이 다이에 결합된 다이-측 금속화 층이기 때문에, 예를 들어, 금속 패드들 또는 접지 평면들과는 대조적으로, ETS 금속화 층(202) 내의 금속이 금속 트레이스들에 의해 지배되는 것으로 인해, 내장된 금속 트레이스들(204(1) 내지 204(4))의 면적은 제2 금속화 층(216) 내의 제2 금속 상호연결부들(220)의 면적보다 더 작을 수 있다. 이러한 금속 밀도 불일치는, 패키지 기판(200)의 뒤틀림을 증가시키는 데 기여할 수 있는, ETS 금속화 층(202)과 제2 금속화 층(216) 사이의 열 팽창 계수(CTE) 불일치를 야기할 수 있다. ETS 금속화 층(202)과 제2 금속화 층(216) 사이의 이러한 금속 밀도 불일치를 감소시키거나 또는 피하기 위해, 제2 금속화 층(216)의 제2 금속 층(218)의 높이(H1)는 ETS 금속화 층(202)의 제1 금속 층(208)의 높이(H2)로부터 감소된다. 제2 금속화 층(216)의 제2 금속 층(218)의 높이(H1)의 감소는 제2 금속화 층(216)과 ETS 금속화 층(202) 사이의 금속 밀도의 균형을 맞추려고 시도하기 위해 제2 금속화 층(216)의 금속 밀도(체적)를 감소시킨다. 예를 들어, 제1 금속 층(208)의 높이(H2)는 십팔(18) 마이크로미터(μm)일 수 있으며, 제2 금속 층(218)의 높이(H1)는 십오(15) 마이크로미터(μm)일 수 있다.
다이와의 상호연결부들의 더 높은 밀도를 지원하기 위해 ETS 금속화 층(202) 내의 내장된 금속 트레이스들(204(1) 내지 204(4))의 L/S 비를 추가로 감소시키는 것이 바람직하기 때문에, ETS 금속화 층(202) 내의 제1 금속 층(208)의 높이(H2)(즉, 두께)를 감소시키는 것이 필요해질 수 있다. 이는 ETS 금속화 층(202)의 제조 동안 패턴화 프로세스의 한계들로 인한 것이다. 이는, 도 2a의 패키지 기판(200)과 유사한 도 2b의 예시적인 패키지 기판(240)의 측면도에 도시된다. 도 2b에 도시된 바와 같이, 패키지 기판(240)은, 유전체 재료로 만들어진 층인 절연 층(246)에 내장되는 내장된 금속 트레이스들(244(1) 내지 244(4))을 포함하는 ETS 금속화 층(242)을 포함한다. 절연 층(246) 내에 내장된 금속 트레이스들(244(1) 내지 244(4))을 내장하는 것은 ETS 금속화 층(242) 내에 제1 금속 층(248)을 형성한다. 연결되지 않은 내장된 금속 트레이스들(204(1) 내지 204(4))의 부분들을 절연하고 보호하기 위해 절연 층(246) 상에 솔더 레지스트 층(252)이 배치된다. 패키지 기판(240)은 또한 수직 방향(Z-축 방향)으로 ETS 금속화 층(242) 아래에 배치된 제2 금속화 층(256)을 포함한다. 제2 금속화 층(256)은, ETS 금속화 층(242)의 절연 층(246)의 하단 표면(262) 상에 형성된 제2 금속 상호연결부(260)를 포함하는 제2 금속 층(258)을 포함한다. 제2 금속 상호연결부(260)는, 제2 금속 상호연결부(260)와 내장된 금속 트레이스(244(1)) 사이에서 수직 방향(Z-축 방향)으로 연장되는 수직 상호연결 액세스(비아)(264)(예를 들어, 금속 필라, 금속 트레이스, 또는 다른 금속 상호연결부)를 통해 내장된 금속 트레이스들(244(1))에 결합된다.
도 2b에 도시된 바와 같이, 제2 금속 상호연결부(260)는, 수직 방향(Z-축 방향)으로 ETS 금속화 층(242)의 제1 금속 층(248)의 높이(H4)(즉, 두께)에 기초하는 높이(H3)(즉, 두께)를 갖는다. ETS 금속화 층(242)과 제2 금속화 층(256) 사이의 이러한 금속 밀도 불일치를 감소시키거나 또는 피하기 위해, 제2 금속화 층(256)의 제2 금속 층(258)의 높이(H3)는 ETS 금속화 층(242)의 제1 금속 층(248)의 높이(H4)로부터 감소된다. 제2 금속화 층(256)의 제2 금속 층(258)의 높이(H3)의 감소는 제2 금속화 층(256)과 ETS 금속화 층(242) 사이의 금속 밀도의 균형을 맞추려고 시도하기 위해 제2 금속화 층(256)의 금속 밀도(체적)를 감소시킨다. 예를 들어, 제1 금속 층(248)의 높이(H4)는 십이(12) 마이크로미터(μm)일 수 있으며, 제2 금속 층(258)의 높이(H3)는 십(10) 마이크로미터(μm)일 수 있다.
도 2b에 도시된 바와 같이, 딤플(270)은 패키지 기판(240)의 제조에서의 에칭의 결과로서 제2 금속 상호연결부(260)의 하단 표면(268)에 형성된다. 그러나 도 2b에서, 딤플(270)은 제2 금속화 층(256)의 하단 표면(268)으로부터 충분한 깊이(D2)를 가져서, 제2 금속 상호연결부(260)를 외부 상호연결부에 결합하는 솔더 조인트 내에 공극을 발생시킬 위험성을 가지며, 이는 제2 금속 상호연결부(260)와 외부 상호연결부 사이의 연결의 무결성을 위협할 수 있다. 이는, 수직 방향(Z-축 방향)으로의 제2 금속 상호연결부(260)의 높이(H3)(즉, 두께)가 감소되어 제2 금속 상호연결부(260)의 두께를 더 얇게 만들기 때문이다. 패키지 기판(240)의 제조에서 발생하고 제2 금속 상호연결부(260)의 하단 표면(268)이 에칭되게 하는 금속 에칭은, 제2 금속 상호연결부(260)의 하단 표면(268)으로부터 더 큰 깊이(D2)의 딤플(270)을 제공한다. 이는, 제2 금속 상호연결부(260)와 접촉하여 형성된 솔더 조인트 내의 공극들의 위험성을 증가시킨다. 제2 금속 상호연결부(260)의 높이(H3)(즉, 두께)가 딤플(270)의 깊이(D2)를 감소시키기 위해 증가된 경우, 이는, ETS 금속화 층(242) 내의 제1 금속 층(248)의 높이(H4)(즉, 두께)가 증가되지 않는 한 제2 금속화 층(256)과 ETS 금속화 층(242) 사이의 임의의 금속 밀도 불일치를 증가시킨다. 이는 가능하지 않을 수 있으며, 여전히 ETS 금속화 층(242) 내의 내장된 금속 트레이스들(244(1) 내지 244(4))의 희망되는 L/S를 달성하지 못할 수 있다.
이와 관련하여, 금속 밀도 불일치를 감소시키거나 또는 피하기 위해, 외부 금속화 층을 포함하는 다른 금속화 층들 내의 금속 층들의 두께를 과도하게 감소시켜야 할 필요성을 또한 피하면서, 패키지 기판 내의 다이-측 ETS 금속화 층과 같은 ETS 금속화 층 내의 금속 층의 두께를 감소시킬 수 있는 것이 바람직하다. 도 2b의 예시적인 패키지 기판(240)에서 위에서 논의된 바와 같이, 외부 금속화 층에서 두께를 감소시키는 것은, 외부 상호연결부들(예를 들어, BGA 상호연결부들)에 결합된 외부 금속화 층 내의 금속 상호연결부들과 접촉하여 형성된 솔더 조인트들 내에서 공극들을 발생시킬 위험성을 가질 수 있다.
이와 관련하여, 도 3a 및 도 3b는, ETS 금속화 층(308)과 제3 외부 금속화 층(310) 사이의 금속 밀도 불일치를 감소시키거나 또는 피하기 위해 추가적인 제2 금속 상호연결부들(306)을 갖는 본 명세서에서 "보충 금속 층(304)"(예를 들어, 구리 층)으로 지칭되는 제2 금속 층(304)을 이용하는 패키지 기판(302)을 포함하는 예시적인 IC 패키지(300)의 측면도들이다. 보충 금속 층(304)은 패키지 기판(302) 외부에 있으며, 이러한 예에서 ETS 금속화 층(308)에 인접하고 이와 접촉하여 형성된다. 이러한 예에서, 도 3a에 도시된 바와 같이, ETS 금속화 층(308)은 IC 패키지(300) 내의 결합된 다이(312)에 인접하게 배치되는 다이-측 금속화 층이다. 또한 이러한 예에서, 제3 금속화 층(310)은, 제3 외부 금속화 층(310) 내의 제2 금속 상호연결부들(316(1), 316(2))에 결합된 외부 상호연결부들(314)(예를 들어, 솔더 범프들, 금속 필라들, BGA 상호연결부들)의 형성을 용이하게 하는 외부 상호연결-측 금속화 층이다. 아래에서 더 상세히 논의되는 바와 같이 그리고 도 3a에 도시된 바와 같이, 보충 금속 층(304) 내의 추가적인 금속 상호연결부들(306(1) 내지 306(3))은, 패키지 기판(302) 내의 증가된 두께/밀도의 다이-측 금속 상호연결부들(322(1) 내지 322(3))을 형성하기 위해 다이-측 ETS 금속화 층(308)의 절연 층(320)에 내장되는 각각의 내장된 금속 트레이스들(318(1) 내지 318(3))에 수직 방향(Z-축 방향)으로 결합된다. 이는, 다이-측 ETS 금속화 층(308)과 패키지 기판(302) 내의 제3 외부 금속화 층(310) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 제3 외부 금속화 층(310)의 제3 금속 층(323)의 높이(H5)(즉, 두께)를 감소시켜야 할 필요성을 감소시키거나 또는 피할 수 있다. 예를 들어, 제3 외부 금속화 층(310) 내의 제3 금속 층(323)의 높이(H5)(즉, 두께)를 감소시키는 것은 제3 금속 층(323) 내의 제2 금속 상호연결부들(316(1), 316(2)) 내의 증가된 딤플 깊이를 야기할 수 있으며, 이는 그러면 제2 금속 상호연결부들(316(1), 316(2))을 외부 상호연결부들(314)에 결합하는 솔더 조인트들 내의 공극들의 위험성을 증가시킨다.
도 3a 및 도 3b를 참조하면, ETS 금속화 층(308)의 절연 층(320)에 내장되는 내장된 금속 트레이스들(318(1) 내지 318(3))은 절연 층(320)내에 금속 층(324)을 형성한다. 금속 층(324)의 높이(H6)(즉, 두께)는 내장된 금속 트레이스들(318(1) 내지 318(3))의 최대 높이를 제어한다. 따라서, ETS 금속화 층(308)의 금속 층(324)의 높이(H6)는 내장된 금속 트레이스들(318(1) 내지 318(3))의 금속 밀도에 영향을 준다. 이러한 예에서, ETS 금속화 층(308)의 금속 층(324)의 높이(H6)는 제3 외부 금속화 층(310)의 제3 금속 층(323)의 높이(H5)보다 더 작다. 이는, 패키지 기판(302)에 대한 더 높은 연결 밀도를 지원하기 위해 ETS 금속화 층(308) 내의 절연 층(320)에 내장되는 형성된 내장된 금속 트레이스들(318(1) 내지 318(3))의 더 엄격한(더 작은) L/S를 허용할 수 있다. 그러나, 이는 또한 ETS 금속화 층(308)의 금속 밀도가 제3 외부 금속화 층(310)의 금속 밀도보다 더 작아지게 한다. 따라서, 이러한 금속 밀도 불균형을 보상하기 위해 제3 외부 금속화 층(310)의 제3 금속 층(323)의 높이(H5)를 증가시키는 대신에, 각각의 내장된 금속 트레이스들(318(1) 내지 318(3))에 결합되는 보충 금속 층(304)의 추가적인 금속 상호연결부들(306)을 갖는 보충 금속 층(304)이 수직 방향(Z-축 방향)으로 ETS 금속화 층(308) 상에 제공되고 배치된다. 예를 들어, 보충 금속 층(304)의 추가적인 금속 상호연결부들(306)은 수직 방향(Z-축 방향)으로 ETS 금속화 층(308)의 각각의 내장된 금속 트레이스들(318(1) 내지 318(3))에 직접 결합될 수 있다. 각각의 내장된 금속 트레이스들(318(1) 내지 318(3))에 결합된 보충 금속 층(304)의 추가적인 금속 상호연결부들(306)의 조합은, 패키지 기판(302)의 뒤틀림을 감소시키거나 또는 피하기 위하여, ETS 금속화 층(308)과 제3 외부 금속화 층(310) 사이의 금속 밀도 불균형 및 그에 따른 CTE 불균형을 피하거나 또는 감소시키기 위해 증가된 금속 밀도의 다이-측 금속 상호연결부들(322(1) 내지 322(3))을 형성한다.
도 3a를 참조하면, IC 패키지(300)는 다이(312)를 포함한다. 도 3b에 도시된 바와 같이, 다이(312)는 다이 상호연결부들(326)(예를 들어, 융기된 상호연결 범프들)을 통해 패키지 기판(302)에 결합된다. 더 구체적으로, 다이(312)의 활성 측면(328)부터 연장되는 다이 상호연결부들(326)은 ETS 금속화 층(308)의 절연 층(320)에 내장되는 다른 내장된 금속 트레이스들(330)에 결합된다. IC 패키지(300)에 외부 신호 인터페이스를 제공하도록 지정된 선택 다이 상호연결부들(326)은, 다이(312)와 외부 상호연결부들(314) 사이에 신호 라우팅 경로를 제공하기 위해 ETS 금속화 층(308)을 통해 제3 외부 금속화 층(310) 내의 제2 금속 상호연결부들(316(1), 316(2))에 결합될 수 있다. 이러한 예에서, 도 3a에 도시된 바와 같이, 보충 금속 층(304)은 다이(312)와 패키지 기판(302) 사이에서 수직 방향(Z-축 방향)으로 수직 영역의 내부 및 외부 둘 모두에 배치된다. 보충 금속 층(304)의 추가적인 금속 상호연결부들(306(1), 306(2))은 다이(312)와 패키지 기판(302) 사이에서 수직 방향(Z-축 방향)으로 수직 영역의 외부에 배치된다. 이는, 추가적인 금속 상호연결부들(306(1), 306(2))에 결합된 내장된 금속 트레이스들(318(1), 318(2))이, 예컨대 접지 평면에 대해, 다이(312)에 직접 결합되지 않는 연결부들을 제공하기 위한 것이기 때문일 수 있다. 보충 금속 층(304)의 추가적인 금속 상호연결부(306(3))는 다이(312)와 패키지 기판(302) 사이에서 수직 방향(Z-축 방향)으로 수직 영역의 내부에 배치된다. 이는, 추가적인 금속 상호연결부들(306(3))에 결합된 내장된 금속 트레이스(318(3))가 다이 상호연결부(326)를 통해 다이(312)에 대한 연결을 제공하기 위한 것이기 때문일 수 있다.
도 3a 및 도 3b를 참조하면, 이러한 예에서, 솔더 레지스트 층(332)은 ETS 금속화 층(308)의 절연 층(320)의 제1 외부 표면(334)에 인접하게 배치된다. 보충 금속 층(304)은 또한 ETS 금속화 층(308)의 절연 층(320)의 제1 외부 표면(334)에 인접하게 배치된다. 솔더 레지스트 층(332)은 보충 금속 층(304) 내의 추가적인 금속 상호연결부들(306(1) 내지 306(3)) 위에 배치된다. 따라서, 보충 금속 층(304)은 솔더 레지스트 층(332)에 배치되는 것으로 생각될 수 있다. 추가적인 금속 상호연결부들(306(1) 내지 306(3))은 이러한 예에서 ETS 금속화 층(308)의 절연 층(320)에 포함되거나 내장되지 않는다.
위에서 논의된 바와 같이, ETS 금속화 층(308)의 금속 층(324)(또는 이의 내장된 금속 트레이스들(318(1) 내지 318(3))의 높이(H6)는 제3 외부 금속화 층(310)의 제3 금속 층(323)(또는 이의 제2 금속 상호연결부들(316(1) 내지 316(3))의 높이(H5)보다 더 작다. 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 각각의 내장된 금속 트레이스들(318(1) 내지 318(3))에 결합하는 것은, ETS 금속화 층(308)과 제3 외부 금속화 층(310) 사이의 금속 밀도 불균형을 피하거나 또는 감소시킨다. 예를 들어, 수직 방향(Z-축 방향)으로 ETS 금속화 층(308)의 금속 층(324)의 높이(H6)는 팔(8) 내지 십사(14) 마이크로미터(μm) 사이일 수 있다. 다른 예로서, 제3 외부 금속화 층(310)의 제3 금속 층(323)의 높이(H5)는 십(10) 내지 이십(20) 마이크로미터(μm) 사이일 수 있다. 다른 예로서, 도 3b에 도시된 바와 같이, 수직 방향(Z-축 방향)으로 보충 금속 층(304)(또는 이의 추가적인 금속 상호연결부들(306(1) 내지 306(3))의 높이(H7)는 일(1) 내지 오(5) 마이크로미터(μm) 사이일 수 있다. 따라서, 일 예로서, 보충 금속 층(304)의 높이(H7)에 대한 ETS 금속화 층(308)의 금속 층(324)의 높이(H6)의 비율은 적어도 8/5일 수 있다. 다른 예로서, 제3 외부 금속화 층(310) 내의 제3 금속 층(323)의 높이(H5)에 대한 ETS 금속화 층(308)의 금속 층(324)의 높이(H6)의 비율은 적어도 8/20일 수 있다.
따라서, 이러한 예들에서, 내장된 금속 트레이스들(318(1) 내지 318(3))에 결합되는 추가적인 금속 상호연결부들(306(1) 내지 306(3))은 내장된 금속 트레이스들(318(1) 내지 318(3))의 유효 높이를 높이(H6)와 높이(H7)를 결합한 높이(예를 들어, 20 μm)까지 상승시켜서 증가된 금속 밀도의 효과적인 다이-측 금속 상호연결부들(322(1) 내지 322(3))을 제공한다. ETS 금속화 층(308)의 금속 층(324) 내의 내장된 금속 트레이스들(318(1) 내지 318(3))의 7/9 L/S의 예에 대해, ETS 금속화 층(308)의 금속 층(324)의 높이(H6)는 십사(14) 마이크로미터(μm)일 수 있으며, 제3 외부 금속화 층(310) 내의 제3 금속 층(323)의 높이(H5)는 십오(15) 마이크로미터(μm)일 수 있고, 보충 금속 층(304)의 높이(H7)는 사(4) 마이크로미터(μm)일 수 있다. ETS 금속화 층(308)의 금속 층(324) 내의 내장된 금속 트레이스들(318(1) 내지 318(3))의 6/8 L/S의 예에 대해, ETS 금속화 층(308)의 금속 층(324)의 높이(H6)는 십이(12) 마이크로미터(μm)일 수 있으며, 제3 외부 금속화 층(310) 내의 제3 금속 층(323)의 높이(H5)는 십오(15) 마이크로미터(μm)일 수 있고, 보충 금속 층(304)의 높이(H7)는 사(4) 마이크로미터(μm)일 수 있다.
도 3a 및 도 3b의 패키지 기판(302) 내의 ETS 금속화 층(308) 제조에서 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 형성하기 위한 보충 금속 층(304)의 금속 에칭의 결과로서, 내장된 금속 트레이스들(318(1) 내지 318(2))의 단부 부분들이 절연 층(320)의 외부 상단 표면(334) 아래로 리세스될 수 있다는 것을 유의해야 한다. 아래에서 더 상세히 논의되는 제조 프로세스에서와 같이, 내장된 금속 트레이스들(318(1) 내지 318(3))에 형성된 이러한 리세스들은, 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 형성하기 위해 존재하는 부분들을 남기기 위해 보충 금속 층(504)을 에칭하기 위한 정렬 메커니즘으로서 내장된 금속 트레이스들(318(1) 내지 318(3))을 사용한 결과이다. ETS 금속화 층 내의 다른 내장된 금속 트레이스들(518(2), 518(3))은 또한 내장된 금속 트레이스들(518(1))과 같은 리세스들을 형성하는 내부 금속 부분 및 외부 금속 부분을 갖는다.
도 3c에 도시된 바와 같이, 절연 층(320)의 제1 외부 표면(334)은 수평 방향(X-축 방향 및 Y-축 방향)으로 제1 수평 평면(P1)에 배치된다. 내장된 금속 트레이스(318(1))는, 절연 층(320)의 외부 상단 표면(334)과 동일-평면일 수 있는, 수직 방향(Z-축 방향)으로 제1 수평 평면(P1)까지 연장되는 상단 외부 표면(338)을 갖는 내부 금속 부분(336(1))을 갖는다. 내장된 금속 트레이스(318(1))의 내부 금속 부분(336(1))은 내장된 금속 트레이스(318(1))의 하단 표면(338)으로부터 높이(H6)를 갖는다. 내장된 금속 트레이(318(1))의 하단 표면(338)은 수평 방향(X-축 방향 및 Y-축 방향)으로 제2 수평 평면(P2)에 배치된다. 내장된 금속 트레이스(318(1))는 또한 내부 금속 부분(336(1))을 둘러싸는 외부 금속 부분(336(2))을 갖는다. 내장된 금속 트레이스(318(1))의 외부 금속 부분(336(2))은, 수직 방향(Z-축 방향)으로 제1 수평 평면(P1)까지 연장되지 않지만 수직 방향(Z-축 방향)으로 제1 수평 평면(P1) 아래의 제3 수평 평면(P3)까지 연장되는 상단 외부 표면(340)을 갖는다. 내장된 금속 트레이스(318(1))의 외부 금속 부분(336(2))은 또한 제2 수평 평면(P2)에 배치된 내부 금속 부분(336(1))과 동일한 하단 표면(338)을 공유한다. 내장된 금속 트레이스(318(1))의 외부 금속 부분(336(2))은 하단 표면(338)으로부터 그 상단 외부 표면(340)까지 높이(H8)를 가지며, 이러한 높이는 내장된 금속 트레이스(318(1))의 내부 금속 부분(336(1))의 높이(H6)보다 더 작다. 이러한 방식으로, 리세스(342)는 내장된 금속 트레이스(318(1))의 내부 금속 부분(336(1))과 외부 금속 부분(336(2))의 교차점 사이에 형성된다. 리세스(342)는 수평 방향(X-축 방향 및/또는 Y-축 방향)으로 폭(W1)을 가지며, 이러한 폭은 일 예로서 십(10) 마이크로미터(μm)일 수 있다.
도 4는 다이-측 ETS 금속화 층(308) 상에 배치된 도 3a 내지 도 3c의 패키지 기판(302) 내의 보충 금속 층(304)의 평면도이다. 도 4는 다이-측 ETS 금속화 층(308) 내의 내장된 금속 트레이스들(318) 상에 그리고 그 위에 배치된 추가적인 금속 상호연결부들(306)을 도시한다. 도 4에서, 다이-측 ETS 금속화 층(308)은 수직 방향(Z-축 방향)으로 보충 금속 층(304) 아래에 배치된다. 도 4는 또한 내장된 금속 트레이스들(318)의 추가적인 금속 상호연결부들(306)와 외부 금속 부분(336(2)) 사이의 오프셋 및 리세스(342)를 도시한다.
금속 밀도 불일치를 피하거나 또는 감소시키기 위해 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용하는 패키지 기판을 포함하는 IC 패키지는 또한 다른 유형들의 IC 패키지들에서 제공될 수 있다. 예를 들어, 도 5는, 다이-측 ETS 금속화 층(508)과 외부 상호연결부들(514)을 지지하는 제3 외부 금속화 층(510) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 다이-측 ETS 금속화 층(508) 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 포함할 수 있는 적층-다이 IC 패키지(500)의 측면도이다.
도 5를 참조하면, 적층-다이 IC 패키지(500)는, 각각의 다이 패키지들(550(1), 550(2))에 포함되고 수직 방향(Z-축 방향)으로 서로 상단에 적층되는 다수의 다이들(512(1), 512(2))을 포함한다. 적층-다이 IC 패키지(500)의 제1 다이 패키지(550(1))는 패키지 기판(502)에 결합된 다이(512(1))를 포함한다. 이러한 예에서, 패키지 기판(502)은 코어 기판(509) 상에 배치된 제1 상부 ETS 금속화 층(508(1))을 포함한다. 코어 기판(509)은 하단 제3 외부 금속화 층(510) 상에 배치된다. ETS 금속화 층(508)은 제1 다이(512(1))에 대한 신호 라우팅을 위한 전기적 인터페이스를 제공한다. 제1 다이(512(1))는, ETS 금속화 층(508) 내의 내장된 금속 트레이스들(518(1))에 전기적으로 결합되는 다이 상호연결부들(526)(예를 들어, 융기된 금속 범프들)에 결합된다. ETS 금속화 층(508) 내의 내장된 금속 트레이스들(518)은, 제3 외부 금속화 층(510) 내의 금속 상호연결부들(516)에 결합되는 코어 기판(509) 내의 금속 상호연결부들(519)에 결합된다. 이러한 방식으로, 패키지 기판(502)은 제1 다이(512(1))에 대한 신호 라우팅을 제공하기 위해 이의 금속화 층들(508, 510)과 코어 기판(509) 사이에 상호연결부들을 제공한다. 외부 상호연결부들(514)(예를 들어, 볼 그리드 어레이(BGA) 상호연결부들)은, 패키지 기판(502)을 통해 상호연결부들을 제1 다이(512(1))에 다이 상호연결부들(526)을 통해 제공하기 위해 제3 외부 금속화 층(510) 내의 금속 상호연결부들(516)에 결합된다. 이러한 예에서, 제1 다이(512(1))의 제1 활성 측면(552(1))은 패키지 기판(502), 더 구체적으로는 패키지 기판(502)의 ETS 금속화 층(508)에 인접하고 이에 결합된다.
도 5의 예시적인 적층-다이 IC 패키지(500)에서, 다수의 다이들을 지원하기 위해 제2 다이 패키지(550(2))가 제공되고 제1 다이 패키지(550(1))에 결합된다. 예를 들어, 제1 다이 패키지(550(1)) 내의 제1 다이(512(1))는 애플리케이션 프로세서를 포함할 수 있으며, 제2 다이(512(2))는 애플리케이션 프로세서에 대한 메모리 지원을 제공하는 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이와 같은 메모리 다이일 수 있다. 이와 관련하여, 이러한 예에서, 제1 다이 패키지(550(1))는 또한, 제1 다이(512(1))의 제2 비활성 측면(552(2))에 인접한, 제1 다이(512(1))를 감싸는 패키지 몰드(556) 상에 배치되는 인터포저 기판(554)을 포함한다. 인터포저 기판(554)은 또한 제2 다이 패키지(550(2)) 내의 제2 다이(512(2))에 상호연결부를 제공하기 위해 외부 금속 상호연결부들(560)을 각각 포함하는 하나 이상의 금속화 층들(558)을 포함한다. 제2 다이 패키지(550(2))는 외부 금속 상호연결부들(560)(예를 들어, 솔더 범프들, BGA 상호연결부들)을 통해 인터포저 기판(554)에 결합됨으로써 제1 다이 패키지(550(1))에 물리적으로 그리고 전기적으로 결합된다. 외부 상호연결부들(562)은 인터포저 기판(554) 내의 외부 금속 상호연결부들(560)에 결합된다.
제2 다이(512(2))로부터 외부 상호연결부들(562)과 인터포저 기판(554)을 통해 제1 다이(512(1))로 신호들을 라우팅하기 위한 상호연결부들을 제공하기 위해, 수직 상호연결부들(564)(예를 들어, 금속 필라들, 금속 포스트들, 금속 수직 상호연결 액세스들(비아들), 예컨대 관통-몰드 비아(through-mold via; TMV)들)이 제1 다이 패키지(550(1))의 패키지 몰드(556)에 배치된다. 수직 상호연결부들(564)은, 이러한 예에서 인터포저 기판(554)의 제1 하단 표면(566)으로부터 패키지 기판(502)의 제1 상단 표면(568)까지 수직 방향(Z-축 방향)으로 연장된다. 수직 상호연결부들(564)은 인터포저 기판(554)의 하단 표면(566)에 인접한 인터포저 기판(554) 내의 외부 금속 상호연결부들(560)에 결합된다. 수직 상호연결부들(564)은 또한 패키지 기판(502)의 제1 상단 표면(568)에 인접한 패키지 기판(502)의 ETS 금속화 층(508) 내의 내장된 금속 트레이스들(518)에 결합된다. 이러한 방식으로, 수직 상호연결부들(564)은 인터포저 기판(554)과 패키지 기판(502) 사이에, 입력/출력(input/output; I/O) 연결부들과 같은 상호연결부들에 대한 브리지를 제공한다. 이는, 제2 다이 패키지(550(2)) 내의 제2 다이(512(2))와 제1 다이 패키지(550(1)) 내의 제1 다이(512(1)) 사이에, 그리고 패키지 기판(502)을 통해 외부 상호연결부들(514)에 신호 라우팅 경로들을 제공한다.
제2 보충 금속 층은 또한 도 5의 적층-다이 IC 패키지(500)에 제공될 수 있으며, ETS 금속화 층(508)과 제1 다이(512(1)) 사이에서 패키지 기판(502)의 ETS 금속화 층(508)에 인접하게 배치될 수 있다. 보충 금속 층은, ETS 금속화 층(508)의 금속 밀도를 증가시키면서 연결성을 제공하기 위해 ETS 금속화 층(508) 내의 내장된 금속 트레이스들(518)에 각각 결합된 추가적인 금속 상호연결부들을 포함할 수 있다. 예를 들어, 다이 상호연결부들(526)은 제1 다이(512(1))를 패키지 기판(502)의 ETS 금속화 층(508)에 결합하기 위해 보충 금속 층에 대한 추가적인 금속 상호연결부들에 결합될 수 있다. 다른 예로서, 수직 상호연결부들(564)은, 인터포저 기판(554)을 통해 제2 다이 패키지(550(2)) 내의 제2 다이(512(2))를 패키지 기판(502)의 ETS 금속화 층(508)에 결합하기 위해 추가적인 금속 상호연결부들에 그리고 보충 금속 층에 결합될 수 있다.
이와 관련하여, 도 6a 및 도 6b는, ETS 금속화 층(508)과 제3 외부 금속화 층(510) 사이의 금속 밀도 불일치를 감소시키거나 또는 피하기 위해 추가적인 금속 상호연결부들(506)을 갖는 보충 금속 층(504)(예를 들어, 구리 층)을 이용하는 패키지 기판(502)을 도시하는 도 5의 적층-다이 IC 패키지(500)의 측면도들이다. 제2 보충 금속 층(504)은 패키지 기판(502) 외부에 있으며, 이러한 예에서 ETS 금속화 층(508)에 인접하고 이와 접촉하여 형성된다. 이러한 예에서, 도 6a에 도시된 바와 같이, ETS 금속화 층(508)은 IC 패키지(500) 내의 결합된 제1 다이(512(1))에 인접하게 배치되는 다이-측 금속화 층이다. 또한 이러한 예에서, 제3 외부 금속화 층(510)은, 제3 외부 금속화 층(510) 내의 제2 금속 상호연결부들(516(1), 516(2))에 결합된 외부 상호연결부들(514)(예를 들어, 솔더 범프들, 금속 필라들, BGA 상호연결부들)의 형성을 용이하게 하는 외부 상호연결부-측 금속화 층이다. 아래에서 더 상세히 논의되는 바와 같이 그리고 도 6a에 도시된 바와 같이, 보충 금속 층(504) 내의 추가적인 금속 상호연결부들(506(1) 내지 506(3))은, 패키지 기판(502) 내의 증가된 두께/밀도의 다이-측 금속 상호연결부들(522(1) 내지 522(3))을 형성하기 위해 다이-측 ETS 금속화 층(508)의 절연 층(520)에 내장되는 내장된 금속 트레이스들(518(1) 내지 518(3))에 수직 방향(Z-축 방향)으로 결합된다. 이는, 다이-측 ETS 금속화 층(508)과 패키지 기판(502) 내의 제3 외부 금속화 층(510) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 제3 외부 금속화 층(510)의 제3 금속 층(523)의 높이(H9)(즉, 두께)를 감소시켜야 할 필요성을 감소시키거나 또는 피할 수 있다. 예를 들어, 제3 외부 금속화 층(510) 내의 제3 금속 층의 높이(H9)(즉, 두께)를 감소시키는 것은 제3 금속 층(523) 내의 제2 금속 상호연결부들(516(1), 516(2)) 내의 증가된 딤플 깊이를 야기할 수 있으며, 이는 그러면 제2 금속 상호연결부들(516(1), 516(2))을 외부 상호연결부들(514)에 결합하는 솔더 조인트들 내의 공극들의 위험성을 증가시킨다.
도 6a 및 도 6b를 참조하면, ETS 금속화 층(508)의 절연 층(520)에 내장되는 내장된 금속 트레이스들(518(1) 내지 518(3))은 절연 층(520)내에 금속 층(524)을 형성한다. 금속 층(524)의 높이(H10)(즉, 두께)는 내장된 금속 트레이스들(518(1) 내지 518(3))의 최대 높이를 제어한다. 따라서, ETS 금속화 층(508)의 금속 층(524)의 높이(H10)는 내장된 금속 트레이스들(518(1) 내지 518(3))의 금속 밀도에 영향을 준다. 이러한 예에서, ETS 금속화 층(508)의 금속 층(524)의 높이(H10)는 제3 외부 금속화 층(510)의 제3 금속 층(523)의 높이(H9)보다 더 작다. 이는, 패키지 기판(502)에 대한 더 높은 연결 밀도를 지원하기 위해 ETS 금속화 층(508) 내의 절연 층(520)에 내장되는 형성된 내장된 금속 트레이스들(518(1) 내지 518(3))의 더 엄격한(더 작은) L/S를 허용할 수 있다. 그러나, 이는 또한 ETS 금속화 층(508)의 금속 밀도가 제3 외부 금속화 층(510)의 금속 밀도보다 더 작아지게 한다. 따라서, 이러한 금속 밀도 불균형을 보상하기 위해 제3 외부 금속화 층(510)의 제3 금속 층(523)의 높이(H9)를 증가시키는 대신에, 각각의 내장된 금속 트레이스들(518(1) 내지 518(3))에 결합되는 보충 금속 층(504)의 추가적인 금속 상호연결부들(506)을 갖는 보충 금속 층(504)이 수직 방향(Z-축 방향)으로 ETS 금속화 층(308) 상에 제공되고 배치된다. 예를 들어, 보충 금속 층(504)의 추가적인 금속 상호연결부들(506)은 수직 방향(Z-축 방향)으로 ETS 금속화 층(508)의 각각의 내장된 금속 트레이스들(518(1) 내지 518(3))에 직접 결합될 수 있다. 각각의 내장된 금속 트레이스들(518(1) 내지 518(3))에 결합된 보충 금속 층(504)의 추가적인 금속 상호연결부들(506)의 조합은, 패키지 기판(502)의 뒤틀림을 감소시키거나 또는 피하기 위하여, ETS 금속화 층(508)과 제3 외부 금속화 층(510) 사이의 금속 밀도 불균형 및 그에 따른 CTE 불균형을 피하거나 또는 감소시키기 위해 증가된 금속 밀도의 다이-측 금속 상호연결부들(522(1) 내지 522(3))을 형성한다.
도 6a를 참조하면, 적층-다이 IC 패키지(500)는 제1 다이(512(1))를 포함한다. 도 6b에 도시된 바와 같이, 제1 다이(512(1))는 다이 상호연결부들(526)(예를 들어, 융기된 상호연결 범프들)을 통해 패키지 기판(502)에 결합된다. 더 구체적으로, 제1 다이(512(1))의 활성 측면(528)부터 연장되는 다이 상호연결부들(526)은 ETS 금속화 층(508)의 절연 층(520)에 내장되는 다른 내장된 금속 트레이스들(530)에 결합된다. 적층-다이 IC 패키지(500)에 외부 신호 인터페이스를 제공하도록 지정된 선택 다이 상호연결부들(526)은, 제1 다이(512(1))와 외부 상호연결부들(514) 사이에 신호 라우팅 경로를 제공하기 위해 ETS 금속화 층(508)을 통해 제3 외부 금속화 층(510) 내의 제2 금속 상호연결부들(516(1), 516(2))에 결합될 수 있다. 이러한 예에서, 도 6a에 도시된 바와 같이, 보충 금속 층(504)은 제1 다이(512(1))와 패키지 기판(502) 사이에서 수직 방향(Z-축 방향)으로 수직 영역의 내부 및 외부 둘 모두에 배치된다. 보충 금속 층(504)의 추가적인 금속 상호연결부들(506(1), 506(2))은 제1 다이(512(1))와 패키지 기판(502) 사이에서 수직 방향(Z-축 방향)으로 수직 영역의 외부에 배치된다. 이는, 추가적인 금속 상호연결부들(506(1), 506(2))에 결합된 내장된 금속 트레이스들(518(1), 318(2))이, 예컨대 접지 평면에 대해, 제1 다이(512(1))에 직접 결합되지 않는 연결부들을 제공하기 위한 것이기 때문일 수 있다. 보충 금속 층(504)의 추가적인 금속 상호연결부(506(3))는 제1 다이(512(1))와 패키지 기판(502) 사이에서 수직 방향(Z-축 방향)으로 수직 영역의 내부에 배치된다. 이는, 추가적인 금속 상호연결부들(506(3))에 결합된 내장된 금속 트레이스(518(3))가 다이 상호연결부(526)를 통해 제1 다이(512(1))에 대한 연결을 제공하기 위한 것이기 때문일 수 있다.
도 6a 및 도 6b를 참조하면, 이러한 예에서, 솔더 레지스트 층(532)은 ETS 금속화 층(508)의 절연 층(520)의 제1 외부 표면(534)에 인접하게 배치된다. 보충 금속 층(504)은 또한 ETS 금속화 층(508)의 절연 층(520)의 제1 외부 표면(534)에 인접하게 배치된다. 솔더 레지스트 층(532)은 보충 금속 층(504) 내의 추가적인 금속 상호연결부들(506(1) 내지 506(3)) 위에 배치된다. 따라서, 보충 금속 층(504)은 솔더 레지스트 층(532)에 배치되는 것으로 생각될 수 있다. 추가적인 금속 상호연결부들(506(1) 내지 506(3))은 이러한 예에서 ETS 금속화 층(508)의 절연 층(520)에 포함되거나 내장되지 않는다.
위에서 논의된 바와 같이, ETS 금속화 층(508)의 금속 층(524)(또는 이의 내장된 금속 트레이스들(518(1) 내지 518(3))의 높이(H10)는 제3 외부 금속화 층(510)의 제3 금속 층(523)(또는 이의 제2 금속 상호연결부들(516(1) 내지 516(3))의 높이(H9)보다 더 작다. 추가적인 금속 상호연결부들(506(1) 내지 506(3))을 각각의 내장된 금속 트레이스들(518(1) 내지 518(3))에 결합하는 것은, ETS 금속화 층(508)과 제3 외부 금속화 층(510) 사이의 금속 밀도 불균형을 피하거나 또는 감소시킨다. 예를 들어, 수직 방향(Z-축 방향)으로 ETS 금속화 층(508)의 금속 층(524)의 높이(H10)는 팔(8) 내지 십사(14) 마이크로미터(μm) 사이일 수 있다. 다른 예로서, 제3 외부 금속화 층(510)의 제3 금속 층(523)의 높이(H9)는 십(10) 내지 이십(20) 마이크로미터(μm) 사이일 수 있다. 다른 예로서, 도 5b에 도시된 바와 같이, 수직 방향(Z-축 방향)으로 보충 금속 층(504)(또는 이의 추가적인 금속 상호연결부들(506(1) 내지 506(3))의 높이(H11)는 일(1) 내지 오(5) 마이크로미터(μm) 사이일 수 있다. 따라서, 일 예로서, 보충 금속 층(504)의 높이(H11)에 대한 ETS 금속화 층(508)의 금속 층(524)의 높이(H10)의 비율은 적어도 8/5일 수 있다. 다른 예로서, 제3 금속화 층(510) 내의 제3 금속 층(523)의 높이(H9)에 대한 ETS 금속화 층(508)의 금속 층(524)의 높이(H10)의 비율은 적어도 8/20일 수 있다.
따라서, 이러한 예들에서, 내장된 금속 트레이스들(518(1) 내지 518(3))에 결합되는 추가적인 금속 상호연결부들(506(1) 내지 506(3))은 내장된 금속 트레이스들(518(1) 내지 518(3))의 유효 높이를 높이(H10)와 높이(H11)를 결합한 높이(예를 들어, 20 μm)까지 상승시켜서 증가된 금속 밀도의 효과적인 다이-측 금속 상호연결부들(522(1) 내지 522(3))을 제공한다. ETS 금속화 층(508)의 금속 층(524) 내의 내장된 금속 트레이스들(518(1) 내지 518(3))의 7/9 L/S의 예에 대해, ETS 금속화 층(508)의 금속 층(524)의 높이(H10)는 십사(14) 마이크로미터(μm)일 수 있으며, 제3 외부 금속화 층(510) 내의 제3 금속 층(523)의 높이(H9)는 십오(15) 마이크로미터(μm)일 수 있고, 보충 금속 층(504)의 높이(H7)는 사(4) 마이크로미터(μm)일 수 있다. ETS 금속화 층(508)의 금속 층(524) 내의 내장된 금속 트레이스들(518(1) 내지 518(3))의 6/8 L/S의 예에 대해, ETS 금속화 층(508)의 금속 층(524)의 높이(H10)는 십이(12) 마이크로미터(μm)일 수 있으며, 제3 외부 금속화 층(510) 내의 제3 금속 층(523)의 높이(H9)는 십오(15) 마이크로미터(μm)일 수 있고, 보충 금속 층(504)의 높이(H11)는 사(4) 마이크로미터(μm)일 수 있다.
일 예로서 도 6b의 내장된 금속 트레이스(518(1))를 사용하면, 패키지 기판(502) 내의 ETS 금속화 층(508) 제조에서 추가적인 금속 상호연결부(506(1))를 형성하기 위한 보충 금속 층(504)의 금속 에칭의 결과로서, 내장된 금속 트레이스(518(1))의 외부 금속 부분들(536(1))이 절연 층(520)의 제1 외부 표면(534) 아래로 리세스될 수 있다는 것을 유의해야 한다. 내장된 금속 트레이스(518(1))의 내부 금속 부분(536(2))은 절연 층(520)의 제1 외부 표면(534)과 동일한 평면까지 연장된다. 이는, 도 3b 및 도 3c의 ETS 금속화 층(508) 내의 내장된 금속 트레이스들(318(1) 내지 318(3))에 대해 위에서 논의된 바와 같은 내장된 금속 트레이스(518(1)) 내의 리세스(542)를 제공한다. 내장된 금속 트레이스들(518(1))에 형성된 리세스(542)는, 추가적인 금속 상호연결부(506(1))를 형성하기 위해 존재하는 부분들을 남기기 위해 보충 금속 층(504)을 에칭하기 위한 정렬 메커니즘으로서 내장된 금속 트레이스(518(1))를 사용한 결과이다. ETS 금속화 층(508) 내의 다른 내장된 금속 트레이스들(518(2), 518(3))은 또한 내장된 금속 트레이스들(518(1))과 같은 리세스들을 형성하는 내부 금속 부분 및 외부 금속 부분을 가지며, 여기서 추가적인 금속 상호연결부(506(2), 506(3))는 내장된 금속 트레이스들(518(2), 518(3)) 위에 형성된 개구부들에서 보충 금속 층(504)을 에칭함으로써 형성된다.
도 3a 내지 도 3c의 ETS 금속화 층(308) 내의 내장된 금속 트레이스들(318(1) 내지 318(3))에 관한 전술된 다른 세부사항들이 도 6a 및 도 6b의 ETS 금속화 층(508) 내의 내장된 금속 트레이스들(518(1) 내지 518(3))에도 적용가능하다는 것을 유의해야 한다.
제조 프로세스들은, 도 3 내지 도 6b의 패키지 기판들(302, 502)을 각각 포함하지만 이로 제한되지 않는 신호 경로들의 임피던스를 감소시키기 위해 금속 상호연결부들에 결합된 내장된 금속 트레이스들을 갖는 패키지 기판들 및 그들의 ETS 금속화 층들을 제조하기 위해 이용될 수 있다. 이와 관련하여, 도 7은, 도 3a 내지 도 6b의 패키지 기판들(302, 502)을 포함하지만 이로 제한되지 않는, IC 패키지의 패키지 기판 내에 다이-측 ETS 금속화 구조체로서 포함될 수 있는 보충 금속 층을 갖는 ETS 금속화 층을 제조하는 예시적인 제조 프로세스(700)를 예시하는 흐름도이며, 여기서 추가적인 금속 상호연결부들은 보충 금속 층에 형성되고 내장된 금속 트레이스들의 금속 밀도를 증가시키기 위해 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된다. 도 7의 제조 프로세스(700)는 도 3a 내지 도 3c 및 도 6a 및 도 6b의 IC 패키지들(300, 500)과 관련하여 논의된다.
이와 관련하여, 도 7을 참조하면, 제조 프로세스(700)의 하나 단계는 패키지 기판(302, 502)을 형성하는 단계(도 7의 블록(702))를 포함한다. 패키지 기판(302, 502)을 형성하는 단계는 제1 ETS 금속화 층(308, 508)을 형성하는 단계(도 7의 블록(704))를 포함할 수 있다. 제 1 금속화 층(308, 508)은 ETS 금속화 층이다. 제1 금속화 층(308, 508)을 형성하는 단계는, 유전체 재료의 제1 절연 층(320, 520)을 형성하는 단계(도 7의 블록(706)), 그런 다음 제1 절연 층(320, 520) 내에 제1 금속 트레이스들(318(1) 내지 318(3), 518(1) 내지 518(3))을 내장하여 제1 절연 층(320, 520)에 제1 금속 층(324, 524)을 형성하는 단계(도 7의 블록(708))를 포함한다. 제조 프로세스(700)에서의 다음 단계는, 제1 금속화 층(308, 508)에 인접한 보충 금속 층(304, 504)으로서 제2 보충 금속 층(304, 504)에 하나 이상의 제2 추가적인 금속 상호연결부들(306(1) 내지 306(3), 506(1) 내지 506(3))을 형성하는 단계(도 7의 블록(710))를 포함한다. 제조 프로세스(700)에서의 다음 단계는, 제2, 보충 금속 층(304, 504) 내의 하나 이상의 제2 추가적인 금속 상호연결부들(306(1) 내지 306(3), 506(1) 내지 506(3))의 각각을 제1 금속화 층(308, 508)의 제1 금속 층(324, 524) 내의 하나 이상의 제1 금속 트레이스들(318(1) 내지 318(3), 518(1) 내지 518(3)) 중의 제1 금속 트레이스(318(1) 내지 318(3), 518(1) 내지 518(3))에 결합하는 단계(도 7의 블록(712))를 포함한다.
다른 제조 프로세스들이 또한, 도 3a 내지 도 6b의 패키지 기판들(302, 502)을 포함하지만 이로 제한되지 않는, IC 패키지의 패키지 기판 내에 다이-측 ETS 금속화 구조체로서 포함될 수 있는 보충 금속 층을 갖는 ETS 금속화 층을 제조하기 위해 이용될 수 있으며, 여기서 추가적인 금속 상호연결부들은 보충 금속 층에 형성되고 내장된 금속 트레이스들의 금속 밀도를 증가시키기 위해 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된다. 이와 관련하여, 도 8a 내지 도 8e는, 도 3a 내지 도 6b의 패키지 기판들(302, 502)을 포함하지만 이로 제한되지 않는, IC 패키지의 패키지 기판 내에 다이-측 ETS 금속화 구조체로서 포함될 수 있는 보충 금속 층을 갖는 ETS 금속화 층을 제조하는 다른 예시적인 제조 프로세스(800)를 예시하는 흐름도이며, 여기서 추가적인 금속 상호연결부들은 보충 금속 층에 형성되고 내장된 금속 트레이스들의 금속 밀도를 증가시키기 위해 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된다. 도 9a 내지 도 9i는 도 8a 내지 도 8e의 제조 프로세스(800)에 따른 패키지 기판의 부분으로서 보충 금속 층을 갖는 ETS 금속화 층의 제조 동안의 예시적인 제조 스테이지들(900A 내지 900I)이다. 도 9a 내지 도 9i의 제조 스테이지들(900A 내지 900I)에 도시된 바와 같은 제조 프로세스(800)는 도 3a 내지 도 3c의 패키지 기판(302) 내의 보충 금속 층(304)을 갖는 ETS 금속화 층(308)을 참조한다. 그러나, 도 9a 내지 도 9i의 제조 스테이지들(900A 내지 900I)에 도시된 바와 같은, 도 8a 내지 도 8e의 제조 프로세스(800)는, 도 6a 및 도 6b의 패키지 기판(502) 내의 보충 금속 층(504)을 갖는 ETS 금속화 층(508)을 제조하는 데에도 적용가능하다.
이와 관련하여, 도 9a의 제조 스테이지(900A)에 도시된 바와 같이, 제조 프로세스(800)에서의 제1 예시적인 단계는 ETS 금속화 층(308)을 제조하기 위해 준비하는 것이다. ETS 금속화 층(308)을 형성하는 제1 단계는, ETS 금속화 층(308) 및 보충 금속 층을 형성하기 위해 프로세싱될 캐리어(910) 상에 원료(raw) 금속 층들(902, 904, 906, 908)을 형성하는 단계(도 8a의 블록(802))를 포함한다. 금속 층들(902, 904, 906, 908)은 예를 들어 구리 층들일 수 있다. 금속 층들(904, 906)은 캐리어(910)의 서로 반대편에 있는 측면들(912(1), 912(2)) 상에 배치된다. 금속 층들(904, 906)은, 금속 층들(902, 908)(예를 들어, 구리 포일들과 같은 금속 포일들)이 그 위에 형성되는 시드 층을 형성할 수 있다. 아래에서 논의되는 바와 같이, 금속 층들(902, 908)은 절연 층(320)에 내장된 금속 트레이스들(318(1) 내지 318(3))의 금속 밀도를 증가시키기 위해 보충 금속 층(304)의 부분으로서 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 형성하기 위한 프로세스를 통해 다른 용도에 맞게 고쳐질(repurposed) 것이다. 이러한 예에서, 금속 층(902)은 다이-측 ETS 금속화 층(308)에 대한 보충 금속 층(304)을 형성하기 위해 사용될 것이다.
도 9b의 제조 스테이지(900B)에 도시된 바와 같이, 제조 프로세스(800)의 다음 예시적인 단계는, 이후의 프로세싱 단계에서, 형성된 다이-측 ETS 금속화 층(308)의 절연 층(320)에 내장될 금속 트레이스들(318(1), 318(3), 330)을 형성하는 것(도 8a의 블록(804))이다. 금속 트레이스들(318(1), 318(3), 330)은, 금속 층(908) 상에 다른 금속 층(324)(예를 들어, 구리 층)을 배치하고 금속 층(324)의 나머지 금속 부분들이 금속 트레이스들(318(1), 318(3), 330)을 형성하는 상태로 금속 층(324) 내에 개구부들(914)을 형성하도록 (예를 들어, 마스크를 통해 노출된 포토레지스트 층을 사용하여) 금속 층(324)을 패턴화함으로써 형성된다. 도 9c의 제조 스테이지(900C)에 도시된 바와 같이, 제조 프로세스(800)에서의 다음 예시적인 단계는, 절연 층(320)을 형성하기 위해 금속 층(324) 내의 형성된 금속 트레이스들(318(1), 318(3), 330)을 유전체 재료(916)로 라미네이팅하는 것(도 9b의 블록(806))이다. 이는 ETS 금속화 층(308)을 형성하기 위해 절연 층(320)에 금속 트레이스들(318(1), 318(3), 330)을 내장한다.
도 9d의 제조 스테이지(900D)에 도시된 바와 같이, 제조 프로세스(800)에서의 다음 예시적인 단계는, 상호연결부들을 만들 수 있도록 ETS 금속화 층(308)의 내장된 금속 트레이스들(318(1), 318(3), 330)을 노출하기 위해서 에칭될 금속 층(908)을 준비하기 위해 준비하기 위해 캐리어(910) 및 금속 층(906)을 제거하는 것(도 8b의 블록(808))이다. 금속 층(906)은 일반적으로 ETS 금속화 층(308)을 제조하기 위한 제조 프로세스의 부분으로서 완전히 에칭될 것이다. 그러나, 이러한 제조 프로세스(800)에서, 금속 층(906)은, ETS 금속화 층(308)의 금속 밀도를 증가시키기 위해서 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 형성하기 위해 선택적으로만 에칭됨으로써 다른 용도에 맞게 고쳐질 것이다. 따라서, 금속 층(906)은 보충 금속 층(304)을 형성할 것이다. 내장된 금속 트레이스들(318(1) 내지 318(3))이 금속 층(906)과 접촉하여 이미 형성되었기 때문에, 금속 층(906)이 선택적으로 에칭될 때, 에칭되지 않고 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 형성하는 금속 층(906)의 나머지 금속 재료는 이미 내장된 금속 트레이스들(318(1) 내지 318(3))에 결합되었을 것이다.
도 9e의 제조 스테이지(900E)에 도시된 바와 같이, 제조 프로세스(800)에서의 다음 예시적인 단계는, 보충 금속 층(304) 내에 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 형성하기 위해 선택적으로 에칭될 금속 층(908)을 준비하기 위해 금속 층(908) 상에 마스킹 재료의 마스킹 층(918)을 배치(즉, 라미네이팅)하는 것(도 8c의 블록(810)))이다. 예를 들어, 마스킹 층(918)은 화학적 또는 기계적 에칭 프로세스와 같은 금속 에칭 프로세스에 저항성인 재료로 만들어질 수 있다. 그런 다음, 도 9f의 제조 스테이지(900F)에 도시된 바와 같이, 제조 프로세스(800)에서의 다음 예시적인 단계는, 마스킹 층(918) 내에 개구부들(920)을 형성하기 위해 마스크를 통해 마스킹 층(918)을 노출하는 것(도 8d의 블록(812))이다. 개구부들(920)은 후속 에칭 프로세스에서 에칭될 금속 층(908) 내의 영역들 위에 형성되며, 여기서 마스킹 층(918)에 의해 보호되는 금속 층(908)의 나머지 금속 부분들은 보충 금속 층(304)으로서 금속 층(908) 내에 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 형성한다.
도 9g의 제조 스테이지(900G)에 도시된 바와 같이, 제조 프로세스(800)에서의 다음 예시적인 단계는, 개구부들(920)에 의해 노출된 금속 층(908) 내의 금속 재료를 에칭하기 위해 마스킹 층(918)에 형성된 개구부들(920) 내부를 에칭하는 것(도 8d의 블록(814))이다. 금속 층(908)의 영역들 위의 제거되지 않은 마스킹 층(918)은, 금속 층(908)이 다른 용도에 맞게 고쳐지도록 이러한 영역들이 에칭되는 것을 방지한다. 마스킹 층(918)에 의해 보호되는 금속 층(908)의 영역들은 에칭되지 않고 보충 금속 층(304)의 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 형성한다. 개구부들(920)은, 이상에서 논의된 바와 같이 내장된 금속 트레이스들(318(1) 내지 318(3)) 위로 완전히 연장되는 폭(W1)만큼 짧게 추가적인 금속 상호연결부들(306(1) 내지 306(3))을 남기는 도 9f의 제조 스테이지(900F)에 도시된 바와 같은 프로세스 단계에서 형성되었다는 것을 유의해야 한다. 이는, 도 9g의 제조 스테이지(900G)에 도시된 바와 같이 내장된 금속 트레이스들(318(1) 내지 318(3)) 내에 리세스들(342)을 형성한다. 도 9h의 제조 스테이지(900H)에 도시된 바와 같이, 제조 프로세스(800)에서의 다음 예시적인 단계는, 리세스들(342) 내부에 그리고 보충 금속 층(304) 내의 추가적인 금속 상호연결부들(306(1) 내지 306(3)) 위에 솔더 레지스트 층(332)을 형성하는 것(도 8d의 블록(816))이다. 도 9i의 제조 스테이지(900I)에 도시된 바와 같이, 제조 프로세스(800)에서의 다음 예시적인 단계는, 솔더 레지스트 층(332)의 상단 표면(922)을 마감(예를 들어, 연마)하는 것(도 8e의 블록(818))이다.
도 3a 내지 도 6b, 및 도 9a 내지 도 9i의 패키지 기판들을 포함하지만 이로 제한되지 않으며, 그리고 도 7 내지 도 8e의 예시적인 제조 프로세스들에 따르고, 그리고 도 8 내지 도 9c의 예시적인 제조 프로세스에 따른, 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용하는 IC 패키지들은 임의의 프로세서-기반 디바이스에 제공되거나 또는 통합될 수 있다. 예들은 제한 없이, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 로케이션 데이터 유닛, 모바일 로케이션 데이터 유닛, GPS(global positioning system) 디바이스, 휴대 전화, 셀룰러폰, 스마트폰, SIP(session initiation protocol) 전화, 태블릿, 패블릿(phablet), 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스(예컨대, 스마트 워치, 건강 또는 피트니스 추적기, 안경류 등), 데스크톱 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 구성요소, 항공 전자 시스템들, 드론, 및 멀티콥터(multicopter)를 포함한다.
이와 관련하여, 도 10은, 다이(들)를 포함하는 IC 패키지(1002)에 제공될 수 있는 회로를 포함하는 프로세서-기반 시스템(1000)의 일 예를 예시한다. IC 패키지(1002)는, 도 3a 내지 도 6b, 및 도 9a 내지 도 9i의 패키지 기판들을 포함하지만 이로 제한되지 않으며, 그리고 도 7 내지 도 8e의 예시적인 제조 프로세스들에 따르고, 그리고 본 명세서에서 개시된 임의의 양태들에 따른, 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용한다. 이러한 예에서, 프로세서-기반 시스템(1000)은 IC 패키지(1002) 내의 IC(1004)로서 그리고 SoC(system-on-a-chip)(1006)으로서 형성될 수도 있다. 프로세서-기반 시스템(1000)은, CPU 코어들 또는 프로세서 코어들로도 지칭될 수 있는 하나 이상의 프로세서들(1010)을 포함하는 중앙 프로세싱 유닛(central processing unit; CPU)(1008)을 포함한다. CPU(1008)는 일시적으로 저장된 데이터에 대한 신속한 액세스를 위해 CPU(1008)에 결합된 캐시 메모리(1012)를 가질 수 있다. CPU(1008)는 시스템 버스(1014)에 결합되고, 프로세서-기반 시스템(1000)에 포함된 마스터 및 슬레이브 디바이스들을 상호결합할 수 있다. 잘 알려진 바와 같이, CPU(1008)는 시스템 버스(1014)를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예를 들어, CPU(1008)는 버스 트랜잭션(transaction) 요청들을 슬레이브 디바이스의 일 예로서의 메모리 제어기(1016)로 통신할 수 있다. 도 10에 예시되지는 않았지만, 다수의 시스템 버스들(1014)이 제공될 수 있으며, 여기서, 각각의 시스템 버스(1014)는 상이한 패브릭(fabric)을 구성한다.
다른 마스터 및 슬레이브 디바이스들은 시스템 버스(1014)에 연결될 수 있다. 도 10에 예시된 바와 같이, 이러한 디바이스들은, 예들로서, 메모리 제어기(1016) 및 메모리 어레이(들)(1018)를 포함하는 메모리 시스템(1020), 하나 이상의 입력 디바이스들(1022), 하나 이상의 출력 디바이스들(1024), 하나 이상의 네트워크 인터페이스 디바이스들(1026), 및 하나 이상의 디스플레이 제어기들(1028)을 포함할 수 있다. 메모리 시스템(1020), 하나 이상의 입력 디바이스들(1022), 하나 이상의 출력 디바이스들(1024), 하나 이상의 네트워크 인터페이스 디바이스들(1026) 및 하나 이상의 디스플레이 제어기들(1028) 각각은 동일하거나 상이한 IC 패키지들(1002)에 제공될 수 있다. 입력 디바이스(들)(1022)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이로 제한되지 않는 임의의 유형의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(1024)는 오디오, 비디오, 다른 시각적 표시기들 등을 포함하지만 이로 제한되지 않는 임의의 유형의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(1026)는 네트워크(1030)로 그리고 네트워크(1030)로부터의 데이터의 교환을 가능하게 하도록 구성된 임의의 디바이스일 수 있다. 네트워크(1030)는 유선 또는 무선 네트워크, 사설 또는 공공 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), BLUETOOTH™ 네트워크 및 인터넷을 포함하지만 이로 제한되지 않는 임의의 유형의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(1026)는 임의의 유형의 원하는 통신 프로토콜을 지원하도록 구성될 수 있다.
CPU(1008)는 또한, 하나 이상의 디스플레이들(1032)로 전송되는 정보를 제어하기 위해 시스템 버스(1014)를 통해 디스플레이 제어기(들)(1028)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(1028)는 하나 이상의 비디오 프로세서들(1034)을 통해 디스플레이될 정보를 디스플레이(들)(1032)에 전송하고, 비디오 프로세서들(1034)은 디스플레이될 정보를 디스플레이(들)(1032)에 적합한 포맷으로 프로세싱한다. 디스플레이 제어기(들)(1028) 및 비디오 프로세서(들)(1034)는, 일 예로 CPU(1008)를 포함하는 동일하거나 상이한 IC 패키지(1002)에, 그리고 동일하거나 상이한 IC 패키지들(1002)에 IC들로서 포함될 수 있다. 디스플레이(들)(1032)는 CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이, LED(light emitting diode) 디스플레이 등을 포함하지만 이로 제한되지 않는 임의의 유형의 디스플레이를 포함할 수 있다.
도 11은 하나 이상의 IC들(1102)로부터 형성된 무선 주파수(radio frequency; RF) 구성요소들을 포함하는 예시적인 무선 통신 디바이스(1100)를 도시하며, 여기서 IC들(1102) 중 임의의 것은 다이(들)를 포함하는 IC 패키지(1103)에 포함될 수 있다. IC 패키지(1103)는, 도 3a 내지 도 6b, 및 도 9a 내지 도 9i의 패키지 기판들을 포함하지만 이로 제한되지 않으며, 그리고 도 7 내지 도 8e의 예시적인 제조 프로세스들에 따르고, 그리고 본 명세서에서 개시된 임의의 양태들에 따른, 다이-측 ETS 금속화 층과 패키지 기판 내의 다른 금속화 층(들) 사이의 금속 밀도 불일치를 피하거나 또는 감소시키기 위해 패키지 기판의 다이-측 ETS 금속화 층 내의 내장된 금속 트레이스들에 결합된 추가적인 금속 상호연결부들을 갖는 보충 금속 층을 이용한다. 무선 통신 디바이스(1100)는 예들로서, 위에서 언급된 디바이스들 중 임의의 디바이스를 포함하거나 그러한 디바이스에 제공될 수 있다. 도 11에 도시된 바와 같이, 무선 통신 디바이스(1100)는 트랜시버(1104) 및 데이터 프로세서(1106)를 포함한다. 데이터 프로세서(1106)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리를 포함할 수 있다. 트랜시버(1104)는 양방향 통신을 지원하는 송신기(1108) 및 수신기(1110)를 포함한다. 일반적으로, 무선 통신 디바이스(1100)는 임의의 수의 통신 시스템들 및 주파수 대역들에 대한 임의의 수의 송신기들(1108) 및/또는 수신기들(1110)을 포함할 수 있다. 트랜시버(1104)의 전부 또는 일부는 하나 이상의 아날로그 IC들, RF IC들(RFIC들), 믹싱된-신호 IC들 등 상에서 구현될 수 있다.
송신기(1108) 또는 수신기(1110)는 수퍼 헤테로다인(super-heterodyne) 아키텍처 또는 직접 변환 아키텍처로 구현될 수 있다. 수퍼 헤테로다인 아키텍처에서, 신호는 여러 스테이지들에서 RF와 기저대역 간에, 예컨대 한 스테이지에서 RF로부터 IF(intermediate frequency)로, 그리고 다음에 다른 스테이지에서 수신기(1110)를 위해 IF로부터 기저대역으로 주파수 변환된다. 직접 변환 아키텍처에서, 신호는 한 스테이지에서 RF와 기저대역 간에 주파수 변환된다. 수퍼-헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 사용하고 및/또는 상이한 요건들을 가질 수 있다. 도 11의 무선 통신 디바이스(1100)에서, 송신기(1108) 및 수신기(1110)는 직접 변환 아키텍처로 구현된다.
송신 경로에서, 데이터 프로세서(1106)는 송신될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기(1108)에 제공한다. 예시적인 무선 통신 디바이스(1100)에서, 데이터 프로세서(1106)는 데이터 프로세서(1106)에 의해 발생된 디지털 신호들을 추가 프로세싱을 위해 I 및 Q 아날로그 출력 신호들, 예컨대 I 및 Q 출력 전류들로 변환하기 위한 DAC(digital-to-analog converter)들(1112(1), 1112(2))을 포함한다.
송신기(1108) 내에서, 저역 통과 필터들(1114(1), 1114(2))은 각각 I 및 Q 아날로그 출력 신호들을 필터링하여, 이전의 디지털-아날로그 변환에 의해 야기된 원치 않는 신호들을 제거한다. AMP(amplifier)들(1116(1), 1116(2))은 저역 통과 필터들(1114(1), 1114(2))로부터의 신호들을 각각 증폭하여 I 및 Q 기저대역 신호들을 제공한다. 상향 변환기(1118)는 TX LO 신호 발생기(1122)로부터 믹서들(1120(1), 1120(2))을 통해 I 및 Q 송신(TX) LO(local oscillator) 신호들을 이용하여 I 및 Q 기저대역 신호들을 상향 변환하여 상향 변환된 신호(1124)를 제공한다. 필터(1126)는 상향 변환된 신호(1124)를 필터링하여 수신 주파수 대역에서의 노이즈뿐만 아니라 주파수 상향 변환에 의해 야기되는 원치 않는 신호들을 제거한다. PA(power amplifier)(1128)는 필터(1126)로부터의 상향 변환된 신호(1124)를 증폭하여 원하는 출력 전력 레벨을 획득하고 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치(1130)를 통해 라우팅되고 안테나(1132)를 통해 송신된다.
수신 경로에서, 안테나(1132)는 기지국들에 의해 송신된 신호들을 수신하고 수신된 RF 신호를 제공하는데, 이는 듀플렉서 또는 스위치(1130)를 통해 라우팅되고 LNA(low noise amplifier)(1134)에 제공된다. 듀플렉서 또는 스위치(1130)는 특정 수신(RX)-TX 듀플렉서 주파수 분리에 따라 동작하여, RX 신호들이 TX 신호들로부터 분리되게 하도록 설계된다. 수신된 RF 신호는 LNA(1134)에 의해 증폭되고 필터(1136)에 의해 필터링되어 원하는 RF 입력 신호를 획득한다. 하향 변환 믹서들(1138(1), 1138(2))은 필터(1136)의 출력을 RX LO 신호 발생기(1140)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 혼합하여 I 및 Q 기저대역 신호들을 발생시킨다. I 및 Q 기저대역 신호는 AMP(1142(1), 1142(2))에 의해 증폭되고 저역 통과 필터(1144(1), 1144(2))에 의해 추가로 필터링되어 데이터 프로세서(1106)에 제공되는 I 및 Q 아날로그 입력 신호를 얻는다. 본 예에서, 데이터 프로세서(1106)는 데이터 프로세서(1106)에 의해 추가 프로세싱되도록 아날로그 입력 신호들을 디지털 신호들로 변환하기 위한 ADC(analog-to-digital converter)들(1146(1), 1146(2))을 포함한다.
도 11의 무선 통신 디바이스(1100)에서, TX LO 신호 발생기(1122)는 주파수 상향 변환에 사용되는 I 및 Q TX LO 신호들을 발생시키는 한편, RX LO 신호 발생기(1140)는 주파수 하향 변환에 사용되는 I 및 Q RX LO 신호들을 발생시킨다. 각각의 LO 신호는 특정 기본 주파수를 갖는 주기적 신호이다. TX PLL(phase-locked loop) 회로(1148)는 데이터 프로세서(1106)로부터 타이밍 정보를 수신하고, TX LO 신호 발생기(1122)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 발생시킨다. 마찬가지로, RX PLL 회로(1150)는 데이터 프로세서(1106)로부터 타이밍 정보를 수신하고, RX LO 신호 발생기(1140)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는 데 사용되는 제어 신호를 발생시킨다.
당해 기술분야에서 통상의 지식을 가진 자들은 추가로, 본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘들이 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되어 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 전자 하드웨어, 또는 이 둘의 조합들로서 구현될 수 있다고 인식할 것이다. 본 명세서에 개시된 메모리는 임의의 타입 및 크기의 메모리일 수 있고, 임의의 타입의 원하는 정보를 저장하도록 구성될 수 있다. 이러한 상호 교환성을 명확히 설명하기 위해, 다양한 예시적인 구성요소들, 블록들, 모듈들, 회로들 및 단계들은 일반적으로 이들의 기능과 관련하여 위에서 설명되었다. 그러한 기능이 구현되는 방법은 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 결정들이 본 개시내용의 범위로부터 벗어나게 하는 것으로 해석되지는 않아야 한다.
본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들 및 회로들은 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 이들에 의해 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 명세서에 개시된 양태들은 하드웨어로 그리고 하드웨어에 저장되는 명령들로 구현될 수 있으며, 예를 들어, RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드디스크, 착탈식 디스크, CD-ROM, 또는 당해 기술분야에 공지된 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기입할 수 있도록 프로세서에 결합된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC은 원격 스테이션에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국, 또는 서버에 별개의 구성요소들로서 상주할 수 있다.
본 명세서의 임의의 예시적인 양태들에 설명된 동작 단계들은 예들 및 논의를 제공하도록 설명되는 것에 또한 유의한다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들로 수행될 수 있다. 더욱이, 단일의 동작 단계에서 설명된 동작들은 실제로 다수의 상이한 단계들에서 수행될 수 있다. 추가로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들이 조합될 수 있다. 흐름도 도면들에서 예시된 동작 단계들은, 당업자에게 용이하게 자명할 것과 같은 다수의 상이한 수정들을 당할 수 있음이 이해되어야 한다. 당업자는 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있음을 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이것들의 임의의 조합에 의해 표현될 수 있다.
본 개시내용의 앞선 설명은 임의의 당업자가 본 개시내용을 사용하거나 또는 실시할 수 있도록 제공된다. 본 개시내용에 대한 다양한 변형들이 당해 기술분야에서 통상의 지식을 가진 자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 일반 원리들은 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에서 설명된 예들 및 설계들로 한정되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위를 부여받아야 한다.
구현 예들이 하기의 번호가 매겨진 양태들/조항들에서 설명된다:
조항 1. 집적 회로(integrated circuit; IC) 패키지로서,
패키지 기판으로서,
제1 금속화 층을 포함하며, 상기 제1 금속화 층은,
제1 절연 층; 및
상기 제1 절연 층에 내장된 하나 이상의 제1 금속 트레이스들을 포함하는 제1 금속 층을 포함하는, 상기 패키지 기판; 및
상기 제1 금속화 층에 인접하게 배치되는 제2 금속 층으로서, 상기 제2 금속 층은 상기 제1 금속화 층의 상기 제1 금속 층 내의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 제2 금속 상호연결부들을 포함하는, 상기 제2 금속 층을 포함하는, IC 패키지.
조항 2. 조항 1에 있어서,
상기 제2 금속 층은 수직 방향으로 상기 제1 금속화 층의 제1 측면에 인접하게 배치되고,
상기 패키지 기판은,
상기 수직 방향으로 상기 제1 금속화 층의 제2 측면 상의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 수직 상호연결 액세스들(비아들)을 더 포함하는, IC 패키지.
조항 3. 조항 2에 있어서, 상기 패키지 기판은 하나 이상의 제3 금속 상호연결부들을 포함하는 제3 금속 층을 포함하는 제3 금속화 층을 더 포함하며,
상기 하나 이상의 비아들 중의 각각의 비아는 상기 하나 이상의 제3 금속 상호연결부들 중의 제3 금속 상호연결부에 결합되는, IC 패키지.
조항 4. 조항 3에 있어서, 상기 제3 금속화 층 내의 상기 하나 이상의 제3 금속 상호연결부들 중의 제3 금속 상호연결부에 각각 결합된 하나 이상의 외부 상호연결부들을 더 포함하는, IC 패키지.
조항 5. 조항 3 내지 조항 4 중 어느 한 조항에 있어서,
상기 하나 이상의 제1 금속 트레이스들 각각은 수직 방향으로 십이(12) 내지 십사(14) 마이크로미터(μm) 사이의 수직 방향으로의 제1 높이를 가지며,
상기 하나 이상의 제3 금속 상호연결부들 각각은 상기 수직 방향으로 십(10) 내지 이십(20) 마이크로미터(μm) 사이의 제2 높이를 갖는, IC 패키지.
조항 6. 조항 3 내지 조항 5 중 어느 한 조항에 있어서,
상기 하나 이상의 제1 금속 트레이스들은 수직 방향으로 제1 높이를 가지며,
상기 하나 이상의 제3 금속 상호연결부들은 상기 수직 방향으로 제2 높이를 갖고,
상기 제2 높이에 대한 상기 제1 높이의 비율은 적어도 8/20인, IC 패키지.
조항 7. 조항 1에 있어서, 상기 하나 이상의 제2 금속 상호연결부들 각각은 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스와 직접 접촉하는, IC 패키지.
조항 8. 조항 1 내지 조항 7 중 어느 한 조항에 있어서, 상기 제1 금속화 층에 인접한 솔더 레지스트 층을 더 포함하며,
상기 제2 금속 층은 상기 솔더 레지스트 층에 배치되는, IC 패키지.
조항 9. 조항 1 내지 조항 8 중 어느 한 조항에 있어서,
상기 제1 절연 층은 제1 표면을 포함하며,
상기 제2 금속 층은 상기 제1 표면에 인접하게 배치되는, IC 패키지.
조항 10. 조항 9에 있어서,
상기 제1 절연 층의 상기 제1 표면은 수평 방향으로 수평 평면에 배치되며,
상기 하나 이상의 제1 금속 트레이스들 각각의 적어도 일 부분은 수직 방향으로 상기 수평 평면까지 연장되는 제2 표면을 포함하는, IC 패키지.
조항 11. 조항 1 내지 조항 10 중 어느 한 조항에 있어서, 상기 하나 이상의 제2 금속 상호연결부들은 상기 제1 절연 층에 내장되지 않는, IC 패키지.
조항 12. 조항 1 내지 조항 11 중 어느 한 조항에 있어서, 상기 하나 이상의 제1 금속 트레이스들 각각은,
수직 방향으로 제1 높이를 갖는 외부 금속 부분; 및
상기 외부 금속 부분 내부에 배치되는 내부 금속 부분으로서, 상기 내부 금속 부분은 상기 수직 방향으로 상기 제1 높이보다 더 작은 제2 높이를 가지는, 상기 내부 금속 부분을 포함하는, IC 패키지.
조항 13. 조항 12에 있어서,
상기 제1 절연 층은 상기 제2 금속 층에 인접한 제1 표면을 포함하며, 상기 제1 표면은 수평 방향으로 제1 수평 평면에 배치되고,
상기 하나 이상의 제1 금속 트레이스들 각각에 대해,
상기 외부 금속 부분은,
상기 수평 방향으로 제2 수평 평면에 배치되는 제2 표면; 및
상기 수직 방향으로 상기 제2 표면 반대편에 있고 상기 제2 금속 층에 인접하는 제3 표면으로서, 상기 제3 표면은 상기 수직 방향으로 상기 제1 수평 평면과 상기 제2 수평 평면 사이에서 상기 수평 방향으로 제3 수평 평면에 배치되는, 상기 제3 표면을 포함하며,
상기 내부 금속 부분은,
상기 제2 수평 평면에 배치되는 제4 표면; 및
상기 수직 방향으로 상기 제4 표면 반대편에 있으며 상기 제2 금속 층에 인접하는 제5 표면으로서, 상기 제5 표면은 상기 제1 수평 평면에 배치되는, 상기 제5 표면을 포함하는, IC 패키지.
조항 14. 조항 1 내지 조항 13 중 어느 한 조항에 있어서,
상기 하나 이상의 제1 금속 트레이스들은 수직 방향으로 팔(8) 내지 십사(14) 마이크로미터(μm) 사이의 제1 높이를 가지며, 그리고
하나 이상의 제2 금속 상호연결부들은 상기 수직 방향으로 일(1) 내지 오(5) 마이크로미터(μm) 사이의 제2 높이를 갖는, IC 패키지.
조항 15. 조항 1 내지 조항 14 중 어느 한 조항에 있어서,
상기 하나 이상의 제1 금속 트레이스들 각각은 수직 방향으로 제1 높이를 가지며,
상기 하나 이상의 제2 금속 상호연결부들 각각은 상기 수직 방향으로 제2 높이를 갖고,
상기 제2 높이에 대한 상기 제1 높이의 비율은 적어도 8/5인, IC 패키지.
조항 16. 조항 1 내지 조항 15 중 어느 한 조항에 있어서, 상기 하나 이상의 제1 금속 트레이스들 각각은 수평 방향으로 칠(7) 마이크로미터(μm) 이하의 제1 폭을 가지며, 그리고
상기 수평 방향으로 구(9) 마이크로미터(μm) 이하의 제2 폭을 갖는 상기 하나 이상의 제1 금속 트레이스들 중의 인접한 제1 금속 트레이스들 사이의 하나 이상의 공간들을 더 포함하는, IC 패키지.
조항 17. 조항 1 내지 조항 16 중 어느 한 조항에 있어서, 상기 패키지 기판에 결합된 다이를 더 포함하는, IC 패키지.
조항 18. 조항 17에 있어서, 상기 다이는 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 다이 상호연결부들을 포함하는, IC 패키지.
조항 19. 조항 17 내지 조항 18 중 어느 한 조항에 있어서, 상기 하나 이상의 다이 상호연결부들 각각은 상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 상호연결부들 중의 제2 금속 상호연결부에 결합되는, IC 패키지.
조항 20. 조항 17 내지 조항 19 중 어느 한 조항에 있어서, 상기 제2 금속 층의 적어도 일 부분은 상기 다이와 상기 제1 금속화 층 사이에 수직 방향으로 배치되는, IC 패키지.
조항 21. 조항 17 내지 조항 20 중 어느 한 조항에 있어서, 상기 제2 금속 층은 수직 방향으로 상기 다이 외부에 배치되는, IC 패키지.
조항 22. 조항 1 내지 조항 21 중 어느 한 조항에 있어서, 셋톱 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; 글로벌 포지셔닝 시스템(global positioning system; GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜(session initiation protocol; SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; 개인 디지털 어시스턴트(personal digital assistant; PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크(digital video disc; DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 구성요소; 항공전자 시스템; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택되는 디바이스에 집적되는, IC 패키지.
조항 23. 집적 회로(integrated circuit; IC) 패키지를 제조하는 방법으로서,
패키지 기판을 형성하는 단계로서,
제1 금속화 층을 형성하는 단계를 포함하며, 상기 제1 금속화 층을 형성하는 단계는,
제1 절연 층을 형성하는 단계; 및
하나 이상의 제1 금속 트레이스들을 상기 제1 절연 층 내에 내장하여 상기 제1 절연 층 내에 제1 금속 층을 형성하는 단계를 포함하는, 상기 패키지 기판을 형성하는 단계;
상기 제1 금속화 층에 인접한 제2 금속 층 내에 하나 이상의 제2 금속 상호연결부들을 형성하는 단계; 및
상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 상호연결부들 각각을 상기 제1 금속화 층의 상기 제1 금속 층 내의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 결합하는 단계를 포함하는, 방법.
조항 24. 조항 23에 있어서,
상기 제2 금속 층 내에 상기 하나 이상의 제2 금속 상호연결부들을 형성하는 단계는, 수직 방향으로 상기 제1 금속화 층의 제1 측면에 인접한 상기 제2 금속 층 내에 상기 하나 이상의 제2 금속 상호연결부들을 형성하는 단계를 포함하며,
상기 패키지 기판을 형성하는 단계는,
상기 수직 방향으로 상기 제1 금속화 층의 제2 측면 상의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 수직 상호연결 액세스들(비아들)을 형성하는 단계를 더 포함하는, 방법.
조항 25. 조항 24에 있어서, 상기 패키지 기판을 형성하는 단계는, 하나 이상의 제3 금속 상호연결부들을 포함하는 제3 금속 층을 포함하는 제3 금속화 층을 형성하는 단계를 더 포함하며,
상기 제3 금속 층 내의 상기 하나 이상의 제3 금속 상호연결부들 각각을 상기 하나 이상의 비아들 중의 비아에 결합하는 단계를 더 포함하는, 방법.
조항 26. 조항 23에 있어서, 상기 하나 이상의 제2 금속 상호연결부들 각각을 결합하는 단계는, 상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 상호연결부들 각각을 상기 제1 금속화 층의 상기 제1 금속 층 내의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스와 접촉하도록 배치하는 단계를 포함하는, 방법.
조항 27. 조항 23 내지 조항 26 중 어느 한 조항에 있어서, 상기 제2 금속 층이 솔더 레지스트 층에 배치되도록 상기 제2 금속 층 위에 그리고 상기 제1 금속화 층에 인접하게 상기 솔더 레지스트 층을 형성하는 단계를 더 포함하는, 방법.
조항 28. 조항 23 내지 조항 27 중 어느 한 조항에 있어서,
상기 제1 절연 층을 형성하는 단계는 수평 방향으로 수평 평면에 배치된 제1 표면을 형성하는 단계를 더 포함하며,
상기 하나 이상의 제1 금속 트레이스들을 상기 제1 절연 층에 내장하는 단계는, 수직 방향으로 상기 수평 평면까지 연장되는 상기 하나 이상의 제1 금속 트레이스들의 적어도 일 부분에 제2 표면을 형성하는 단계를 더 포함하는, 방법.
조항 29. 조항 23 내지 조항 28 중 어느 한 조항에 있어서, 상기 하나 이상의 제2 금속 상호연결부들을 상기 제1 절연 층에 내장하지 않는 단계를 더 포함하는, 방법.
조항 30. 조항 23 내지 조항 29 중 어느 한 조항에 있어서, 상기 패키지 기판에 결합된 다이를 결합하는 단계를 더 포함하는, 방법.
조항 31. 조항 30에 있어서, 상기 다이를 결합하는 단계는, 상기 다이의 적어도 하나의 다이 상호연결부를 상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 상호연결부들 중의 제2 금속 상호연결부들에 결합하는 단계를 포함하는, 방법.
조항 32. 조항 23 내지 조항 31 중 어느 한 조항에 있어서,
캐리어를 제공하는 단계;
상기 캐리어 상에 제2 금속 층을 형성하는 단계; 및
상기 제2 금속 층 상에 배치된 상기 제1 금속 층에 상기 하나 이상의 제1 금속 트레이스들을 형성하는 단계를 더 포함하는, 방법.
조항 33. 조항 32에 있어서, 하나 이상의 제1 금속 트레이스들을 상기 제1 절연 층에 내장하는 단계는,
상기 제1 금속 층에 상기 하나 이상의 제1 금속 트레이스들을 형성하는 단계; 및
상기 제1 금속 층 내의 상기 하나 이상의 제1 금속 트레이스들을 상기 제1 절연 층을 형성하는 유전체 재료로 라미네이팅하는 단계를 포함하는, 방법.
조항 34. 조항 33에 있어서,
상기 제2 금속 층 상에 마스킹 층을 배치하는 단계;
상기 제2 금속 층 위의 상기 마스킹 층에 하나 이상의 개구부들을 형성하기 위해 상기 마스킹 층을 노출하는 단계; 및
에칭되지 않은 상기 제2 금속 층 내에 상기 하나 이상의 제2 금속 상호연결부들을 형성하기 위해 상기 하나 이상의 개구부들로부터 노출된 상기 제2 금속 층 내로 상기 하나 이상의 개구부들 내부를 에칭하는 단계를 더 포함하는, 방법.
조항 35. 조항 34에 있어서, 상기 제2 금속 층 상에 솔더 레지스트 층을 형성하는 단계를 더 포함하는, 방법.

Claims (35)

  1. 집적 회로(integrated circuit; IC) 패키지로서,
    패키지 기판으로서,
    제1 금속화 층을 포함하며, 상기 제1 금속화 층은,
    제1 절연 층; 및
    상기 제1 절연 층에 내장된 하나 이상의 제1 금속 트레이스들을 포함하는 제1 금속 층을 포함하는, 상기 패키지 기판; 및
    상기 제1 금속화 층에 인접하게 배치되는 제2 금속 층으로서, 상기 제2 금속 층은 상기 제1 금속화 층의 상기 제1 금속 층 내의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 제2 금속 상호연결부들을 포함하는, 상기 제2 금속 층을 포함하는, IC 패키지.
  2. 제1항에 있어서,
    상기 제2 금속 층은 수직 방향으로 상기 제1 금속화 층의 제1 측면에 인접하게 배치되고,
    상기 패키지 기판은,
    상기 수직 방향으로 상기 제1 금속화 층의 제2 측면 상의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 수직 상호연결 액세스들(비아들)을 더 포함하는, IC 패키지.
  3. 제2항에 있어서, 상기 패키지 기판은 하나 이상의 제3 금속 상호연결부들을 포함하는 제3 금속 층을 포함하는 제3 금속화 층을 더 포함하며,
    상기 하나 이상의 비아들 중의 각각의 비아는 상기 하나 이상의 제3 금속 상호연결부들 중의 제3 금속 상호연결부에 결합되는, IC 패키지.
  4. 제3항에 있어서, 상기 제3 금속화 층 내의 상기 하나 이상의 제3 금속 상호연결부들 중의 제3 금속 상호연결부에 각각 결합된 하나 이상의 외부 상호연결부들을 더 포함하는, IC 패키지.
  5. 제3항에 있어서,
    상기 하나 이상의 제1 금속 트레이스들 각각은 수직 방향으로 십이(12) 내지 십사(14) 마이크로미터(μm) 사이의 수직 방향으로의 제1 높이를 가지며,
    상기 하나 이상의 제3 금속 상호연결부들 각각은 상기 수직 방향으로 십(10) 내지 이십(20) 마이크로미터(μm) 사이의 제2 높이를 갖는, IC 패키지.
  6. 제3항에 있어서,
    상기 하나 이상의 제1 금속 트레이스들은 수직 방향으로 제1 높이를 가지며,
    상기 하나 이상의 제3 금속 상호연결부들은 상기 수직 방향으로 제2 높이를 갖고,
    상기 제2 높이에 대한 상기 제1 높이의 비율은 적어도 8/20인, IC 패키지.
  7. 제1항에 있어서, 상기 하나 이상의 제2 금속 상호연결부들 각각은 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스와 직접 접촉하는, IC 패키지.
  8. 제1항에 있어서, 상기 제1 금속화 층에 인접한 솔더 레지스트 층을 더 포함하며,
    상기 제2 금속 층은 상기 솔더 레지스트 층에 배치되는, IC 패키지.
  9. 제1항에 있어서,
    상기 제1 절연 층은 제1 표면을 포함하며,
    상기 제2 금속 층은 상기 제1 표면에 인접하게 배치되는, IC 패키지.
  10. 제9항에 있어서,
    상기 제1 절연 층의 상기 제1 표면은 수평 방향으로 수평 평면에 배치되며,
    상기 하나 이상의 제1 금속 트레이스들 각각의 적어도 일 부분은 수직 방향으로 상기 수평 평면까지 연장되는 제2 표면을 포함하는, IC 패키지.
  11. 제1항에 있어서, 상기 하나 이상의 제2 금속 상호연결부들은 상기 제1 절연 층에 내장되지 않는, IC 패키지.
  12. 제1항에 있어서, 상기 하나 이상의 제1 금속 트레이스들 각각은,
    수직 방향으로 제1 높이를 갖는 외부 금속 부분; 및
    상기 외부 금속 부분 내부에 배치되는 내부 금속 부분으로서, 상기 내부 금속 부분은 상기 수직 방향으로 상기 제1 높이보다 더 작은 제2 높이를 가지는, 상기 내부 금속 부분을 포함하는, IC 패키지.
  13. 제12항에 있어서,
    상기 제1 절연 층은 상기 제2 금속 층에 인접한 제1 표면을 포함하며, 상기 제1 표면은 수평 방향으로 제1 수평 평면에 배치되고,
    상기 하나 이상의 제1 금속 트레이스들 각각에 대해,
    상기 외부 금속 부분은,
    상기 수평 방향으로 제2 수평 평면에 배치되는 제2 표면; 및
    상기 수직 방향으로 상기 제2 표면 반대편에 있고 상기 제2 금속 층에 인접하는 제3 표면으로서, 상기 제3 표면은 상기 수직 방향으로 상기 제1 수평 평면과 상기 제2 수평 평면 사이에서 상기 수평 방향으로 제3 수평 평면에 배치되는, 상기 제3 표면을 포함하며,
    상기 내부 금속 부분은,
    상기 제2 수평 평면에 배치되는 제4 표면; 및
    상기 수직 방향으로 상기 제4 표면 반대편에 있으며 상기 제2 금속 층에 인접하는 제5 표면으로서, 상기 제5 표면은 상기 제1 수평 평면에 배치되는, 상기 제5 표면을 포함하는, IC 패키지.
  14. 제1항에 있어서,
    상기 하나 이상의 제1 금속 트레이스들은 수직 방향으로 팔(8) 내지 십사(14) 마이크로미터(μm) 사이의 제1 높이를 가지며, 그리고
    하나 이상의 제2 금속 상호연결부들은 상기 수직 방향으로 일(1) 내지 오(5) 마이크로미터(μm) 사이의 제2 높이를 갖는, IC 패키지.
  15. 제1항에 있어서,
    상기 하나 이상의 제1 금속 트레이스들 각각은 수직 방향으로 제1 높이를 가지며,
    상기 하나 이상의 제2 금속 상호연결부들 각각은 상기 수직 방향으로 제2 높이를 갖고,
    상기 제2 높이에 대한 상기 제1 높이의 비율은 적어도 8/5인, IC 패키지.
  16. 제1항에 있어서, 상기 하나 이상의 제1 금속 트레이스들 각각은 수평 방향으로 칠(7) 마이크로미터(μm) 이하의 제1 폭을 가지며, 그리고
    상기 수평 방향으로 구(9) 마이크로미터(μm) 이하의 제2 폭을 갖는 상기 하나 이상의 제1 금속 트레이스들 중의 인접한 제1 금속 트레이스들 사이의 하나 이상의 공간들을 더 포함하는, IC 패키지.
  17. 제1항에 있어서, 상기 패키지 기판에 결합된 다이를 더 포함하는, IC 패키지.
  18. 제17항에 있어서, 상기 다이는 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 다이 상호연결부들을 포함하는, IC 패키지.
  19. 제18항에 있어서, 상기 하나 이상의 다이 상호연결부들 각각은 상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 상호연결부들 중의 제2 금속 상호연결부에 결합되는, IC 패키지.
  20. 제17항에 있어서, 상기 제2 금속 층의 적어도 일 부분은 상기 다이와 상기 제1 금속화 층 사이에 수직 방향으로 배치되는, IC 패키지.
  21. 제17항에 있어서, 상기 제2 금속 층은 수직 방향으로 상기 다이 외부에 배치되는, IC 패키지.
  22. 제1항에 있어서, 셋톱 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 모바일 위치 데이터 유닛; 글로벌 포지셔닝 시스템(global positioning system; GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜(session initiation protocol; SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크톱 컴퓨터; 개인 디지털 어시스턴트(personal digital assistant; PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크(digital video disc; DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 구성요소; 항공전자 시스템; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택되는 디바이스에 집적되는, IC 패키지.
  23. 집적 회로(integrated circuit; IC) 패키지를 제조하는 방법으로서,
    패키지 기판을 형성하는 단계로서,
    제1 금속화 층을 형성하는 단계를 포함하며, 상기 제1 금속화 층을 형성하는 단계는,
    제1 절연 층을 형성하는 단계; 및
    하나 이상의 제1 금속 트레이스들을 상기 제1 절연 층 내에 내장하여 상기 제1 절연 층 내에 제1 금속 층을 형성하는 단계를 포함하는, 상기 패키지 기판을 형성하는 단계;
    상기 제1 금속화 층에 인접한 제2 금속 층 내에 하나 이상의 제2 금속 상호연결부들을 형성하는 단계; 및
    상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 상호연결부들 각각을 상기 제1 금속화 층의 상기 제1 금속 층 내의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 결합하는 단계를 포함하는, IC 패키지를 제조하는 방법.
  24. 제23항에 있어서,
    상기 제2 금속 층 내에 상기 하나 이상의 제2 금속 상호연결부들을 형성하는 단계는, 수직 방향으로 상기 제1 금속화 층의 제1 측면에 인접한 상기 제2 금속 층 내에 상기 하나 이상의 제2 금속 상호연결부들을 형성하는 단계를 포함하며,
    상기 패키지 기판을 형성하는 단계는,
    상기 수직 방향으로 상기 제1 금속화 층의 제2 측면 상의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스에 각각 결합된 하나 이상의 수직 상호연결 액세스들(비아들)을 형성하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  25. 제24항에 있어서, 상기 패키지 기판을 형성하는 단계는, 하나 이상의 제3 금속 상호연결부들을 포함하는 제3 금속 층을 포함하는 제3 금속화 층을 형성하는 단계를 더 포함하며,
    상기 제3 금속 층 내의 상기 하나 이상의 제3 금속 상호연결부들 각각을 상기 하나 이상의 비아들 중의 비아에 결합하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  26. 제23항에 있어서, 상기 하나 이상의 제2 금속 상호연결부들 각각을 결합하는 단계는, 상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 상호연결부들 각각을 상기 제1 금속화 층의 상기 제1 금속 층 내의 상기 하나 이상의 제1 금속 트레이스들 중의 제1 금속 트레이스와 접촉하도록 배치하는 단계를 포함하는, IC 패키지를 제조하는 방법.
  27. 제23항에 있어서, 상기 제2 금속 층이 솔더 레지스트 층에 배치되도록 상기 제2 금속 층 위에 그리고 상기 제1 금속화 층에 인접하게 상기 솔더 레지스트 층을 형성하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  28. 제23항에 있어서,
    상기 제1 절연 층을 형성하는 단계는 수평 방향으로 수평 평면에 배치된 제1 표면을 형성하는 단계를 더 포함하며,
    상기 하나 이상의 제1 금속 트레이스들을 상기 제1 절연 층에 내장하는 단계는, 수직 방향으로 상기 수평 평면까지 연장되는 상기 하나 이상의 제1 금속 트레이스들의 적어도 일 부분에 제2 표면을 형성하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  29. 제23항에 있어서, 상기 하나 이상의 제2 금속 상호연결부들을 상기 제1 절연 층에 내장하지 않는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  30. 제23항에 있어서, 상기 패키지 기판에 결합된 다이를 결합하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  31. 제30항에 있어서, 상기 다이를 결합하는 단계는, 상기 다이의 적어도 하나의 다이 상호연결부를 상기 제2 금속 층 내의 상기 하나 이상의 제2 금속 상호연결부들 중의 제2 금속 상호연결부들에 결합하는 단계를 포함하는, IC 패키지를 제조하는 방법.
  32. 제23항에 있어서,
    캐리어를 제공하는 단계;
    상기 캐리어 상에 제2 금속 층을 형성하는 단계; 및
    상기 제2 금속 층 상에 배치된 상기 제1 금속 층에 상기 하나 이상의 제1 금속 트레이스들을 형성하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  33. 제32항에 있어서, 하나 이상의 제1 금속 트레이스들을 상기 제1 절연 층에 내장하는 단계는,
    상기 제1 금속 층에 상기 하나 이상의 제1 금속 트레이스들을 형성하는 단계; 및
    상기 제1 금속 층 내의 상기 하나 이상의 제1 금속 트레이스들을 상기 제1 절연 층을 형성하는 유전체 재료로 라미네이팅하는 단계를 포함하는, IC 패키지를 제조하는 방법.
  34. 제33항에 있어서,
    상기 제2 금속 층 상에 마스킹 층을 배치하는 단계;
    상기 제2 금속 층 위의 상기 마스킹 층에 하나 이상의 개구부들을 형성하기 위해 상기 마스킹 층을 노출하는 단계; 및
    에칭되지 않은 상기 제2 금속 층 내에 상기 하나 이상의 제2 금속 상호연결부들을 형성하기 위해 상기 하나 이상의 개구부들로부터 노출된 상기 제2 금속 층 내로 상기 하나 이상의 개구부들 내부를 에칭하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
  35. 제34항에 있어서, 상기 제2 금속 층 상에 솔더 레지스트 층을 형성하는 단계를 더 포함하는, IC 패키지를 제조하는 방법.
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