KR20240035937A - 화소 구동 회로, 그 구동 방법 및 표시 패널 - Google Patents

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KR20240035937A
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circuit
node
signal
reset
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야오 황
번롄 왕
밍 후
랑 류
카이 장
웨이윈 황
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보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

본 발명은 화소 구동 회로, 그 구동 방법 및 표시 패널에 관한 것이다. 화소 구동 회로는 구동 트랜지스터(T3), 데이터 기입 회로(7), 임계값 보상 회로(8), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다. 구동 트랜지스터(T3)는 게이트가 제1 노드(N1)에 연결되고, 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결된다. 데이터 기입 회로(7)는 제1 게이트 구동 신호단(G1)의 신호에 응답하여 데이터 신호단(Da)의 신호를 제2 노드(N2)로 전송한다. 임계값 보상 회로(8)는 제2 게이트 구동 신호단(G2)의 신호에 응답하여 제1 노드(N1)와 제3 노드(N3)를 연통한다. 제1 커패시터(C1)는 제1 노드(N1)와 제1 게이트 구동 신호단(G1) 사이에 연결된다. 제2 커패시터(C2)는 제1 노드(N1)와 제2 게이트 구동 신호단(G2) 사이에 연결된다. 데이터 기입 회로(7)의 도통 레벨은 로우 레벨이고, 임계값 보상 회로(8)의 도통 레벨은 하이 레벨이며, 제1 커패시터(C1)의 커패시턴스 값은 제2 커패시터(C2)의 커패시턴스 값보다 크다. 이 화소 구동 회로가 적용되는 표시 패널은 소비 전력이 낮다.

Description

화소 구동 회로, 그 구동 방법 및 표시 패널
본 개시는 표시 기술 분야에 관한 것으로, 특히 화소 구동 회로, 그 구동 방법 및 표시 패널에 관한 것이다.
종래에는 발광 단계에서 구동 트랜지스터의 누설 전류를 줄이기 위해 LTPO(Low Temperature Polycrystalline Oxide) 기술을 이용하여 화소 구동 회로를 형성할 수 있다.
LTPO 기술로 형성된 표시 패널은 N형의 산화물 트랜지스터와 P형의 저온 폴리실리콘 트랜지스터를 포함하며, 산화물 트랜지스터는 게이트 구동 신호를 제공받기 위해 별도의 게이트선이 필요하며 이 게이트선 상의 전압 변화는 표시 패널의 정상적인 구동에 불량의 영향을 미친다.
상기 배경기술 부분에 개시된 정보는 본 개시의 배경에 대한 이해를 돕기 위한 것일 뿐, 당업자에게 공지된 선행기술을 구성하지 않는 정보를 포함할 수 있음을 유의하여야 한다.
본 개시의 일 양태에 따르면, 화소 구동 회로가 제공된다. 상기 화소 구동 회로는 구동 트랜지스터, 데이터 기입 회로, 임계값 보상 회로, 제1 커패시터 및 제2 커패시터를 포함한다. 구동 트랜지스터는 게이트가 제1 노드에 연결되고, 제1 전극이 제2 노드에 연결되고, 제2 전극이 제3 노드에 연결된다. 데이터 기입 회로는 상기 제2 노드 및 데이터 신호단에 연결되고, 제1 게이트 구동 신호단의 신호에 응답하여 상기 데이터 신호단의 신호를 상기 제2 노드로 전송한다. 임계값 보상 회로는 상기 제1 노드, 제3 노드 및 제2 게이트 구동 신호단에 연결되고, 상기 제2 게이트 구동 신호단의 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통한다. 제1 커패시터는 상기 제1 노드와 상기 제1 게이트 구동 신호단 사이에 연결된다. 제2 커패시터는 상기 제1 노드와 상기 제2 게이트 구동 신호단 사이에 연결된다. 여기서, 상기 데이터 기입 회로의 도통 레벨은 로우 레벨이고, 상기 임계값 보상 회로의 도통 레벨은 하이 레벨이고, 상기 제1 커패시터의 커패시턴스 값은 상기 제2 커패시터의 커패시턴스 값보다 크다.
본 개시의 예시적인 실시예에서, 상기 제1 커패시터의 커패시턴스 값은 C1이고, 상기 제2 커패시터의 커패시턴스 값은 C2이고, C1 / C2는 1.5 이상 4 이하이다.
본 개시의 예시적인 실시예에서, 상기 데이터 기입 회로는 P형의 제4 트랜지스터를 포함하고, 제4 트랜지스터는 게이트가 상기 제1 게이트 구동 신호단에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 데이터 신호단에 연결되며, 상기 임계값 보상 회로는 N형의 제2 트랜지스터를 포함하고, 제2 트랜지스터는 게이트가 상기 제2 게이트 구동 신호단에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결된다.
본 개시의 예시적인 실시예에서, 상기 구동 트랜지스터는 P형의 트랜지스터이고, 상기 화소 구동 회로는 제어 회로 및 결합 회로를 더 포함한다. 제어 회로는 제2 전원단, 제2 노드, 제3 노드, 제4 노드 및 인에이블 신호단에 연결되고, 상기 인에이블 신호단의 신호에 응답하여 상기 제2 전원단의 신호를 상기 제2 노드로 전송되고, 상기 인에이블 신호단의 신호에 응답하여 상기 제3 노드와 상기 제4 노드를 연통하며, 결합 회로는 상기 제1 노드와 상기 제2 전원단 사이에 연결된다.
본 개시의 예시적인 실시예에서, 상기 화소 구동 회로는 상기 제1 노드, 제1 초기 신호단 및 제1 리셋 신호단에 연결되고, 상기 제1 리셋 신호단의 신호에 응답하여 상기 제1 초기 신호단의 신호를 상기 제1 노드로 전송하는 제1 리셋 회로를 더 포함한다.
본 개시의 예시적인 실시예에서, 상기 제4 노드는 발광부에 연결되고, 상기 화소 구동 회로는 상기 제4 노드, 제2 초기 신호단 및 제3 리셋 신호단에 연결되고, 상기 제3 리셋 신호단의 신호에 응답하여 상기 제2 초기 신호단의 신호를 상기 제4 노드로 전송하는 제3 리셋 회로를 더 포함한다.
본 개시의 예시적인 실시예에서, 상기 화소 구동 회로는 상기 제2 노드 및 제1 전원단에 연결되고, 제어 신호에 응답하여 상기 제1 전원단의 신호를 상기 제2 노드로 전송하는 제2 리셋 회로를 더 포함한다.
본 개시의 예시적인 실시예에서, 상기 구동 트랜지스터는 P형의 트랜지스터이고, 상기 화소 구동 회로는 제어 회로 및 제3 리셋 회로를 더 포함한다. 제어 회로는 제2 전원단, 제2 노드, 제3 노드, 제4 노드 및 인에이블 신호단에 연결되고, 상기 인에이블 신호단의 신호에 응답하여 상기 제2 전원단의 신호를 상기 제2 노드로 전송하며, 상기 인에이블 신호단의 신호에 응답하여 상기 제3 노드와 상기 제4 노드를 연통하며; 제3 리셋 회로는 상기 제4 노드, 제2 초기 신호단 및 제3 리셋 신호단에 연결되고, 상기 제3 리셋 신호단의 신호에 응답하여 상기 제2 초기 신호단의 신호를 상기 제4 노드로 전송한다. 상기 제1 리셋 회로의 도통 신호는 상기 제3 리셋 회로의 도통 신호와 극성이 반대이고, 상기 제1 리셋 신호단의 신호는 상기 제3 리셋 신호단의 신호와 극성이 반대이며, 상기 제2 리셋 회로의 도통 레벨은 상기 제1 리셋 회로의 도통 레벨과 극성이 반대이며, 상기 제2 리셋 회로는 상기 제3 리셋 신호단에도 연결되고, 상기 제2 리셋 회로는 상기 제3 리셋 신호단의 신호에 응답하여 상기 제1 전원단의 신호를 상기 제2 노드로 전송한다.
본 개시의 예시적인 실시예에서, 상기 제1 전원단은 상기 제2 전원단과 공유된다.
본 개시의 예시적인 실시예에서, 상기 결합 회로는 상기 제1 노드와 상기 제2 전원단 사이에 연결되는 제3 커패시터를 포함하고, 상기 제3 커패시터의 커패시턴스 값은 상기 제1 커패시터의 커패시턴스 값보다 크고, 상기 제3 커패시터의 커패시턴스 값은 상기 제2 커패시터의 커패시턴스 값보다 크다.
본 개시의 예시적인 실시예에서, 상기 제어 회로는 게이트가 상기 인에이블 신호단에 연결되고, 제1 전극이 상기 제2 전원단에 연결되며, 제2 전극이 상기 제2 노드에 연결되는 제5 트랜지스터; 및 게이트가 상기 인에이블 신호단에 연결되고, 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되는 제6 트랜지스터; 를 포함한다.
본 개시의 예시적인 실시예에서, 상기 제1 리셋 회로는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 게이트가 상기 제1 리셋 신호단에 연결되고, 제1 전극이 상기 제1 초기 신호단에 연결되고, 제2 전극이 상기 제1 노드에 연결되며, 상기 제3 리셋 회로는 제7 트랜지스터를 포함하고, 상기 제7 트랜지스터는 게이트가 상기 제3 리셋 신호단에 연결되고, 제1 전극이 상기 제2 초기 신호단에 연결되고, 제2 전극이 상기 제4 노드에 연결되며, 상기 제2 리셋 회로는 제8 트랜지스터를 포함하고, 상기 제8 트랜지스터는 게이트가 상기 제3 리셋 신호단에 연결되고, 제1 전극이 상기 제1 전원단에 연결되고, 제2 전극이 상기 제2 노드에 연결되며, 여기서, 상기 제1 트랜지스터는 N형의 트랜지스터이고, 제7 트랜지스터 및 제8 트랜지스터는 P형의 트랜지스터이다.
본 개시의 예시적인 실시예에서, 상기 데이터 기입 회로는 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터는 게이트가 상기 제1 게이트 구동 신호단에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 데이터 신호단에 연결되며, 상기 임계값 보상 회로는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 게이트가 상기 제2 게이트 구동 신호단에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 상기 화소 구동 회로는 제어 회로, 결합 회로, 제1 리셋 회로, 제3 리셋 회로 및 제2 리셋 회로를 더 포함하고, 상기 제어 회로는, 게이트가 인에이블 신호단에 연결되고, 제1 전극이 제2 전원단에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제5 트랜지스터; 및 게이트가 상기 인에이블 신호단에 연결되고, 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결되는 제6 트랜지스터; 를 포함하고, 상기 결합 회로는, 상기 제1 노드와 상기 제2 전원단 사이에 연결되는 제3 커패시터를 포함하고, 상기 제1 리셋 회로는, 게이트가 제1 리셋 신호단에 연결되고, 제1 전극이 제1 초기 신호단에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제1 트랜지스터를 포함하고, 상기 제3 리셋 회로는, 게이트가 제3 리셋 신호단에 연결되고, 제1 전극이 제2 초기 신호단에 연결되고, 제2 전극이 상기 제4 노드에 연결되는 제7 트랜지스터를 포함하고, 상기 제2 리셋 회로는, 게이트가 상기 제3 리셋 신호단에 연결되고, 제1 전극이 제1 전원단에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제8 트랜지스터를 포함하고, 여기서, 상기 제1 트랜지스터 및 제2 트랜지스터는 산화물 트랜지스터이고, 상기 구동 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터는 저온 폴리실리콘 트랜지스터이다.
본 개시의 일 형태에 따르면, 상기 화소 구동 회로를 구동하는 화소 구동 회로의 구동 방법이 제공되며,
리셋 단계에서, 상기 인에이블 신호단, 제1 리셋 신호단 및 제1 게이트 구동 신호단에 하이 레벨의 신호를 입력하고, 상기 제2 게이트 구동 신호단 및 제3 리셋 신호단에 로우 레벨의 신호를 입력하는 것;
임계값 보상 단계에서, 상기 인에이블 신호단, 제2 게이트 구동 신호단 및 제3 리셋 신호단에 하이 레벨의 신호를 입력하고, 상기 제1 리셋 신호단 및 제1 게이트 구동 신호단에 로우 레벨의 신호를 입력하는 것; 및
발광 단계에서, 상기 제3 리셋 신호단 및 제1 게이트 구동 신호단에 하이 레벨의 신호를 입력하고, 상기 인에이블 신호단, 제2 게이트 구동 신호단 및 제1 리셋 신호단에 로우 레벨의 신호를 입력 하는 것; 을 포함한다.
본 개시의 일 양태에 따르면, 상기 화소 구동 회로를 포함하는 표시 패널이 제공된다.
본 개시의 일 양태에 따르면, 화소 구동 회로를 포함하는 표시 패널이 제공된다. 상기 화소 구동 회로는 구동 트랜지스터; 게이트가 제2 게이트선 및 제3 게이트선에 연결되고, 제1 전극이 상기 구동 트랜지스터의 게이트에 연결되고, 제2 전극이 상기 구동 트랜지스터의 제2 전극에 연결되는 N형의 제2 트랜지스터; 게이트가 제1 게이트선에 연결되고, 제1 전극이 데이터 선에 연결되고, 제2 전극이 상기 구동 트랜지스터의 제1 전극에 연결되는 P형의 제4 트랜지스터; 제1 전극이 상기 제1 게이트선에 연결되고, 제2 전극이 상기 구동 트랜지스터의 게이트에 연결되는 제1 커패시터; 및 제1 전극이 상기 제2 게이트선 및 상기 제3 게이트선에 연결되고, 제2 전극이 상기 구동 트랜지스터의 게이트에 연결되는 제2 커패시터; 를 포함하고, 여기서, 상기 제1 게이트선의 신호는 상기 제2 게이트선의 신호와 극성이 반대이고, 상기 제1 커패시터의 커패시턴스 값은 상기 제2 커패시터의 커패시턴스 값보다 크다. 상기 표시 패널은, 베이스 기판; 상기 베이스 기판의 일측에 위치하고, 제1 도전부 및 상기 제1 게이트선을 포함하며, 상기 제1 도전부는 상기 구동 트랜지스터의 게이트를 형성하기 위해 사용되며, 상기 베이스 기판 상의 상기 제1 게이트선의 정투영은 제1 방향을 따라 연장되는 제1 도전층; 상기 제1 도전층의 상기 베이스 기판으로부터 떨어진 측에 위치하고, 상기 제2 게이트선을 포함하고, 상기 베이스 기판 상의 상기 제2 게이트선의 정투영은 상기 제1 방향을 따라 연장되는 제2 도전층; 상기 제2 도전층의 상기 베이스 기판으로부터 떨어진 측에 위치하고, 제1 활성부, 제2 활성부 및 제3 활성부를 포함하고, 상기 제2 활성부는 상기 제1 활성부와 상기 제1 활성부 사이에 연결되고, 상기 제1 활성부는 상기 제2 트랜지스터의 채널 영역을 형성하기 위해 사용되고, 상기 베이스 기판 상의 상기 제2 게이트 선의 정투영은 상기 베이스 기판 상의 상기 제1 활성부의 정투영을 덮는 제2 활성층; 상기 제2 활성층의 상기 베이스 기판으로부터 떨어진 측에 위치하고, 상기 제3 게이트선을 포함하고, 상기 베이스 기판 상의 상기 제3 게이트선의 정투영은 상기 제1 방향을 따라 연장되고, 상기 베이스 기판 상의 상기 제3 게이트선의 정투영은 상기 베이스 기판 상의 상기 제1 활성부의 정투영을 덮는 제3 도전층; 및 상기 제3 도전층의 상기 베이스 기판으로부터 떨어진 측에 위치하고, 연결부를 포함하고, 상기 연결부는 비아홀을 통해 상기 제1 도전부 및 상기 제3 활성부에 각각 연결되는 제4 도전층; 을 포함하고, 여기서, 상기 제1 게이트선은 제1 연장부를 구비하고, 상기 베이스 기판 상의 상기 제1 연장부의 정투영은 상기 베이스 기판 상의 상기 제3 활성부의 정투영과 중첩되고, 상기 제1 연장부는 상기 제1 커패시터의 제1 전극을 형성하기 위해 사용되고, 상기 제3 활성부는 상기 제1 커패시터의 제2 전극을 형성하기 위해 사용되며, 상기 제2 게이트선은 제2 연장부를 포함하고, 상기 베이스 기판 상의 상기 제2 연장부의 정투영은 상기 베이스 기판 상의 상기 제2 활성부의 정투영과 중첩되고, 상기 베이스 기판 상의 상기 제3 게이트선의 정투영은 상기 베이스 기판 상의 상기 제2 활성부의 정투영의 일측에 위치하고, 상기 제2 연장부는 제2 커패시터의 제1 전극의 일부를 형성하기 위해 사용되고, 상기 제2 활성부는 상기 제2 커패시터의 제2 전극의 일부를 형성하기 위해 사용되며, 상기 제3 게이트선은 제3 연장부를 포함하고, 상기 연결부는 제4 연장부를 포함하고, 상기 베이스 기판 상의 상기 제3 연장부의 정투영은 상기 베이스 기판 상의 상기 제4 연장부의 정투영과 중첩되고, 상기 제3 연장부는 상기 제2 커패시터의 제1 전극의 일부를 형성하기 위해 사용되고, 상기 제4 연장부는 상기 제2 커패시터의 제2 전극의 일부를 형성하기 위해 사용된다.
본 개시의 예시적인 실시예에서, 상기 베이스 기판 상의 상기 제3 활성부의 정투영의 상기 제1 방향에서의 사이즈는 상기 베이스 기판 상의 상기 제2 활성부의 정투영의 상기 제1 방향에서의 사이즈보다 크다.
전술한 일반적인 설명 및 이하의 상세한 설명은 모두 예시적이고 설명적인 것일 뿐, 본 개시를 제한하는 것은 아님을 이해해야 한다.
첨부된 도면들은 명세서에 포함되어 설명의 일부를 구성하며, 본 개시에 부합되는 실시예들을 예시하며, 명세서와 함께 본 개시의 원리를 설명하는 역할을 한다. 물론, 하기 도면은 본 개시의 일부 실시예에 불과하며, 당업자의 통상의 지식을 가진 자에 대해서는, 창조적인 노력 없이 이들 도면으로부터 다른 도면을 얻을 수 있다.
도 1은 관련 기술의 화소 구동 회로의 회로 구성을 나타내는 개략도이다.
도 2는 도 1의 화소 구동 회로의 구동 방법에 있어서의 각 노드의 타이밍도이다.
도 3은 도 1의 화소 구동 회로의 도 2에 도시된 구동 방법에서의 제1 노드, 제2 노드 및 제3 노드의 시뮬레이션 타이밍도이다.
도 4는 본 개시의 화소 구동 회로의 예시적인 실시예의 개략적인 구조도이다.
도 5는 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다.
도 6은 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다.
도 7은 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다.
도 8은 도 7의 화소 구동 회로의 구동 방법에서의 각 노드의 타이밍도이다.
도 9는 도 7의 화소 구동 회로의 도 8에 도시된 구동 방법에서의 제1 노드, 제2 노드 및 제3 노드의 시뮬레이션 타이밍도이다.
도 10은 본 개시의 화소 구동 회로의 예시적인 실시예의 구조도이다.
도 11은 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다.
도 12는 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다.
도 13은 도 12의 화소 구동 회로의 구동 방법에 있어서의 각 노드의 타이밍도이다.
도 14는 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다.
도 15는 본 개시의 표시 패널의 예시적인 실시예에 따른 화소 구동 회로의 분포도이다.
도 16은 본 개시의 표시 패널의 다른 실시예에 따른 화소 구동 회로의 분포도이다.
도 17은 본 개시의 표시 패널의 다른 실시예에 따른 화소 구동 회로의 분포도이다.
도 18은 본 개시의 표시 패널의 예시적인 실시예의 부분 구조 레이아웃이다.
도 19는 도 18의 제1 도전층의 구조 레이아웃을 나타내는 도면이다.
도 20은 도 18의 제2 도전층의 구조 레이아웃을 나타내는 도면이다.
도 21은 도 18의 제2 활성층의 구조 레이아웃을 나타내는 도면이다.
도 22는 도 18의 제3 도전층의 구조 레이아웃을 나타내는 도면이다.
도 23은 도 18의 제4 도전층의 구조 레이아웃을 나타내는 도면이다.
도 24는 도 18의 제1 도전층, 제2 도전층 및 제2 활성층의 구조 레이아웃을 나타내는 도면이다.
도 25는 도 18의 제1 도전층, 제2 도전층, 제2 활성층 및 제3 도전층의 구조 레이아웃을 나타내는 도면이다.
도 26은 도 18의 점선 A를 따른 부분 단면도이다.
도 27은 본 개시의 실시예에 의해 제공되는 화소 회로의 제1 개략적인 구조도이다.
도 28은 본 개시의 실시예에 의해 제공되는 화소 회로의 제2 개략적인 구조도이다.
도 29는 본 개시의 실시예에 의해 제공되는 제1 리셋 서브 회로의 개략적인 구조도이다.
도 30은 본 개시의 실시예에 의해 제공되는 보상 서브 회로의 개략적인 구조도이다.
도 31은 본 개시의 실시예에 의해 제공되는 구동 서브 회로의 개략적인 구조도이다.
도 32는 본 개시의 실시예에 의해 제공되는 기입 서브 회로의 개략적인 구조도이다.
도 33은 본 개시의 실시예에 의해 제공되는 제1 발광 제어 서브 회로의 개략적인 구성도이다.
도 34는 본 개시의 실시예에 의해 제공되는 제2 발광 제어 서브 회로의 개략적인 구성도이다.
도 35는 본 개시의 실시예에 의해 제공되는 제2 리셋 서브 회로의 제1 개략적인 구조도이다.
도 36은 본 개시의 실시예에 의해 제공되는 제2 리셋 서브 회로의 제2 개략적인 구조도이다.
도 37a는 본 개시의 실시예에 의해 제공되는 화소 회로의 제1 등가 회로도이다.
도 37b는 본 개시의 실시예에 의해 제공되는 화소 회로의 제2 등가 회로도이다.
도 38a는 본 개시의 실시예에 의해 제공되는 화소 회로의 제3 등가 회로도이다.
도 38b는 본 개시의 실시예에 의해 제공되는 화소 회로의 제3 등가 회로도이다.
도 39는 도 37a 또는 도 37b에 도시된 화소 회로의 1 스캔 사이클에서의 동작의 타이밍도이다.
도 40은 도 38a 또는 도 38b에 도시된 화소 회로의 1 스캔 사이클에서의 동작의 타이밍도이다.
도 41은 도 37a에 도시된 화소 회로의 리셋 단계에서 트랜지스터의 동작 상태를 나타내는 개략도이다.
도 42는 도 37a에 도시된 화소 회로의 재설정 단계에서 트랜지스터의 동작 상태를 나타내는 개략도이다.
도 43은 도 37a에 도시된 화소 회로의 데이터 기입 단계에서 트랜지스터의 동작 상태를 나타내는 개략도이다.
도 44는 도 37a에 도시된 화소 회로의 발광 단계에서의 트랜지스터의 동작 상태를 나타내는 개략도이다.
도 45는 본 개시의 실시예에 의해 제공되는 화소 회로의 구동 방법의 개략적인 흐름도이다.
도 46은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 47은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 48은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 49는 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 50은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 회로도이다.
도 51은 본 개시의 도 50에 도시된 화소 회로의 적어도 하나의 실시예의 동작의 타이밍도이다.
도 52는 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 회로도이다.
도 53은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 회로도이다.
도 54는 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 회로도이다.
도 55는 화소 회로의 2개의 인접한 행과 리셋 전압선의 동일한 행 사이의 전기 연결의 개략도이다.
도 56은 화소 회로의 2개의 인접한 열과 리셋 전압선의 동일한 열 사이의 전기 연결의 개략도이다.
도 57은 인접한 행 및 인접한 열의 화소 회로에 의해 공유되는 리셋 전압선의 개략도이다.
도 58은 격자 형상으로 배치된 리셋 전압선과 복수의 화소 회로의 연결 관계 및 위치 관계를 나타내는 모식도이다.
도 59는 본 개시의 적어도 하나의 실시예에 따른 표시 장치의 구조도이다.
도 60은 본 개시의 적어도 하나의 실시예에 따른 표시 장치의 구조도이다.
도 61은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 62는 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 63은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 64는 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 65는 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 66은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 67은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 68은 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 회로도이다.
도 69는 도 68에 도시된 화소 회로의 적어도 하나의 실시예의 동작의 타이밍도이다.
도 70은 도 68에 도시된 화소 회로의 적어도 하나의 실시예의 동작의 타이밍도이다.
도 71은 도 68에 도시된 화소 회로의 적어도 하나의 실시예의 동작의 타이밍도이다.
도 72는 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 73은 도 72에 도시된 화소 회로의 적어도 하나의 실시예의 동작의 타이밍도이다.
도 74는 도 72에 도시된 화소 회로의 적어도 하나의 실시예의 동작의 타이밍도이다.
도 75는 본 개시의 적어도 하나의 실시예에 따른 화소 회로의 구조도이다.
도 76은 도 75에 도시된 화소 회로의 적어도 하나의 실시예의 동작의 타이밍도이다.
도 77은 본 개시의 적어도 하나의 실시예에 따른 표시 장치의 구조도이다.
도 78은 본 개시의 적어도 하나의 실시예에 따른 표시 장치의 구조도이다.
이하, 도면을 참조하여 실시예에 대해 보다 상세하게 설명한다. 그러나 예시적인 실시예는 다양한 형태로 구현될 수 있으며 여기에 설명된 예시로 이해되어서는 안 되며, 반대로 이러한 실시예의 제공은 본 개시를 보다 포괄적이고 완전하게 만들고 예시적인 실시예의 아이디어를 해당 분야의 기술자에게 포괄적으로 전달한다. 도면의 동일한 부호는 동일하거나 유사한 구조를 나타내므로 자세한 설명은 생략한다.
용어 "하나", "일", "상기"는 하나 이상의 요소/구성 요소/등이 있음을 나타내는 데 사용되며, 용어 "포함" 및 "구비"는 개방형 포함을 의미하며 나열된 요소/구성 요소/등 외에 다른 요소/구성 요소/등이 존재할 수 있음을 의미한다.
도 1은 관련 기술의 화소 구동 회로의 회로 구성을 나타내는 개략도이다. 이 화소 구동 회로는 구동 트랜지스터(T3), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 커패시터(C)를 포함할 수 있다. 구동 트랜지스터(T3)는 게이트가 제1 노드(N1)에 연결되고, 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결된다. 제4 트랜지스터(T4)는, 제1 전극이 데이터 신호단(Da)에 연결되고, 제2 전극이 제2 노드(N2)에 연결되고, 게이트가 게이트 구동 신호단(G2)에 연결된다. 제5 트랜지스터(T5)는, 제1 전극이 제1 전원단(VDD)에 연결되고, 제2 전극이 제2 노드(N2)에 연결되고, 게이트가 인에이블 신호단(EM)에 연결된다. 제2 트랜지스터(T2)는, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제3 노드(N3)에 연결되고, 게이트가 게이트 구동 신호단(G1)에 연결된다. 제6 트랜지스터(T6)는, 제1 전극이 제3 노드(N3)에 연결되고, 제2 전극이 제7 트랜지스터(T7)의 제1 전극에 연결되고, 게이트가 인에이블 신호단(EM)에 연결된다. 제7 트랜지스터(T7)는 제2 전극이 제2 초기 신호단(Vinit2)에 연결되고, 게이트가 제2 리셋 신호단(Re2)에 연결된다. 제1 트랜지스터(T1)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제1 초기 신호단(Vinit1)에 연결되고, 게이트가 제1 리셋 신호단(Re1)에 연결된다. 커패시터(C)는 제1 전원단(VDD)과 제1 노드(N1) 사이에 연결된다. 이 화소 구동 회로는 발광부(OLED)를 구동하여 발광시키기 위해 발광부(OLED)에 연결될 수 있다. 발광부(OLED)는 제6 트랜지스터(T6)의 제2 전극과 전원단(VSS) 사이에 연결된다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 N형의 트랜지스터일 수 있고, 예를 들어, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 N형 금속 산화물 트랜지스터일 수 있으며, N형 금속 산화물 트랜지스터는 누설 전류가 작기 때문에, 발광 단계에서 노드(N)가 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 통해 누설되는 것을 회피할 수 있다. 한편, 구동 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 P형의 트랜지스터일 수 있고, 예를 들어, 구동 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 P형 저온 폴리실리콘 트랜지스터일 수 있으며, 저온 폴리실리콘 트랜지스터는 캐리어 이동도가 높기 때문에, 고해상도, 고응답 속도, 고화소 밀도, 고개구율의 표시 패널의 실현에 도움이 된다. 제1 초기 신호단 및 제2 초기 신호단은 실제 상황에 따라 동일하거나 상이한 전압 신호를 출력할 수 있다.
도 2는 도 1의 화소 구동 회로의 구동 방법에 있어서의 각 노드의 타이밍도이다. G1은 게이트 구동 신호단(G1)의 타이밍을 나타내고, G2는 게이트 구동 신호단(G2)의 타이밍을 나타내고, Re1은 제1 리셋 신호단(Re1)의 타이밍을 나타내고, Re2는 제2 리셋 신호단(Re2)의 타이밍을 나타내고, EM은 인에이블 신호단(EM)의 타이밍을 나타내고, Da는 데이터 신호단(Da)의 타이밍을 나타내고, N1은 제1 노드(N1)의 타이밍을 나타낸다. 이 화소 구동 회로의 구동 방법은 제1 리셋 단계(t1), 임계값 보상 단계(t2), 제2 리셋 단계(t3) 및 발광 단계(t4)를 포함할 수 있다. 제1 리셋 단계(t1)에서, 제1 리셋 신호단(Re1)은 하이 레벨의 신호를 출력하고, 제1 트랜지스터(T1)는 도통되고, 제1 초기 신호단(Vinit1)은 제1 노드(N1)에 초기 신호를 입력한다. 임계값 보상 단계(t2)에서, 게이트 구동 신호단(G1)은 하이 레벨의 신호를 출력하고, 게이트 구동 신호단(G2)은 로우 레벨의 신호를 출력하고, 제4 트랜지스터(T4)와 제2 트랜지스터(T2)는 도통되며, 이와 동시에, 데이터 신호단(Da)은 구동 신호를 출력하여 노드(N)에 전압(Vdata + Vth)을 기입하도록 한다. 여기서, Vdata는 구동 신호의 전압이고, Vth는 구동 트랜지스터(T3)의 임계 전압이다. 제2 리셋 단계(t3)에서, 제2 리셋 신호단(Re2)은 로우 레벨의 신호를 출력하고, 제7 트랜지스터(T7)는 도통되고, 제2 초기 신호단(Vinit2)은 제6 트랜지스터(T6)의 제2 전극에 초기 신호를 입력한다. 발광 단계(t4)에서, 인에이블 신호단(EM)은 로우 레벨의 신호를 출력하고, 제6 트랜지스터(T6)와 제5 트랜지스터(T5)는 도통되고, 구동 트랜지스터(T3)는 커패시터(C)에 저장된 전압(Vdata + Vth)의 작용에 의해 발광한다. 구동 트랜지스터의 출력 전류의 식 I = (μWCox / 2L) (Vgs-Vth) 2에 따르면, 여기서, μ는 캐리어 이동도이고, Cox는 단위 면적당 게이트 용량이고, W는 구동 트랜지스터의 채널 폭이고, L는 구동 트랜지스터의 채널 길이이고, Vgs는 구동 트랜지스터의 게이트-소스 간 전압 차이고, Vth는 구동 트랜지스터의 임계 전압이다. 본 개시의 화소 구동 회로에서, 구동 트랜지스터의 출력 전류는 I = (μWCox / 2L) (Vdata + Vth-Vdd-Vth)2이다. 이 화소 구동 회로는 구동 트랜지스터의 임계값이 출력 전류에 미치는 영향을 회피할 수 있다.
관련 기술에서, 화소 구동 회로에서 구동 트랜지스터의 게이트와 소스 사이에 기생 용량이 존재하고, 화소 구동 회로는 리셋 단계에서 구동 트랜지스터의 게이트 전압이 초기 전압으로 초기화되며, 상기 기생 용량의 결합 효과에 의해, 구동 트랜지스터의 소스 전압도 그에 따라 변화된다. 리셋 단계에서 서로 다른 계조가 리셋되는 경우, 구동 트랜지스터의 게이트 전압이 다른 양으로 변화하고, 따라서 구동 트랜지스터의 소스 전압도 다른 양으로 변화하고, 그 결과 리셋 단계가 완료된 후 구동 트랜지스터의 Vgs(게이트-소스 간 전압 차)가 다르다. 도 3은 도 1의 화소 구동 회로의 도 2에 도시된 구동 방법에서의 제1 노드, 제2 노드 및 제3 노드의 시뮬레이션 타이밍도이고, N1은 제1 노드(N1)의 타이밍도를 나타내고, N2는 제2 노드(N2)의 타이밍도를 나타내고, N3은 제3 노드(N3)의 타이밍도를 나타낸다. 도 3은 4종류의 데이터 신호 하에서의 도 1에 도시된 화소 구동 회로의 각 노드의 타이밍도를 구체적으로 나타내고, 도 3의 리셋 단계(t1)에서는 4종류의 데이터 신호 하에서 제1 노드(N1)를 리셋하여야 하고, 본 개시의 예시적인 실시예에서는 2 종류의 데이터 신호 하에서 각 노드의 타이밍을 설명한다. 도 3에 도시한 바와 같이, 제1 데이터 신호 하에서, 각 노드의 타이밍은 곡선 Vda1로 나타나고, 제2 데이터 신호 하에서, 각 노드의 타이밍은 곡선 Vda2로 나타난다. 제1 데이터 신호와 제2 데이터 신호의 전압이 상이하기 때문에, 리셋 단계(t1) 이전에는 제1 노드(N1)의 전압이 상이하고, 제3 노드(N3)의 전압도 상이하고, 제2 노드의 전압은 모두 제1 전원단(VDD)의 전압이다. 리셋 단계(t1)에서, 2종류의 데이터 신호에 따른 제1 노드(N1)의 전압은 모두 초기 전압으로 풀다운되고, 제1 데이터 신호에 따른 제1 노드(N1)의 풀다운 변화량은 제2 데이터 신호에 따른 제1 노드(N1)의 풀다운 변화량보다 작기 때문에, 제1 데이터 신호에 따른 제2 노드의 풀다운 변화량은 제2 데이터 신호에 따른 제2 노드(N2)의 풀다운 변화량보다 작다. 즉, 리셋 단계에서, 제1 데이터 신호에 따른 제2 노드(N2)의 전압이 제2 데이터 신호에 따른 제2 노드(N2)의 전압보다 낮기 때문에, 구동 트랜지스터(Vgs, 게이트-소스 간 전압 차)는 상이한 데이터 신호에 따라 상이하다. 또한, 구동 트랜지스터의 Vgs가 임계 전압에 영향을 미치기 때문에, 표시 패널에 잔상이나 플리커 문제가 발생한다. 예를 들어, 표시 패널이 흑백 화면에서 동일한 계조 화면으로 변환되는 경우, 흑백 화면의 해당 화소점에서의 구동 트랜지스터의 임계 전압이 다르기 때문에, 동일한 계조 화면으로 변환된 후 이전 프레임의 흑백 화면이 위치한 영역은 서로 다른 그레이 스케일을 표시하므로 잔상 문제가 발생한다.
이에 기초하여, 본 개시의 예시적인 실시예는 화소 구동 회로를 제공한다. 도 4는 본 개시의 화소 구동 회로의 예시적인 실시예의 개략적인 구조도이다. 상기 화소 구동 회로는 구동 회로(1), 제1 리셋 회로(2) 및 제2 리셋 회로(3)를 포함할 수 있다. 구동 회로(1)는 제1 노드(N1) 및 제2 노드(N2)에 연결되고, 상기 제1 노드(N1)와 상기 제2 노드(N2) 사이의 전압 차에 따라 구동 전류를 출력한다. 제1 리셋 회로(2)는 상기 제1 노드(N1), 제1 초기 신호단(Vinit1) 및 제1 리셋 신호단(Re1)에 연결되고, 상기 제1 리셋 신호단(Re1)의 신호에 응답하여 상기 제1 초기 신호단(Vinit1)의 신호를 상기 제1 노드(N1)로 전송한다. 제2 리셋 회로(3)는 상기 제2 노드(N2) 및 제1 전원단(VGH)에 연결되고, 제어 신호에 응답하여 상기 제1 전원단(VGH)의 신호를 상기 제2 노드(N2)로 전송한다.
본 개시의 예시적인 실시예에서, 화소 구동 회로는 리셋 단계에서, 제1 리셋 회로(2)를 이용하여 상기 제1 초기 신호단(Vinit1)의 신호를 상기 제1 노드(N1)로 전송하고, 이와 동시에 제2 리셋 회로(3)를 이용하여 상기 제1 전원단(VGH)의 신호를 상기 제2 노드(N2)로 전송하기 때문에, 화소 구동 회로는 서로 다른 데이터 신호 하에서 구동 트랜지스터의 게이트-소스 간 전압 차를 동일한 값으로 리셋하여 표시 패널의 잔상 및 플리커 현상을 개선할 수 있다.
본 개시의 예시적인 실시예에서, 도 4에 도시된 바와 같이, 상기 구동 회로(1)는 제3 노드(N3)에 더 연결될 수 있고, 상기 구동 회로(1)는 구동 트랜지스터(T3)를 포함할 수 있다. 구동 트랜지스터(T3)는 게이트가 상기 제1 노드(N1)에 연결되고, 제1 전극이 상기 제2 노드(N2)에 연결되고, 제2 전극이 상기 제3 노드(N3)에 연결된다. 구동 트랜지스터(T3)는 P형의 트랜지스터일 수 있으며, 예를 들어 구동 트랜지스터(T3)는 P형의 저온 폴리실리콘 트랜지스터일 수 있으며, 구동 트랜지스터(T3)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압 차에 따라 제3 노드에 구동 전류를 입력할 수 있다. 본 개시의 다른 예시적인 실시예에서, 구동 트랜지스터(T3)는 N형의 트랜지스터일 수 있고, 구동 트랜지스터(T3)가 N형의 트랜지스터인 경우, 구동 트랜지스터는 제1 노드(N1)와 제2 노드(N2) 사이의 전압 차에 따라 제2 노드에 구동 전류를 입력할 수 있음을 이해해야 한다. 또한, 구동 회로(1)는 복수의 구동 트랜지스터를 포함할 수 있으며, 복수의 구동 트랜지스터는 제2 노드와 제3 노드 사이에 병렬로 연결될 수 있다.
본 개시의 예시적인 실시예에서, 도 4에 도시된 바와 같이, 상기 제1 리셋 회로(2)는 제1 트랜지스터(T1)를 포함하고, 제1 트랜지스터(T1)는 게이트가 상기 제1 리셋 신호단(Re1)에 연결되고, 제1 전극이 상기 제1 초기 신호단(Vinit1)에 연결되고, 제2 전극이 상기 제1 노드(N1)에 연결된다. 상기 제2 리셋 회로(3)의 도통 레벨은 상기 제1 리셋 회로(2)의 도통 레벨과 동일한 극성일 수 있다. 상기 제2 리셋 회로(3)는 상기 제1 리셋 신호단(Re1)에 더 연결되고, 상기 제2 리셋 회로(3)는 상기 제1 리셋 신호단(Re1)의 신호에 응답하여 상기 제1 전원단(VGH)의 신호를 상기 제2 노드(N2)로 전송하도록 구성된다. 도 4를 참조하면, 상기 제2 리셋 회로(3)는 제8 트랜지스터(T8)를 포함하고, 제8 트랜지스터(T8)는 게이트가 상기 제1 리셋 신호단(Re1)에 연결되고, 제1 전극이 상기 제1 전원단(VGH)에 연결되고, 제2 전극이 상기 제2 노드(N2)에 연결된다.
또한, 이 화소 구동 회로는 임계값 보상 단계에서 구동 트랜지스터(T3)를 도통할 필요가 있기 때문에, 제1 초기 신호단(Vinit1)과 제1 전원단(VGH) 사이의 전압 차(Vinit1-Vgh)는 구동 트랜지스터(T3)의 임계 전압보다 작아야 한다. 여기서, Vinit1은 제1 초기 신호단의 전압이고, Vgh는 제1 전원단(VGH)의 전압이다. 또한, 다른 예시적인 실시예에서, 상기 제2 리셋 회로(3)는 제어 신호에 응답하여 다른 신호단의 신호를 제2 노드로 전송하여 제2 노드를 리셋할 수 있다.
본 개시의 예시적인 실시예에서, 제1 트랜지스터(T1) 및 제8 트랜지스터(T8)는 모두 산화물 트랜지스터일 수 있고, 예를 들어, 제1 트랜지스터(T1) 및 제8 트랜지스터(T8)의 반도체 재료는 인듐갈륨아연산화물(InGaZnO)일 수 있으며, 이에 대응하여 제1 트랜지스터(T1) 및 제8 트랜지스터(T8)는 N형의 트랜지스터일 수 있다. 산화물 트랜지스터는 턴 오프 누설 전류가 작기 때문에, 제1 트랜지스터(T1)를 통한 제1 노드(N1)의 누설 전류 및 제8 트랜지스터(T8)를 통한 제2 노드(N2)의 누설 전류를 감소시킬 수 있다.
본 개시의 다른 예시적인 실시예에서, 상기 제2 리셋 회로(3)의 도통 레벨과 상기 제1 리셋 회로(2)의 도통 레벨은 극성이 반대일 수 있음을 이해해야 한다. 예를 들어, 도 5는 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다. 상기 제2 리셋 회로(3)는 상기 제2 리셋 신호단(Re2)에도 연결되고, 상기 제2 리셋 회로(3)는 상기 제2 리셋 신호단(Re2)의 신호에 응답하여 상기 제1 전원단(VGH)의 신호를 상기 제2 노드(N2)로 전송하도록 구성된다. 여기서, 상기 제2 리셋 신호단(Re2)의 신호의 극성은 상기 제1 리셋 신호단(Re1)의 신호의 극성과 반대일 수 있다. 상기 제1 리셋 회로(2)는 N형의 제1 트랜지스터(T1)를 포함하고, 제1 트랜지스터(T1)는 게이트가 상기 제1 리셋 신호단(Re1)에 연결되고, 제1 전극이 상기 제1 초기 신호단(Vinit1)에 연결되고, 제2 전극이 상기 제1 노드(N1)에 연결된다. 상기 제2 리셋 회로(3)는 P형의 제8 트랜지스터(T8)를 포함하고, 제8 트랜지스터(T8)는 게이트가 상기 제2 리셋 신호단(Re2)에 연결되고, 제1 전극이 상기 제1 전원단(VGH)에 연결되고, 제2 전극이 상기 제2 노드(N2)에 연결된다.
본 개시의 예시적인 실시예에서, 도 6은 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다. 상기 화소 구동 회로는 제어 회로(5) 및 결합 회로(6)를 더 포함할 수 있다. 제어 회로(5)는, 제2 전원단(VDD), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4) 및 인에이블 신호단(EM)에 연결되고, 상기 인에이블 신호단(EM)의 신호에 응답하여 상기 제2 전원단(VDD)의 신호를 상기 제2 노드(N2)로 전송하고, 상기 인에이블 신호단(EM)의 신호에 응답하여 상기 제3 노드(N3)와 상기 제4 노드(N4)를 연통하도록 구성된다. 결합 회로(6)는 상기 제2 전원단(VDD)과 상기 제1 노드(N1) 사이에 연결된다.
본 개시의 예시적인 실시예에서, 도 6에 도시된 바와 같이, 상기 화소 구동 회로는 데이터 기입 회로(7) 및 임계값 보상 회로(8)를 더 포함할 수 있다. 데이터 기입 회로(7)는, 상기 제2 노드(N2), 데이터 신호단(Vdata) 및 제1 게이트 구동 신호단(G1)에 연결되고, 상기 제1 게이트 구동 신호단(G1)의 신호에 응답하여, 상기 데이터 신호단(Vdata)의 신호를 상기 제2 노드(N2)로 전송하도록 구성된다. 임계값 보상 회로(8)는 상기 제1 노드(N1) 및 제3 노드(N3)에 연결되고, 제어 신호에 응답하여 상기 제1 노드(N1)와 상기 제3 노드(N3)를 연결하도록 구성된다. 데이터 기입 회로(7) 및 임계값 보상 회로(8)는 임계값 보상 단계에서 도통되어 제1 노드(N1)에 보상 전압(Vdata +Vth)을 기입하도록 구성된다. 여기서, Vdata는 데이터 신호단의 전압이고, Vth는 구동 트랜지스터의 임계 전압이다. 본 개시의 다른 예시적인 실시예에서, 제1 노드(N1)에 보상 전압을 기입하는 다른 방법이 있다는 것을 이해해야 한다. 예를 들면, 데이터 기입 회로를 상기 제3 노드(N3), 데이터 신호단(Vdata) 및 제1 게이트 구동 신호단(G1)에 연결하고, 데이터 기입 회로가 상기 제1 게이트 구동 신호단(G1)의 신호에 응답하여 상기 데이터 신호단(Vdata)의 신호를 상기 제3 노드(N3)로 전송하고, 이와 동시에, 임계값 보상 회로(8)를 상기 제1 노드(N1)와 제2 노드(N2)에 연결하고, 임계값 보상 회로(8)가 제어 신호에 응답하여 상기 제1 노드(N1)와 상기 제2 노드(N2)를 연결하도록 구성된다. 데이터 기입 회로(7) 및 임계값 보상 회로(8)가 도통되면, 화소 구동 회로는 제1 노드(N1)에 보상 전압(Vdata+Vth)을 기입할 수 있다.
본 개시의 예시적인 실시예에서, 도 6에 도시된 바와 같이, 상기 제4 노드(N4)는 발광 다이오드인 발광부(OLED)에 연결되고, 발광부(OLED)의 다른 전극은 제4 전원단(VSS)에 연결되며, 제4 전원단(VSS)의 전압은 제2 전원단(VDD)의 전압보다 낮다. 상기 화소 구동 회로는 제3 리셋 회로(4)를 더 포함하고, 제3 리셋 회로(4)는 상기 제4 노드(N4) 및 제2 초기 신호단(Vinit2)에 연결되고, 제어 신호에 응답하여 상기 제2 초기 신호단(Vinit2)의 신호를 상기 제4 노드(N4)로 전송한다. 여기서, 제4 노드(N4)에 초기 신호를 기입함으로써, 발광 다이오드 내부의 발광 계면에서 재결합되지 않은 캐리어를 제거할 수 있고, 발광 다이오드의 노화를 완화할 수 있다.
본 개시의 예시적인 실시예에서, 도 6에 도시된 바와 같이, 상기 제어 회로(5)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함할 수 있다. 제5 트랜지스터(T5)는 게이트가 상기 인에이블 신호단(EM)에 연결되고, 제1 전극이 상기 제2 전원단(VDD)에 연결되고, 제2 전극이 상기 제2 노드(N2)에 연결된다. 제6 트랜지스터(T6)는 게이트가 상기 인에이블 신호단(EM)에 연결되고, 제1 전극이 상기 제3 노드(N3)에 연결되고, 제2 전극이 상기 제4 노드(N4)에 연결된다. 상기 결합 회로(6)는 상기 제2 전원단(VDD)과 상기 제1 노드(N1) 사이에 연결된 제3 커패시터(C3)를 포함할 수 있다.
본 개시의 예시적인 실시예에서, 도 6에 도시된 바와 같이, 상기 임계값 보상 회로(8)의 도통 레벨과 상기 데이터 기입 회로(7)의 도통 레벨의 극성은 반대일 수 있다. 상기 임계값 보상 회로(8)는 제2 게이트 구동 신호단(G2)에 더 연결되고, 상기 임계값 보상 회로(8)는 상기 제2 게이트 구동 신호단(G2)의 신호에 응답하여 상기 제1 노드(N1)와 상기 제3 노드(N3)를 연결하도록 구성된다. 여기서, 상기 제1 게이트 구동 신호단(G1)의 신호와 상기 제2 게이트 구동 신호단(G2)의 신호의 극성은 반대일 수 있다. 상기 데이터 기입 회로(7)는 제4 트랜지스터(T4)를 포함하고, 제4 트랜지스터(T4)는 게이트가 상기 제1 게이트 구동 신호단(G1)에 연결되고, 제1 전극이 상기 데이터 신호단(Vdata)에 연결되고, 제2 전극이 상기 제2 노드(N2)에 연결된다. 상기 임계값 보상 회로(8)는 제2 트랜지스터(T2)를 포함하고, 제2 트랜지스터(T2)는 게이트가 상기 제2 게이트 구동 신호단(G2)에 연결되고, 제1 전극이 상기 제1 노드(N1)에 연결되고, 제2 전극이 상기 제3 노드(N3)에 연결된다. 여기서, 상기 제4 트랜지스터(T4)는 P형의 트랜지스터일 수 있고, 예를 들어, 제4 트랜지스터(T4)는 P형의 저온 폴리실리콘 트랜지스터일 수 있고, 저온 폴리실리콘 트랜지스터는 캐리어 이동도가 높기 때문에, 제4 트랜지스터(T4)의 응답 속도가 향상될 수 있다. 상기 제2 트랜지스터(T2)는 N형의 트랜지스터일 수 있고, 예를 들어, 제2 트랜지스터(T2)는 산화물 트랜지스터일 수 있으며, 제2 트랜지스터(T2)의 반도체 재료는 인듐갈륨아연산화물(InGaZnO)일 수 있다. 제2 트랜지스터(T2)를 산화물 트랜지스터로 설정함으로써, 발광 노드의 제1 노드(N1)에서 제2 트랜지스터를 통과하는 화소 구동 회로의 누설 전류를 감소시킬 수 있다.
다른 예시적인 실시예에서, 제4 트랜지스터(T4) 및 제2 트랜지스터(T2)는 모두 N형의 트랜지스터 또는 P형의 트랜지스터일 수 있으며, 이에 따라 제4 트랜지스터(T4) 및 제2 트랜지스터(T2)는 동일한 게이트 구동 신호단을 공유할 수 있음을 이해해야 한다.
본 개시의 예시적인 실시예에서, 도 6에 도시된 바와 같이, 상기 제3 리셋 회로(4)는 제3 리셋 신호단(Re3)에 더 연결되고, 상기 제3 리셋 회로(4)는 상기 제3 리셋 신호단(Re3)의 신호에 응답하여 상기 제2 초기 신호단(Vinit2)의 신호를 상기 제4 노드(N4)로 전송하도록 구성될 수 있다. 상기 제3 리셋 회로(4)는 제7 트랜지스터(T7)를 포함하고, 제7 트랜지스터(T7)는 게이트가 상기 제3 리셋 신호단(Re3)에 연결되고, 제1 전극이 상기 제2 초기 신호단(Vinit2)에 연결되고, 제2 전극이 상기 제4 노드(N4)에 연결된다. 여기서, 제7 트랜지스터(T7)는 P형의 트랜지스터일 수 있고, 예를 들어, 제7 트랜지스터(T7)는 P형의 저온 폴리실리콘 트랜지스터일 수 있고, 저온 폴리실리콘 트랜지스터는 캐리어 이동도가 높기 때문에, 트랜지스터(T7)의 응답 속도가 향상된다.
본 개시의 예시적인 실시예에서, 도 6에 도시된 바와 같이, 제8 트랜지스터(T8)의 제1 전극과 제5 트랜지스터(T5)의 제1 전극이 각각 서로 다른 전원단에 연결된다. 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도인 도 7에 도시된 바와 같이, 본 개시의 다른 예시적인 실시예에서, 제8 트랜지스터(T8)의 제1 전극과 제5 트랜지스터(T5)의 제1 전극은 동일한 전원단에 연결될 수 있다. 즉, 상기 제2 전원단(VDD)은 제1 전원단(VGH)과 공유될 수 있음을 이해해야 한다.
도 8은 도 7의 화소 구동 회로의 구동 방법에서의 각 노드의 타이밍도이다. G1은 제1 게이트 구동 신호단의 타이밍을 나타내고, G2는 제2 게이트 구동 신호단의 타이밍을 나타내고, Re1은 제1 리셋 신호단의 타이밍을 나타내고, Re3은 제3 리셋 신호단의 타이밍을 나타내고, EM은 인에이블 신호단의 타이밍을 나타낸다. 화소 구동 회로의 구동 방법은 리셋 단계(t1), 임계값 보상 단계(t2), 버퍼 단계(t3) 및 발광 단계(t4)의 4개의 단계를 포함할 수 있다. 여기서, 리셋 단계(t1)에서, 인에이블 신호단(EM), 제1 리셋 신호단(Re1), 제1 게이트 구동 신호단은 하이 레벨의 신호를 출력하고, 제2 게이트 구동 신호단(G2), 제3 리셋 신호단(Re3)은 로우 레벨의 신호를 출력하고, 제1 트랜지스터(T1), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 도통되고, 제1 초기 신호단(Vinit1)은 제1 노드(N1)에 제1 초기 신호를 입력하고, 제1 전원단(VDD)은 제2 노드(N2)에 전원 신호를 입력하고, 제2 초기 신호단(Vinit2)은 제4 노드에 제2 초기 신호를 입력하고, 여기서, 제1 초기 신호와 제2 초기 신호의 전압은 동일하거나 상이할 수 있다. 임계값 보상 단계(t2)에서, 인에이블 신호단(EM), 제2 게이트 구동 신호단(G2), 제3 리셋 신호단은 하이 레벨의 신호를 출력하고, 제1 리셋 신호단(Re1), 제1 게이트 구동 신호단(G1)은 로우 레벨의 신호를 출력하고, 제2 트랜지스터(T2)와 제4 트랜지스터(T4)는 도통되고, 데이터 신호단(Vdata)은 제1 노드(N1)에 보상 전압(Vdata + Vth)을 기입한다. 여기서, Vdata는 데이터 신호단의 전압이고, Vth는 구동 트랜지스터의 임계 전압이다. 버퍼 단계(t3)에서, 인에이블 신호단(EM), 제3 리셋 신호단(Re3), 제1 게이트 구동 신호단(G1)은 하이 레벨의 신호를 출력하고, 제2 게이트 구동 신호단(G2), 제1 리셋 신호단(Re1)은 로우 레벨의 신호를 출력하고 모든 트랜지스터가 턴 오프된다. 발광 단계(t4)에서, 제3 리셋 신호단(Re3) 및 제1 게이트 구동 신호단(G1)은 하이 레벨의 신호를 출력하고, 인에이블 신호단(EM), 제2 게이트 구동 신호단(G2) 및 제1 리셋 신호단(Re1)은 로우 레벨의 신호를 출력하고, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 도통되고, 구동 트랜지스터(T3)는 제3 커패시터(C3)에 저장된 전압(Vdata + Vth)의 작용에 의해 발광한다. 본 개시의 다른 예시적인 실시예에서, 이 구동 방법은 버퍼 단계를 포함하지 않을 수 있고, 제1 트랜지스터(T1) 및 제7 트랜지스터(T7)는 서로 다른 단계에서 도통될 수 있음을 이해해야 한다. 임계값 보상 단계(t2)에서, 제1 게이트 구동 신호단(G1)의 활성 레벨(로우 레벨)의 지속 시간은 제2 게이트 구동 신호단(G2)의 활성 레벨(하이 레벨)의 지속 시간보다 짧을 수 있다. 임계값 보상 단계(t2)에서, 제1 게이트 구동 신호단(G1)은 1행의 화소 구동 회로를 스캔할 수 있고, 제2 게이트 구동 신호단(G2)은 복수 행의 화소 구동 회로(예를 들어, 2행의 화소 구동 회로)를 한 행씩 스캔할 수 있다.
도 9는 도 7의 화소 구동 회로의 도 8에 도시된 구동 방법에서의 제1 노드, 제2 노드 및 제3 노드의 시뮬레이션 타이밍도이다. N1은 제1 노드(N1)의 타이밍도를 나타내고, N2는 제2 노드(N2)의 타이밍도를 나타내고, N3은 제3 노드(N3)의 타이밍도를 나타낸다. 도 9는 4종류의 데이터 신호 하에서의 도 7에 도시된 화소 구동 회로의 각 노드의 타이밍도를 구체적으로 도시하고, 도 9의 리셋 단계(t1)에서는 4종류의 데이터 신호 하에서 제1 노드(N1)를 리셋하여야 하고, 본 개시의 예시적인 실시예에서는 2 종류의 데이터 신호 하에서 각 노드의 타이밍을 설명한다. 도 9에 도시된 바와 같이, 제1 데이터 신호 하에서, 각 노드의 타이밍은 곡선 Vda1로 나타나고, 제2 데이터 신호 하에서, 각 노드의 타이밍은 곡선 Vda2로 나타난다. 도 9에 도시한 바와 같이, 제1 데이터 신호와 제2 데이터 신호의 전압이 상이하기 때문에, 리셋 단계(t1) 이전에는 제1 노드(N1)의 전압이 상이하고, 제3 노드(N3)의 전압도 상이하고, 제2 노드의 전압은 모두 제1 전원단(VDD)의 전압이다. 리셋 단계(t1)에서, 2종류의 데이터 신호에 따른 제1 노드(N1)의 전압은 모두 제1 초기 신호의 전압으로 풀다운되고, 이와 동시에 제2 노드(N2)의 전압도 제1 전원단(VDD)의 전압으로 초기화된다. 따라서, 리셋 단계의 종료시, 제1 데이터 신호 하에서의 구동 트랜지스터의 게이트-소스 간 전압 차는 제2 데이터 신호 하에서의 구동 트랜지스터의 게이트-소스 간 전압 차와 동일하여, 이 화소 구동 회로는 서로 다른 데이터 신호 하에서 구동 트랜지스터의 게이트-소스 간 전압 차가 상이함에 인해 야기되는 잔상 문제가 개선될 수 있다.
본 개시의 예시적인 실시예는 상술한 화소 구동 회로를 구동하는 화소 구동 회로의 구동 방법을 더 제공한다. 이 구동 방법은 다음 단계를 포함한다.
리셋 단계에서, 상기 제1 리셋 회로(2)를 이용하여 제1 초기 신호단(Vinit1)의 신호를 제1 노드(N1)로 전송하고, 상기 제2 리셋 회로(3)를 이용하여 상기 제1 전원단(VGH)의 신호를 상기 제2 노드(N2)로 전송한다. 이 화소 구동 방법에 대해서는 상기 내용에서 상세히 설명했으므로, 여기서는 반복하지 않는다.
본 개시의 예시적인 실시예는 상술한 화소 구동 회로를 포함하는 표시 패널을 더 제공한다. 이 표시 패널은 휴대 전화, 태블릿 컴퓨터, TV 등의 표시 장치에 적용될 수 있다.
도 1에 도시된 바와 같이, 관련 기술에서는 제1 노드(N1)와 게이트 구동 신호단(G1) 사이에 기생 용량이 존재한다. 도 2에 도시한 바와 같이, 임계값 보상 단계(t2)의 종료시, 게이트 구동 신호단(G1)의 신호가 하이 레벨로부터 로우 레벨로 변화하고, 이 기생 용량의 결합 효과에 의해, 제1 노드(N1)의 전압은 게이트 구동 신호단(G1)에 의해 풀다운되어, 데이터 신호단의 최대 전압에서 0 계조(검정 화면)의 표시를 실현할 수 없게 된다. 즉, 정상적으로 0 계조를 표시하려면 데이터 신호단에서 더 큰 전압 신호를 제공해야 한다.
이에 기초하여, 본 개시의 예시적인 실시예는 화소 구동 회로를 제공한다. 도 10은 본 개시의 화소 구동 회로의 예시적인 실시예의 구조도이다. 상기 화소 구동 회로는 구동 트랜지스터(T3), 데이터 기입 회로(7), 임계값 보상 회로(8), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 구동 트랜지스터(T3)는 게이트가 제1 노드(N1)에 연결되고, 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결된다. 데이터 기입 회로(7)는 상기 제2 노드(N2) 및 데이터 신호단(Vdata)에 연결되고, 제1 게이트 구동 신호단(G1)의 신호에 응답하여 상기 데이터 신호단(Vdata)의 신호를 상기 제2 노드(N2)로 전송한다. 임계값 보상 회로(8)는 상기 제1 노드(N1), 제3 노드(N3) 및 제2 게이트 구동 신호단(G2)에 연결되고, 상기 제2 게이트 구동 신호단(G2)의 신호에 응답하여 상기 제1 노드(N1)와 상기 제3 노드(N3)를 연통한다. 제1 커패시터(C1)는 상기 제1 노드(N1)와 상기 제1 게이트 구동 신호단(G1) 사이에 연결된다. 제2 커패시터(C2)는 상기 제1 노드(N1)와 상기 제2 게이트 구동 신호단(G2) 사이에 연결된다. 여기서, 상기 데이터 기입 회로(7)의 도통 레벨은 로우 레벨이고, 상기 임계값 보상 회로(8)의 도통 레벨은 하이 레벨이며, 상기 제1 커패시터(C1)의 커패시턴스 값은 상기 제2 커패시터(C2)의 커패시턴스 값보다 크다.
본 개시의 예시적인 실시예에서, 임계값 보상 단계에서, 제1 게이트 구동 신호단(G1)은 로우 레벨의 신호를 출력하고, 제2 게이트 구동 신호단(G2)은 하이 레벨의 신호를 출력하여, 제1 노드(N1)에 보상 전압(Vdata + Vth)을 기입할 수 있고, 여기서, Vdata는 데이터 신호단의 전압이고, Vth는 구동 트랜지스터(T3)의 임계 전압이다. 임계값 보상 단계가 종료된 후, 제1 게이트 구동 신호단(G1)의 신호는 로우 레벨에서 하이 레벨로 변화하고, 제1 커패시터(C1)의 결합 효과에 의해 제1 노드(N1)는 제1 게이트 구동 신호단(G1)에 의해 풀업되고, 제2 게이트 구동 신호단(G2)의 신호는 하이 레벨에서 로우 레벨로 변화하고, 제2 커패시터(C2)의 결합 효과에 의해 제1 노드(N1)는 제2 게이트 구동 신호단(G2)에 의해 풀다운된다. 제1 커패시터(C1)의 커패시턴스 값이 제2 커패시터(C2)의 커패시턴스 값보다 크므로, 제1 노드(N1)는 전체적으로 풀업된다. 따라서, 이 화소 구동 회로에 대응하여 설치된 소스 구동 회로는, 데이터 신호단에 작은 전압 신호를 공급하는 것만으로, 이 화소 구동 회로의 한계 계조(최소 계조 또는 최대 계조)의 표시를 실현할 수 있다. 즉, 이 화소 구동 회로가 적용되는 표시 패널은 상대적으로 낮은 소비 전력을 가질 수 있다.
본 개시의 예시적인 실시예에서, 구동 트랜지스터(T3)는 P형의 트랜지스터일 수 있고, 예를 들어, 구동 트랜지스터는 P형의 저온 폴리실리콘 트랜지스터일 수 있다. 구동 트랜지스터(T3)가 P형의 트랜지스터인 경우, 제1 노드(N1)의 전압이 높을수록 구동 트랜지스터(T3)의 출력 전류는 작아지게 된다. 즉, 이 화소 구동 회로는 0 계조에서 소스 구동 회로가 출력하는 데이터 신호 전압을 감소시킬 수 있다. 본 개시의 다른 예시적인 실시예에서, 구동 트랜지스터(T3)는 N형의 트랜지스터일 수 있다는 것을 이해해야 한다. 구동 트랜지스터(T3)가 N형의 트랜지스터인 경우, 제1 노드(N1)의 전압이 높을수록 구동 트랜지스터(T3)의 출력 전류가 커지게 된다. 즉, 이 화소 구동 회로는 최대 계조에서 소스 구동 회로가 출력하는 데이터 신호 전압을 감소시킬 수 있다.
본 개시의 예시적인 실시예에서, 상기 제1 커패시터의 커패시턴스 값은 C1이고, 상기 제2 커패시터의 커패시턴스 값은 C2이며, C1 / C2는 1.5 이상 4 이하일 수 있다. 예를 들어, C1/C2는 1.5, 2, 2.3, 2.5, 3, 3.5, 4일 수 있다. 여기서, C1 / C2의 값이 클수록 제1 노드(N1)가 풀업되는 효과가 더 명확해진다.
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위의 표에서 볼 수 있듯이 Vdata-L0은 0 계조에서 각 색의 서브 화소에 필요한 데이터 신호의 전압을 나타내고, ΔV는 소스 구동 회로의 최대 출력 전압과 0 계조에서 필요한 데이터 신호의 최대 전압과의 차이를 나타내고, 소스 구동 회로의 최대 출력 전압은 6.89V이다. 여기서, C1/C2가 1.35, 1.73, 2.05, 2.3에 대응하는 복수의 데이터는, 동일한 설계 구조에 기초하는 복수의 데이터(C1/C2가 다른 이외는 동일한 구조)이며, C1 / C2가 2.2에 대응하는 데이터는 다른 설계 구조에 기초하는 데이터이다. 이 표에서 알 수 있듯이, 동일한 설계 구조에서 C1 / C2가 클수록 제1 노드(N1)가 풀업되는 효과가 더 명확해지고, 따라서 0 계조에서 필요한 데이터 신호의 전압이 작아진다.
본 개시의 예시적인 실시예에서, 도 10에 도시된 바와 같이, 상기 데이터 기입 회로(7)는 P형의 제4 트랜지스터(T4)를 포함할 수 있고, 예를 들어, 제4 트랜지스터(T4)는 P형의 저온 폴리실리콘 트랜지스터일 수 있고, 제4 트랜지스터(T4)는 게이트가 상기 제1 게이트 구동 신호단(G1)에 연결되고, 제1 전극이 상기 제2 노드(N2)에 연결되고, 제2 전극이 상기 데이터 신호단(Vdata)에 연결된다. 상기 임계값 보상 회로(8)는 N형의 제2 트랜지스터(T2)를 포함할 수 있고, 예를 들어, 제2 트랜지스터(T2)는 N형의 산화물 트랜지스터일 수 있고, 이 산화물 트랜지스터의 반도체 재료는 인듐갈륨아연산화물(InGaZnO)일 수 있으며, 제2 트랜지스터(T2)는 게이트가 상기 제2 게이트 구동 신호단(G2)에 연결되고, 제1 전극이 상기 제1 노드(N1)에 연결되고, 제2 전극이 상기 제3 노드(N3)에 연결된다.
본 개시의 예시적인 실시예에서, 도 11은 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다. 상기 화소 구동 회로는 제어 회로(5) 및 결합 회로(6)를 더 포함할 수 있다. 제어 회로(5)는 제2 전원단(VDD), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4) 및 인에이블 신호단(EM)에 연결되고, 제어 회로(5)는 상기 인에이블 신호단(EM)의 신호에 응답하여 상기 제2 전원단(VDD)의 신호를 상기 제2 노드(N2)로 전송하고, 상기 인에이블 신호단(EM)의 신호에 응답하여 상기 제3 노드(N3)와 상기 제4 노드(N4)를 연통한다. 결합 회로(6)는 상기 제1 노드(N1)와 상기 제2 전원단(VDD) 사이에 연결된다. 본 개시의 다른 예시적인 실시예에서, 제어 회로(5)는 상기 인에이블 신호단(EM)의 신호에 응답하여 상기 제2 전원단(VDD)의 신호를 상기 제3 노드(N3)로 전송하고, 상기 인에이블 신호단(EM)의 신호에 응답하여 상기 제2 노드(N2)와 상기 제4 노드(N4)를 연통하도록 구성될 수 있음을 이해해야 한다.
본 개시의 예시적인 실시예에서, 도 11에 도시된 바와 같이, 상기 화소 구동 회로는 제1 리셋 회로(2)를 더 포함할 수 있다. 제1 리셋 회로(2)는 상기 제1 노드(N1), 제1 초기 신호단(Vinit1) 및 제1 리셋 신호단(Re1)에 연결되고, 제1 리셋 회로(2)는 상기 제1 리셋 신호단(Re1)의 신호에 응답하여 상기 제1 초기 신호단(Vinit1)의 신호를 상기 제1 노드(N1)로 전송하도록 구성될 수 있다.
본 개시의 예시적인 실시예에서, 도 11에 도시된 바와 같이, 상기 제4 노드(N4)는 발광부(OLED)에 연결되도록 구성되며, 상기 화소 구동 회로는 제3 리셋 회로(4)를 더 포함할 수 있다. 제3 리셋 회로(4)는 상기 제4 노드(N4), 제2 초기 신호단(Vinit2) 및 제3 리셋 신호단(Re3)에 연결되고, 제3 리셋 회로(4)는 상기 제3 리셋 신호단(Re3)의 신호에 응답하여 상기 제2 초기 신호단(Vinit2)의 신호를 상기 제4 노드(N4)로 전송하도록 구성된다. 발광부(OLED)의 타단은 제3 전원단(VSS)에 연결되고, 발광부(OLED)는 발광 다이오드일 수 있다. 제4 노드(N4)에 초기 신호를 기입함으로써, 발광 다이오드 내부의 발광 계면에서 재결합되지 않는 캐리어를 제거할 수 있고, 발광 다이오드의 노화를 완화할 수 있다.
본 개시의 예시적인 실시예에서, 도 11에 도시된 바와 같이, 상기 결합 회로(6)는 상기 제1 노드(N1)와 상기 제2 전원단(VDD) 사이에 연결된 제3 커패시터(C3)를 포함할 수 있으며, 상기 커패시터(C3)의 커패시턴스 값은 상기 제1 커패시터(C1)의 커패시턴스 값보다 크고, 상기 제3 커패시터(C3)의 커패시턴스 값은 상기 제2 커패시터(C2)의 커패시턴스 값보다 클 수 있다. 제3 커패시터(C3)를 큰 커패시턴스 값으로 설정함으로써, 제3 커패시터(C3)의 전하 저장 용량을 증가시켜 발광 단계의 최대 지속 시간을 증가시킬 수 있다. 상기 제어 회로(5)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함할 수 있고, 제5 트랜지스터(T5)는 게이트가 상기 인에이블 신호단(EM)에 연결되고, 제1 전극이 상기 제2 전원단(VDD)에 연결되며, 제2 전극이 상기 제2 노드(N2)에 연결된다. 제6 트랜지스터(T6)는 게이트가 상기 인에이블 신호단(EM)에 연결되고, 제1 전극이 상기 제3 노드(N3)에 연결되고, 제2 전극이 상기 제4 노드(N4)에 연결된다. 상기 제1 리셋 회로(2)는 제1 트랜지스터(T1)를 포함하고, 제1 트랜지스터(T1)는 게이트가 상기 제1 리셋 신호단(Re1)에 연결되고, 제1 전극이 상기 제1 초기 신호단(Vinit1)에 연결되고, 제2 전극이 상기 제1 노드(N1)에 연결된다. 상기 제3 리셋 회로(4)는 제7 트랜지스터(T7)를 포함하고, 제7 트랜지스터(T7)는 게이트가 상기 제3 리셋 신호단(Re3)에 연결되고, 제1 전극이 상기 제2 초기 신호단(Vinit2)에 연결되고, 제2 전극이 상기 제4 노드(N4)에 연결된다. 여기서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 N형의 트랜지스터일 수 있고, N형의 트랜지스터의 반도체 재료는 인듐갈륨아연산화물(InGaZnO)일 수 있다. 산화물 트랜지스터는 턴 오프 누설 전류가 작기 때문에, 발광 단계에서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 통한 제1 노드(N1)의 누설 전류를 감소시킬 수 있다. 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 P형의 트랜지스터일 수 있고, 예를 들어, 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 P형의 저온 폴리실리콘 트랜지스터일 수 있으며, 저온 폴리실리콘 트랜지스터는 캐리어 이동도가 높기 때문에, 고해상도, 고응답 속도, 고화소 밀도, 고개구율의 표시 패널의 실현에 도움이 된다.
도 12는 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다. 상기 화소 구동 회로는 제2 리셋 회로(3)를 더 포함할 수 있고, 제2 리셋 회로(3)는 상기 제2 노드(N2) 및 제1 전원단(VGH)에 연결되며, 제2 리셋 회로(3)는 제어 신호에 응답하여 상기 제1 전원단(VGH)의 신호를 상기 제2 노드(N2)로 전송한다. 본 개시의 예시적인 실시예에서, 제1 리셋 회로의 도통 레벨은 제3 리셋 회로의 도통 레벨과 극성이 반대일 수 있고, 제1 리셋 신호단(Re1)의 신호는 제3 리셋 신호단부(Re3)의 신호와 극성이 반대일 수 있고, 상기 제2 리셋 회로(3)의 도통 레벨은 상기 제1 리셋 회로(2)의 도통 레벨과 극성이 반대일 수 있다. 상기 제2 리셋 회로(3)는 상기 제3 리셋 신호단(Re3)에도 연결되고, 상기 제2 리셋 회로(3)는 상기 제3 리셋 신호단(Re3)의 신호에 응답하여 상기 제1 전원단(VGH)의 신호를 상기 제2 노드(N2)로 전송하도록 구성된다.
본 개시의 예시적인 실시예에서, 화소 구동 회로 내의 구동 트랜지스터의 게이트와 소스 사이에는 기생 용량이 존재하고, 화소 구동 회로는 리셋 단계에서, 구동 트랜지스터의 게이트 전압이 초기 전압으로 초기화되고, 상기 기생 용량의 결합 효과에 의해, 구동 트랜지스터의 소스 전압도 그에 따라 변화한다. 리셋 단계에서 서로 다른 계조가 리셋되는 경우, 구동 트랜지스터의 게이트 전압의 변화량이 상이하여 구동 트랜지스터의 소스 전압의 변화량도 상이하며, 그 결과 리셋 단계가 완료된 후 구동 트랜지스터의 Vgs(게이트-소스 간 전압 차)가 상이하다. 또한, 구동 트랜지스터의 Vgs가 임계 전압에 영향을 미치기 때문에, 표시 패널에 잔상 문제가 발생한다. 예를 들어, 표시 패널이 흑백 화면에서 동일한 계조 화면으로 변환되는 경우, 흑백 화면의 해당 화소 점에서의 구동 트랜지스터의 임계 전압이 다르기 때문에, 동일한 계조 화면으로 변환된 후 이전 프레임의 흑백 화면이 위치한 영역은 서로 다른 그레이 스케일을 표시하므로 잔상 문제가 발생한다. 본 개시의 예시적인 실시예에서, 화소 구동 회로는 리셋 단계에서 제1 리셋 회로(2)를 이용하여 상기 제1 초기 신호단(Vinit1)의 신호를 상기 제1 노드(N1)로 전송함과 동시에 제2 리셋 회로(3)를 이용하여 상기 제1 전원단(VGH)의 신호를 상기 제1 노드(N1)로 전송하기 때문에, 이 화소 구동 회로는 서로 다른 데이터 신호 하에서 구동 트랜지스터의 게이트-소스 간 전압 차를 동일한 값으로 리셋하여 표시 패널의 잔상 문제를 개선할 수 있다.
본 개시의 예시적인 실시예에서, 상기 제2 리셋 회로(3)는 제8 트랜지스터(T8)를 포함할 수 있고, 제8 트랜지스터(T8)는 게이트가 상기 제3 리셋 신호단(Re3)에 연결되고, 제1 전극이 상기 제1 전원단(VGH)에 연결되고, 제2 전극이 상기 제2 노드(N2)에 연결되며, 제8 트랜지스터(T8)는 P형의 트랜지스터일 수 있다. 본 개시의 다른 예시적인 실시예에서, 제2 리셋 회로의 도통 레벨과 제1 리셋 회로의 도통 레벨은 동일한 극성을 가질 수 있고, 제2 리셋 회로는 제1 리셋 신호단에 연결되며, 제2 리셋 회로는 제1 리셋 신호단의 신호에 응답하여 제1 전원단(VGH)의 신호를 제2 노드로 전송할 수 있음을 이해해야 한다. 이에 대응하여, 제8 트랜지스터는 N형의 트랜지스터일 수 있고, 이 N형의 트랜지스터의 반도체 재료는 인듐갈륨아연산화물(InGaZnO)일 수 있다. 상기 제1 전원단(VGH)은 제2 전원단(VDD)과 공유될 수 있으며, 예를 들어 제2 리셋 회로는 제2 전원단(VDD)에 연결될 수 있다.
도 13은 도 12의 화소 구동 회로의 구동 방법에 있어서의 각 노드의 타이밍도이다. G1은 제1 게이트 구동 신호단의 타이밍을 나타내고, G2는 제2 게이트 구동 신호단의 타이밍을 나타내고, Re1은 제1 리셋 신호단의 타이밍을 나타내고, Re3은 제3 리셋 신호단의 타이밍을 나타내고, EM은 인에이블 신호단의 타이밍을 나타낸다. 이 화소 구동 회로의 구동 방법은 리셋 단계(t1), 임계값 보상 단계(t2), 버퍼 단계(t3) 및 발광 단계(t4)의 4개의 단계를 포함할 수 있다. 리셋 단계(t1)에서, 인에이블 신호단(EM), 제1 리셋 신호단(Re1), 제1 게이트 구동 신호단은 하이 레벨의 신호를 출력하고, 제2 게이트 구동 신호단(G2), 제3 리셋 신호단(Re3)은 로우 레벨의 신호를 출력하고, 제1 트랜지스터(T1), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 도통되고, 제1 초기 신호단(Vinit1)은 제1 노드(N1)에 제1 초기 신호를 입력하고, 제1 전원단(VDD)은 제2 노드(N2)에 전원 신호를 입력하고, 제2 초기 신호단(Vinit2)은 제4 노드에 제2 초기 신호를 입력하고, 여기서, 제1 초기 신호와 제2 초기 신호의 전압은 동일하거나 상이할 수 있다. 임계값 보상 단계(t2)에서, 인에이블 신호단(EM), 제2 게이트 구동 신호단(G2), 제3 리셋 신호단은 하이 레벨의 신호를 출력하고, 제1 리셋 신호단(Re1)은 로우 레벨의 신호를 출력하고, 임계값 보상 단계(t2)의 적어도 일부 기간 동안, 제1 게이트 구동 신호단(G1)은 로우 레벨의 신호를 출력하고, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)는 도통되고, 데이터 신호단(Vdata)은 제1 노드(N1)에 보상 전압(Vdata + Vth)을 기입한다. 여기서, Vdata는 데이터 신호단의 전압이고, Vth는 구동 트랜지스터의 임계 전압이다. 버퍼 단계(t3)에서, 인에이블 신호단(EM), 제3 리셋 신호단(Re3), 제1 게이트 구동 신호단(G1)은 하이 레벨의 신호를 출력하고, 제2 게이트 구동 신호단(G2), 제1 리셋 신호단(Re1)은 로우 레벨의 신호를 출력하며, 모든 트랜지스터가 턴 오프된다. 발광 단계(t4)에서, 제3 리셋 신호단(Re3) 및 제1 게이트 구동 신호단(G1)은 하이 레벨의 신호를 출력하고, 인에이블 신호단(EM), 제2 게이트 구동 신호단(G2) 및 제1 리셋 신호단(Re1)은 로우 레벨의 신호를 출력하고, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 도통되고, 구동 트랜지스터(T3)는 커패시터(C)에 저장된 전압(Vdata + Vth)의 작용에 의해 발광한다. 본 개시의 예시적인 실시예에서, 임계값 보상 단계(t2)에서, 제1 게이트 구동 신호단(G1)의 활성 레벨(로우 레벨)의 지속 시간은 제2 게이트 구동 신호단(G2)의 활성 레벨(하이 레벨)의 지속 시간보다 짧을 수 있다. 이 임계값 보상 단계(t2)에서, 제1 게이트 구동 신호단(G1)은 1행의 화소 구동 회로를 스캔할 수 있고, 제2 게이트 구동 신호단(G2)은 복수 행의 화소 구동 회로를 1행씩 스캔할 수 있다. 예를 들면, 제2 게이트 구동 신호단(G2)은 2행의 화소 구동 회로를 1행씩 스캔할 수 있다. 본 개시의 다른 예시적인 실시예에서, 이 구동 방법은 버퍼 단계를 포함하지 않을 수 있고, 제1 트랜지스터(T1) 및 제7 트랜지스터(T7)는 서로 다른 단계에서 도통될 수 있음을 이해해야 한다. 제1 게이트 구동 신호단(G1)의 활성 레벨(로우 레벨)의 지속 시간은 제2 게이트 구동 신호단(G2)의 활성 레벨(하이 레벨)의 지속 시간과 동일할 수 있다.
도 14는 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 개략적인 구조도이다. 이 화소 구동 회로는 제1 전극이 제2 노드(N2)에 연결되는 제4 커패시터(C4)를 더 포함할 수 있다. 이 화소 구동 회로는 발광 단계에서 제2 전원단(VDD)이 제4 커패시터(C4)를 충전할 수 있고, 리셋 단계의 초기에 제4 커패시터(C4)가 제2 노드(N2)의 하이 레벨을 유지할 수 있기 때문에, 이러한 설정은 리셋 단계에서 제1 전원단(VGH)이 제2 노드(N2)에 하이 레벨의 신호를 기입하는 속도를 높일 수 있다. 제4 커패시터(C4)의 제2 전극은 제5 노드(N5)에 연결되고, 제5 노드(N5)의 등전위 도전부가 임계값 보상 단계 이전 또는 시작 단계에 풀다운 동작이 있는 경우, 제5 노드(N5)는 제2 노드(N2)에 대해 풀다운 효과를 가지므로, 표시 패널의 서로 다른 위치에서 제2 노드(N2)의 전압에 차이가 발생한다. 예를 들어, 제5 노드(N5)의 등전위 도전부는 제1 게이트 구동 신호단(G1)을 제공하는 제1 게이트선일 수 있고, 제1 게이트선은 제2 노드(N2)의 등전위 도전부와 부분적으로 중첩되어 제1 게이트선의 구조의 일부를 이용하여 제4 커패시터(C4)의 제2 전극을 형성할 수 있고, 제1 게이트선은 임계값 보상 단계의 개시 단계에서 하이 레벨에서 로우 레벨로 변화하여 제1 게이트선은 제2 노드(N2)의 전압을 풀다운한다. 본 개시의 예시적인 실시예는 제2 노드(N2)의 등전위 도전부와 제1 게이트선의 중첩 면적을 최소화하여 제2 노드(N2)에 대한 제1 게이트선의 풀다운 효과를 감소시킬 수 있다. 제4 커패시터(C4)의 커패시터 값(C4)은 제2 커패시터(C2)의 커패시터 값보다 작을 수 있고, 제4 커패시터(C4)는 0.5fF 내지 4fF, 예를 들어 0.5fF, 2fF, 4fF일 수 있다. 제4 커패시터(C4)의 커패시턴스 값(C4)은 제1 커패시터(C1)의 커패시턴스 값의 절반보다 작을 수 있으며, 예를 들어 제4 커패시터(C4)의 커패시턴스 값(C4)은 제1 커패시터(C1)의 커패시턴스 값의 1/3, 1/4, 1/5 등일 수 있다.
본 개시의 예시적인 실시예에서, 도 12 및 도 14에 도시된 바와 같이, 이 화소 구동 회로는 임계값 보상 단계에서 구동 트랜지스터(T3)를 도통시켜야 하므로, 제1 초기 신호단(Vinit1)과 제1 전원단(VGH)의 전압 차(Vinit1-Vgh)는 구동 트랜지스터(T3)의 임계 전압(Vth)보다 낮아야 한다. 여기서, Vinit1은 제1 초기 신호단의 전압이고, Vgh는 제1 전원단(VGH)의 전압이다. 여기서, Vinit1은 -2 내지 -6V일 수 있고, 예를 들면 -2V, -3V, -4V, -5V, -6V 등일 수 있다. Vinit1-Vgh는 a * Vth 미만일 수 있고, a는 2 내지 7일 수 있으며, 예를 들어 a는 2, 4, 6, 7일 수 있다. Vth는 -2 내지 -5V일 수 있고, 예를 들면 -2V, -3V, -5V 등일 수 있다. Vgh는 Vth의 1.5배보다 클 수 있고, 예를 들어, Vgh는 Vth의 1.6배, 1.8배, 2배 등일 수 있다.
도 15는 본 개시의 표시 패널의 예시적인 실시예에 따른 화소 구동 회로의 분포도이다. 인접하는 2열의 화소 회로는 동일한 열 방향으로 연장되는 제1 전원선(VGH)에 연결될 수 있고, 제1 전원선(VGH)은 화소 구동 회로에 제1 전원단을 제공하고, 제1 전원선(VGH)은 상술한 인접하는 2열의 화소 구동 회로 사이에 위치할 수 있다. 도 15에 도시한 바와 같이, 동일한 화소행에 있어서, 인접하는 열에 위치하는 2개의 화소 회로를 거울상으로 설치하여 배선을 용이하게 할 수 있다.
도 16은 본 개시의 표시 패널의 다른 실시예에 따른 화소 구동 회로의 분포도이다. 인접하는 2행의 화소 회로는 동일한 행 방향으로 연장되는 제1 전원선(VGH)에 연결될 수 있고, 제1 전원선(VGH)은 화소 구동 회로에 제1 전원단을 제공하고, 제1 전원선(VGH)은 상술한 인접하는 2행의 화소 구동 회로 사이에 위치할 수 있다. 도 16에 도시한 바와 같이, 동일한 화소행에 있어서, 인접하는 열에 위치하는 2개의 화소 회로를 거울상으로 설치하여 배선을 용이하게 할 수 있다.
도 17은 본 개시의 표시 패널의 다른 실시예에 따른 화소 구동 회로의 분포도이다. 표시 패널은 어레이로 분포된 복수의 화소 구동 회로(P)와, 제1 전원단을 제공하는 복수의 제1 전원선(VGH11, VGH12, VGH21, VGH22)을 포함한다. 도 17에 도시된 바와 같이, 제1 전원선(VGH11, VGH12)은 열 방향으로 연장되고, 제1 전원선(VGH21, VGH22)은 행 방향으로 연장된다. 인접하는 2행의 화소 회로는 동일한 행 방향으로 연장되는 제1 전원선에 연결되고, 이 제1 전원선(VGH)은 상기 인접하는 2행의 화소 구동 회로 사이에 위치한다. 열 방향으로 연장되는 제1 전원선은 그와 교차하는 행 방향으로 연장되는 복수의 제1 전원선에 연결되어, 복수의 전원선은 격자 구조를 형성할 수 있다. 열 방향으로 연장되는 제1 전원선은 적색 화소 구동 회로가 위치하는 영역에 위치할 수 있다. 또한, 동일한 화소 행에서, 인접하는 열에 위치하는 2개의 화소 회로가 거울상으로 설치되어, 배선을 용이하게 할 수 있다.
본 개시의 예시적인 실시예는 상술한 화소 구동 회로를 구동하는 화소 구동 회로의 구동 방법을 더 제공한다. 이 구동 방법은 다음 단계를 포함한다.
리셋 단계에서, 상기 인에이블 신호단(EM), 제1 리셋 신호단(Re1), 제1 게이트 구동 신호단(G1)에 하이 레벨의 신호가 입력되고, 상기 제2 게이트 구동 신호단(G2) 및 제3 리셋 신호단(Re3)에 로우 레벨의 신호가 입력된다.
임계값 보상 단계에서, 상기 인에이블 신호단(EM), 제2 게이트 구동 신호단(G2) 및 제3 리셋 신호단(Re3)에 하이 레벨의 신호가 입력되고, 상기 제1 리셋 신호단(Re1) 및 제1 게이트 구동 신호단(G1)에 로우 레벨의 신호가 입력된다.
발광 단계에서, 상기 제3 리셋 신호단(Re3) 및 제1 게이트 구동 신호단(G1)에 하이 레벨의 신호가 입력되고, 상기 인에이블 신호단(EM), 제2 게이트 구동 신호단(G2) 및 제1 리셋 신호단(Re1)에 로우 레벨의 신호가 입력된다.
이 구동 방법은 상기 내용에서 상세히 설명되었으므로, 여기서는 반복하지 않는다.
본 개시의 예시적인 실시예는 상술한 화소 구동 회로를 포함하는 표시 패널을 더 제공한다. 이 표시 패널은 휴대 전화, 태블릿 컴퓨터, TV 등의 표시 장치에 적용될 수 있다. 이 표시 패널의 화소 구동 회로는 도 10에 도시된 바와 같이 구성될 수 있다. 이 표시 패널은, 순서대로 적층된 베이스 기판, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층을 포함하고, 상기 계층 구조 사이에는 절연층이 더 구비될 수 있다. 도 18 내지 도 25에 도시된 바와 같이, 도 18은 본 개시의 표시 패널의 예시적인 실시예의 부분 구조 레이아웃이고, 도 19는 도 18의 제1 도전층의 구조 레이아웃을 나타내는 도면이고, 도 20은 도 18의 제2 도전층의 구조 레이아웃을 나타내는 도면이고, 도 21은 도 18의 제2 활성층의 구조 레이아웃을 나타내는 도면이고, 도 22는 도 18의 제3 도전층의 구조 레이아웃을 나타내는 도면이고, 도 23은 도 18의 제4 도전층의 구조 레이아웃을 나타내는 도면이고, 도 24는 도 18의 제1 도전층, 제2 도전층 및 제2 활성층의 구조 레이아웃을 나타내는 도면이고, 도 25는 도 18의 제1 도전층, 제2 도전층, 제2 활성층 및 제3 도전층의 구조 레이아웃을 나타내는 도면이다.
도 18, 도 19 및 도 24에 도시된 바와 같이, 제1 도전층은 제1 도전부(11) 및 상기 제1 게이트선(G1)을 포함할 수 있고, 상기 제1 도전부(11)는 상기 구동 트랜지스터(T3)의 게이트를 형성하기 위해 사용되며, 상기 베이스 기판 상의 상기 제1 게이트선(G1)의 정투영은 제1 방향(X)을 따라 연장될 수 있고, 제1 게이트선(G1)은 제4 트랜지스터(T4)의 게이트에 연결될 수 있고, 예를 들어, 제1 게이트선(G1)의 구조의 일부가 제4 트랜지스터의 게이트를 형성하는데 사용될 수 있다.
도 18, 도 20 및 도 24에 도시된 바와 같이, 상기 제2 도전층은 상기 제2 게이트선(2G2)을 포함할 수 있고, 상기 베이스 기판 상의 상기 제2 게이트선(2G2)의 정투영은 상기 제1 방향(X)을 따라 연장될 수 있고, 제2 게이트선(2G2)은 제2 트랜지스터의 게이트에 연결될 수 있고, 예를 들어, 제2 게이트선(2G2)의 구조의 일부가 제2 트랜지스터의 바텀 게이트를 형성하는데 사용될 수 있다.
도 18, 도 21 및 도 24에 도시된 바와 같이, 상기 제2 활성층은 제1 활성부(71), 제2 활성부(72) 및 제3 활성부(73)를 포함할 수 있다. 상기 제2 활성부(72)는 상기 제1 활성부(71)와 상기 제3 활성부(73) 사이에 연결되고, 상기 제1 활성부(71)는 상기 제2 트랜지스터(T2)의 채널 영역을 형성하는데 사용되며, 상기 베이스 기판 상의 상기 제2 게이트선(2G2)의 정투영은 상기 베이스 기판 상의 상기 제1 활성부(71)의 정투영을 덮을 수 있다. 제2 활성층의 재료는 인듐갈륨아연산화물(InGaZnO)일 수 있다.
도 18, 도 22 및 도 25에 도시된 바와 같이, 상기 제3 도전층은 상기 제3 게이트선(3G2)을 포함할 수 있고, 상기 베이스 기판 상의 상기 제3 게이트선(3G2)의 정투영은 상기 제1 방향(X)을 따라 연장되며, 상기 베이스 기판 상의 상기 제3 게이트선(3G2)의 정투영은 상기 베이스 기판 상의 상기 제1 활성부(71)의 정투영을 덮을 수 있고, 제3 게이트선(3G2)의 구조의 일부는 제2 트랜지스터의 탑 게이트를 형성하기 위해 사용될 수 있다. 이 표시 패널은 제3 도전부를 마스크로 사용하여 제2 활성층에 도체화 처리를 수행할 수 있다. 즉, 제3 도전층으로 덮인 제2 활성층의 영역이 트랜지스터의 채널 영역을 형성하고, 제3 도전층으로 덮이지 않은 제2 활성층의 영역이 도체 구조를 형성한다.
도 18 및 도 23에 도시한 바와 같이, 상기 제4 도전층은 연결부(41)를 포함하고, 상기 연결부(41)는 비아홀(H1)을 통해 상기 제1 도전부(11)에 연결되고, 비아홀(H2)을 통해 상기 제3 활성부(73)에 연결된다.
도 26은 도 18의 점선 A를 따른 부분 단면도이다. 이 표시 패널은 제1 절연층(92), 제2 절연층(93), 제3 절연층(94) 및 유전체층(95)을 더 포함할 수 있으며, 베이스 기판(91), 제1 도전층, 제1 절연층(92), 제2 도전층, 제2 절연층(93), 제2 활성층, 제3 절연층(94), 제3 도전층, 유전체층(95) 및 제4 도전층이 순차적으로 적층된다. 제1 절연층(92), 제2 절연층(93) 및 제3 절연층(94)은 실리콘 산화층을 포함할 수 있고, 유전체층(95)은 실리콘 질화층을 포함할 수 있다. 제4 도전층의 재료는 금속 재료를 포함할 수 있고, 금속 재료는 예를 들어, 몰리브덴, 알루미늄, 구리, 티타늄, 니오븀 중 하나 또는 그 합금, 또는 몰리브덴/티타늄 합금 또는 적층체, 또는 티타늄/알루미늄/티타늄 적층체일 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 니오븀 중 하나 또는 그 합금, 또는 몰리브덴/티타늄 합금 또는 적층체 등일 수 있다.
도 18 내지 도 26에 도시된 바와 같이, 상기 제1 게이트선(G1)은 제1 연장부(G11)를 포함할 수 있고, 상기 베이스 기판 상의 상기 제1 연장부(G11)의 정투영은 상기 베이스 기판 상의 상기 제3 활성부(73)의 정투영과 중첩될 수 있으며, 상기 제1 연장부(G11)는 상기 제1 커패시터(C1)의 제1 전극을 형성하기 위해 사용되고, 상기 제3 활성부(73)는 상기 제1 커패시터(C1)의 제2 전극을 형성하기 위해 사용된다. 상기 제2 게이트선(2G2)은 제2 연장부(2G22)를 포함할 수 있고, 상기 베이스 기판 상의 상기 제2 연장부(2G22)의 정투영은 상기 베이스 기판 상의 상기 제2 활성부(72)의 정투영과 중첩될 수 있으며, 상기 베이스 기판 상의 상기 제3 게이트선(3G2)의 정투영은 상기 베이스 기판 상의 상기 제2 활성부(72)의 정투영의 일측에 위치한다. 즉, 상기 베이스 기판 상의 제3 게이트선(3G2)의 정투영은 상기 베이스 기판 상의 제2 활성부(72)의 정투영과 중첩되지 않는다. 예를 들면, 도 18에 도시한 바와 같이, 상기 베이스 기판 상의 상기 제3 게이트선(3G2)의 정투영은, 상기 베이스 기판 상의 상기 제2 활성부(72)의 정투영의 제2 방향(Y)의 일측에 위치하고, 제2 방향(Y)은 제1 방향(X)과 교차할 수 있으며, 예를 들어, 제2 방향(Y)은 제1 방향(X)에 수직일 수 있다. 상기 제2 연장부(2G22)는 제2 커패시터(C2)의 제1 전극의 일부를 형성하기 위해 사용될 수 있고, 상기 제2 활성부(72)는 상기 제2 커패시터(C2)의 제2 전극의 일부를 형성하기 위해 사용될 수 있다. 상기 제3 게이트선(3G2)은 제3 연장부(3G23)를 포함할 수 있고, 상기 연결부(41)는 제4 연장부(414)를 포함할 수 있으며, 상기 베이스 기판 상의 상기 제3 연장부(3G23)의 정투영은 상기 베이스 기판 상의 상기 제4 연장부(414)의 정투영과 중첩될 수 있고, 상기 제3 연장부(3G23)는 상기 제2 커패시터(C2)의 제1 전극의 일부를 형성하기 위해 사용되며, 상기 제4 연장부(414)는 상기 제2 커패시터(C2)의 제2 전극의 일부를 형성하기 위해 사용될 수 있다. 상기 베이스 기판 상의 상기 제3 활성부(73)의 정투영의 상기 제1 방향(X)에서의 사이즈는, 상기 베이스 기판 상의 상기 제2 활성부(72)의 정투영의 상기 제1 방향(X)에서의 사이즈보다 클 수 있다. 이러한 설정은 제1 커패시터(C1)의 커패시턴스 값을 증가시킬 수 있고, 본 개시의 예시적인 실시예에서는, 베이스 기판 상의 제3 활성부(73)의 정투영의 상기 제1 방향(X)에서의 사이즈를 조정함으로써, 제1 커패시터의 커패시턴스 값을 조정할 수 있다. 베이스 기판 상의 제3 활성부(73)의 정투영의 상기 제1 방향(X)에서의 사이즈는, 5㎛ 내지 20㎛일 수 있고, 예를 들면, 5㎛, 9.7㎛, 12㎛, 15.55㎛, 50㎛ 등일 수 있다. 또한, 본 개시의 예시적인 실시예에서는, 제3 활성부(73)에서의 제1 절연층(92) 및 제2 절연층(93)의 두께를 조정함으로써, 제1 커패시터(C1)의 커패시턴스 값을 조정할 수도 있다. 예를 들어, 본 개시의 예시적인 실시예에서, 제3 활성부(73)에서의 제1 절연층(92) 및/또는 제2 절연층(93)의 두께를 얇게 하여 제1 커패시터(C1)의 커패시턴스 값을 증가시킬 수 있다. 본 개시의 예시적인 실시예에서, 베이스 기판 상의 제4 연장부(414)의 정투영의 제1 방향(X)에서의 사이즈를 조정함으로써, 제2 커패시터의 커패시턴스 값을 조정할 수 있다. 베이스 기판 상의 제4 연장부(414)의 정투영의 제1 방향(X)에서의 사이즈가 작을수록 제2 커패시터의 커패시턴스 값은 작아지고, 베이스 기판 상의 제4 연장부(414)의 정투영의 제1 방향(X)에서의 사이즈는 2㎛ 내지 4㎛일 수 있고, 예를 들어 4㎛, 3.7㎛, 3.5㎛, 2.95㎛, 2.2㎛, 2㎛ 등일 수 있다. 또한, 본 개시의 예시적인 실시예에서, 베이스 기판 상의 제2 연장부(2G22)의 정투영의 제2 방향(Y)에서의 사이즈를 조정함으로써, 제2 커패시터의 커패시턴스 값을 조정할 수 있다. 베이스 기판 상의 제2 연장부(2G22)의 정투영의 제2 방향(Y)에서의 사이즈가 작을수록 제2 커패시터의 커패시턴스 값은 작아진다.
도 18 및 도 26에 도시된 바와 같이, 제4 연장부(414)가 위치하는 영역에서, 베이스 기판 상의 제3 게이트선(3G2)의 정투영은 베이스 기판 상의 제2 게이트선(2G2)의 정투영을 커버한다. 비록, 이 영역에서 베이스 기판 상의 제2 게이트선(2G2)의 정투영은 베이스 기판 상의 제4 연장부(414)의 정투영과 중첩되지만, 제3 게이트선(3G2)의 차폐 효과로 인해, 이 영역에서 베이스 기판 상의 제2 게이트선(2G2)의 정투영의 면적 변화는 제2 커패시터의 커패시턴스 값에 영향을 미치지 않는다. 마찬가지로, 제1 연장부(G11)가 위치하는 영역에서, 베이스 기판 상의 제3 활성부(73)의 정투영은 베이스 기판 상의 연결부(41)의 정투영을 커버한다. 비록, 이 영역에서 베이스 기판 상의 연결부(41)의 정투영은 베이스 기판 상의 제1 연장부(G11)의 정투영과 중첩되지만, 제3 활성부(73)의 차폐 효과로 인해, 이 영역에서 베이스 기판 상의 연결부(41)의 정투영의 면적 변화는 제1 커패시터의 커패시턴스 값에 영향을 미치지 않는다.
도 27 내지 도 45는 본 개시의 화소 구동 회로의 다른 예시적인 실시예의 도면이다.
본 개시의 예시적인 실시예에서, 트랜지스터는 게이트, 드레인, 소스의 3개의 단자를 적어도 포함하는 소자를 말한다. 트랜지스터는 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역이 있으며, 전류는 드레인, 채널 영역 및 소스를 통해 흐를 수 있다. 여기서, 채널 영역은 주로 전류가 흐르는 영역을 의미한다.
당업자는 본 개시의 모든 실시예에서 사용되는 트랜지스터가 박막 트랜지스터, 전계 효과 트랜지스터, 또는 동일한 특성을 갖는 다른 장치일 수 있다는 것을 이해할 수 있을 것이다. 본 명세서에서, 제1 전극이 드레인이고 제2 전극이 소스일 수 있고, 또는 제1 전극이 소스이고 제2 전극이 드레인일 수 있다. 극성이 반대인 트랜지스터를 사용하는 경우나, 회로 동작 중에 전류의 방향이 바뀌는 경우, "소스"와 "드레인"의 기능이 바뀌는 경우도 있다. 따라서, 본 명세서에서 "소스"와 "드레인"은 서로 바꿔서 사용할 수 있다.
본 명세서에서, "연결"은 구성 요소가 일종의 전기적 작용을 갖는 소자를 통하여 서로 연결되어 있는 경우를 포함한다. "일종의 전기적 작용을 갖는 소자"는 연결된 구성요소들 사이에서 전기적 신호를 송수신할 수 있는 것이라면 특별히 제한되지 않는다. "일종의 전기적 작용을 갖는 소자"의 예로는 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 저항, 인덕터, 커패시터 및 기타 다양한 기능을 갖는 소자 등이 포함된다.
도 27 및 도 28은 본 개시의 예시적인 실시예에 따른 2개의 화소 회로의 개략적인 구조도이다. 도 27 및 도 28에 도시된 바와 같이, 본 개시의 예시적인 실시예에서 제공되는 화소 회로는 구동 서브 회로, 제1 리셋 서브 회로, 제2 리셋 서브 회로 및 발광 소자를 포함한다.
구동 서브 회로는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)에 각각 연결되며, 제1 노드(N1)의 제어 신호에 응답하여 제2 노드(N2)와 제3 노드(N3) 사이에서 구동 전류를 생성하도록 구성된다.
제1 리셋 서브 회로는 제1 리셋 신호선(INIT1) 및 발광 소자의 애노드 단에 각각 연결되고, 또한 제1 발광 제어 신호선(EM1) 또는 제2 리셋 제어 신호선(Reset2)에 연결되며, 제1 발광 제어 신호선(EM1) 또는 제2 리셋 제어 신호선(Reset2)의 신호에 응답하여 제1 리셋 신호선(INIT1)에서 제공되는 제1 리셋 신호를 발광 소자의 애노드 단에 기입하도록 구성된다.
제2 리셋 서브 회로는 제1 리셋 제어 신호선(Reset1) 및 제2 리셋 신호선(INIT2)에 각각 연결되고, 또한 제2 노드(N2) 또는 제3 노드(N3)에 연결되며, 제1 리셋 제어 신호선(Reset1)의 신호에 응답하여 제2 리셋 신호선(INIT2)에서 제공되는 제2 리셋 신호를 구동 서브 회로의 제1 전극 또는 제2 전극에 기입하도록 구성되고, 제2 리셋 신호는 제1 리셋 신호보다 크다.
일부 예시적인 실시예에서, 제2 리셋 신호의 절대값은 구동 서브 회로의 임계 전압의 1.5배보다 크다.
일부 예시적인 실시예에서, 제2 리셋 신호의 크기는 0보다 크다.
예시적으로, 제2 리셋 신호는 일반적으로 4 내지 10V의 리셋 전압이고, 제1 리셋 신호는 일반적으로 -2V 내지 -6V의 리셋 전압이고, 구동 서브 회로의 임계 전압은 일반적으로 -5V 내지 -2V이며, 선택적으로, 구동 서브 회로의 임계 전압은 -3V일 수 있다.
일부 예시적인 실시예에서, 도 27 및 도 28에 도시된 바와 같이, 상기 화소 회로는 기입 서브 회로, 보상 서브 회로, 제1 발광 제어 서브 회로 및 제2 발광 제어 서브 회로를 더 포함한다.
여기서, 기입 서브 회로는 제2 주사 신호선(G2), 데이터 신호선(Data) 및 제2 노드(N2)에 각각 연결되고, 제2 주사 신호선(G2)의 신호에 응답하여 데이터 신호선(Data)의 데이터 신호를 제2 노드(N2)에 기입하도록 구성된다.
보상 서브 회로는 제1 전원선(VDD), 제1 주사 신호선(G1), 제1 노드(N1) 및 제3 노드(N3)에 각각 연결되고, 제1 주사 신호선(G1)의 신호에 응답하여 제3 노드(N3)의 제1 리셋 신호 또는 제2 리셋 신호를 제1 노드(N1)에 기입하고, 제1 주사 신호선(G1)의 신호에 응답하여 제1 노드(N1)를 보상하도록 구성된다.
제1 발광 제어 서브 회로는 제1 발광 제어 신호선(EM1), 제1 전원선(VDD) 및 제2 노드(N2)에 각각 연결되고, 제1 발광 제어 신호선(EM1)의 신호에 응답하여 제1 전원선(VDD)의 신호를 제2 노드(N2)에 공급하도록 구성된다.
제2 발광 제어 서브 회로는 제2 발광 제어 신호선(EM2), 제3 노드(N3) 및 제4 노드(N4)에 각각 연결되고, 제2 발광 제어 신호선(EM2)의 신호에 응답하여 제4 노드(N4)의 제1 리셋 신호를 제3 노드(N3)에 기입하고, 제2 발광 제어 신호선(EM2)의 신호에 응답하여 제3 노드(N3)와 제4 노드(N4) 사이에 구동 전류가 흐르도록 구성된다.
일부 예시적인 실시예에서, 제2 리셋 서브 회로가 제2 리셋 신호를 제2 노드(N2)에 기입할 때, 구동 서브 회로는 제1 노드(N1)의 제어 신호에 응답하여 제2 노드(N2)의 제2 리셋 신호를 제3 노드(N3)에 기입하도록 구성된다.
일부 예시적인 실시예에서, 도 27 및 도 28에 도시된 바와 같이, 발광 소자의 일단은 제4 노드(N4)에 연결되고, 발광 소자의 타단은 제2 전원선(VSS)에 연결된다.
일부 예시적인 실시예에서, 도 29에 도시된 바와 같이, 제1 리셋 서브 회로는 제1 트랜지스터(T1)를 포함한다.
여기서, 제1 트랜지스터(T1)의 제어전극은 제1 발광 제어 신호선(EM1) 또는 제2 리셋 제어 신호선(Reset2)(미도시)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 제1 리셋 신호선(INIT1)에 연결되며, 제1 트랜지스터(T1)의 제2 전극은 제4 노드(N4)에 연결된다.
도 29는 제1 리셋 서브 회로의 예시적인 개략적인 구조도이다. 당업자라면, 제1 리셋 서브 회로의 구현은 그 기능이 실현될 수 있는 한 이에 한정되지 않는다는 것을 쉽게 이해할 수 있을 것이다.
일부 예시적인 실시예에서, 도 30에 도시된 바와 같이, 보상 서브 회로는 제2 트랜지스터(T2) 및 제1 커패시터(C1)를 포함한다.
여기서, 제2 트랜지스터(T2)의 제어전극은 상기 제1 주사 신호선(G1)에 연결되고, 제2 트랜지스터(T2)의 제1 전극은 제3 노드(N3)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 연결된다.
제1 커패시터(C1)의 일단은 제1 노드(N1)에 연결되고, 제1 커패시터(C1)의 타단은 제1 전원선(VDD)에 연결된다.
도 30은 보상 서브 회로의 예시적인 개략적인 구조도이다. 당업자라면, 보상 서브 회로의 구현은 그 기능이 실현될 수 있는 한 이에 한정되지 않는다는 것을 쉽게 이해할 수 있을 것이다.
일부 예시적인 실시예에서, 도 31에 도시된 바와 같이, 구동 서브 회로는 제3 트랜지스터(T3)를 포함한다.
여기서, 제3 트랜지스터(T3)의 제어전극은 제1 노드(N1)에 연결되고, 제3 트랜지스터(T3)의 제1 전극은 제2 노드(N2)에 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제3 노드(N3)에 연결된다.
도 31은 구동 서브 회로의 예시적인 개략적인 구조도이다. 당업자라면, 구동 서브 회로의 구현은 그 기능이 실현될 수 있는 한 이에 한정되지 않는다는 것을 쉽게 이해할 수 있을 것이다.
일부 예시적인 실시예에서, 도 32에 도시된 바와 같이, 기입 서브 회로는 제4 트랜지스터(T4)를 포함한다.
여기서, 제4 트랜지스터(T4)의 제어전극은 제2 주사 신호선(G2)에 연결되고, 제4 트랜지스터(T4)의 제1 전극은 데이터 신호선(Data)에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 제2 노드(N2)에 연결된다.
도 32는 기입 서브 회로의 예시적인 개략적인 구조도이다. 당업자라면, 그 기능이 실현될 수 있는 한, 기입 서브 회로의 구현이 이에 한정되지 않는다는 것을 쉽게 이해할 수 있을 것이다.
일부 예시적인 실시예에서, 도 33에 도시된 바와 같이, 제1 발광 제어 서브 회로는 제5 트랜지스터(T5)를 포함한다.
여기서, 제5 트랜지스터(T5)의 제어전극은 제1 발광 제어 신호선(EM1)에 연결되고, 제5 트랜지스터(T5)의 제1 전극은 제1 전원선(VDD)에 연결되고, 제5 트랜지스터(T5)의 제2 전극은 제2 노드(N2)에 연결된다.
도 33은 제1 발광 제어 서브 회로의 예시적인 개략 구성도이다. 당업자라면, 제1 발광 제어 서브 회로의 구현은 그 기능을 실현할 수 있는 한 이에 한정되지 않는다는 것을 쉽게 이해할 수 있을 것이다.
일부 예시적인 실시예에서, 도 34에 도시된 바와 같이, 제2 발광 제어 서브 회로는 제6 트랜지스터(T6)를 포함한다.
여기서, 제6 트랜지스터(T6)의 제어전극은 제2 발광 제어 신호선(EM2)에 연결되고, 제6 트랜지스터(T6)의 제1 전극은 제3 노드(N3)에 연결되고, 제6 트랜지스터(T6)의 제2 전극은 제4 노드(N4)에 연결된다.
도 34는 제2 발광 제어 서브 회로의 예시적인 개략 구성도이다. 당업자라면, 제2 발광 제어 서브 회로의 구현은 그 기능을 실현할 수 있는 한 이에 한정되지 않는다는 것을 쉽게 이해할 수 있을 것이다.
일부 예시적인 실시예에서, 도 35에 도시된 바와 같이, 제2 리셋 서브 회로는 제7 트랜지스터(T7)를 포함한다.
여기서, 제7 트랜지스터(T7)의 제어전극은 리셋 제어 신호선(Reset)에 연결되고, 제7 트랜지스터(T7)의 제1 전극은 제2 리셋 신호선(INIT2)에 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제2 노드(N2)에 연결된다.
일부 예시적인 실시예에서, 도 36에 도시된 바와 같이, 제2 리셋 서브 회로는 제7 트랜지스터(T7)를 포함한다.
여기서, 제7 트랜지스터(T7)의 제어전극은 리셋 제어 신호선(Reset)에 연결되고, 제7 트랜지스터(T7)의 제1 전극은 제2 리셋 신호선(INIT2)에 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제3 노드(N3)에 연결된다.
도 35 및 도 36은 제2 리셋 서브 회로의 2개의 예시적인 개략적인 구조도이다. 당업자라면, 제2 리셋 서브 회로의 구현은 그 기능이 실현될 수 있는 한 이에 한정되지 않는다는 것을 쉽게 이해할 수 있을 것이다.
일부 예시적인 실시예에서, 도 37a 또는 도 37b에 도시된 바와 같이, 제1 리셋 서브 회로는 제1 트랜지스터(T1)를 포함하고, 보상 서브 회로는 제2 트랜지스터(T2) 및 제1 커패시터(C1)를 포함하며, 구동 서브 회로는 제3 트랜지스터(T3)를 포함하고, 기입 서브 회로는 제4 트랜지스터(T4)를 포함하고, 제1 발광 제어 서브 회로는 제5 트랜지스터(T5)를 포함하고, 제2 발광 제어 서브 회로는 제6 트랜지스터(T6)를 포함하며, 제2 리셋 서브 회로는 제7 트랜지스터(T7)를 포함한다.
여기서, 제1 트랜지스터(T1)의 제어전극은 제1 발광 제어 신호선(EM1)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 제1 리셋 신호선(INIT1)에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제4 노드(N4)에 연결된다.
제2 트랜지스터(T2)의 제어전극은 제1 주사 신호선(G1)에 연결되고, 제2 트랜지스터(T2)의 제1 전극은 제3 노드(N3)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 연결된다.
제1 커패시터(C1)의 일단은 제1 노드(N1)에 연결되고, 제1 커패시터(C1)의 타단은 제1 전원선(VDD)에 연결된다.
제3 트랜지스터(T3)의 제어전극은 제1 노드(N1)에 연결되고, 제3 트랜지스터(T3)의 제1 전극은 제2 노드(N2)에 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제3 노드(N3)에 연결된다.
제4 트랜지스터(T4)의 제어전극은 제2 주사 신호선(G2)에 연결되고, 제4 트랜지스터(T4)의 제1 전극은 데이터 신호선(Data)에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 제2 노드(N2)에 연결된다.
제5 트랜지스터(T5)의 제어전극은 제1 발광 제어 신호선(EM1)에 연결되고, 제5 트랜지스터(T5)의 제1 전극은 제1 전원선(VDD)에 연결되고, 제5 트랜지스터(T5)의 제2 전극은 제2 노드(N2)에 연결된다.
제6 트랜지스터(T6)의 제어전극은 제2 발광 제어 신호선(EM2)에 연결되고, 제6 트랜지스터(T6)의 제1 전극은 제3 노드(N3)에 연결되고, 제6 트랜지스터(T6)의 제2 전극은 제4 노드(N4)에 연결된다.
제7 트랜지스터(T7)의 제어전극은 제1 리셋 제어 신호선(Reset1)에 연결되고, 제7 트랜지스터(T7)의 제1 전극은 제2 리셋 신호선(INIT2)에 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제2 노드(N2) 또는 제3 노드(N3)에 연결된다.
도 37a 및 도 37b는 제1 리셋 서브 회로, 보상 서브 회로, 구동 서브 회로, 기입 서브 회로, 제1 발광 제어 서브 회로, 제2 발광 제어 서브 회로, 및 제2 리셋 서브 회로의 2개의 예시적인 구조를 도시한다. 당업자라면, 각각의 기능을 실현할 수 있는 한, 상기 각 서브 회로의 구현이 이에 한정되지 않는다는 것을 쉽게 알 수 있을 것이다. 본 개시의 화소 회로는 트랜지스터 수가 적기 때문에, 화소 회로의 점유 공간이 작아 표시 장치의 화소 해상도를 향상시킬 수 있다.
일부 예시적인 실시예에서, 제2 리셋 신호선(INIT2)은 제1 전원선(VDD), 제1 발광 제어 신호선(EM1), 제2 발광 제어 신호선(EM2) 및 제3 전원선 중 적어도 하나와 동일한 전원선일 수 있다. 제3 전원선은 제3 전원 전압을 공급하고, 제3 전원 전압은 제1 리셋 신호선(INIT1)에 의해 공급되는 제1 리셋 전압보다 크다.
일부 예시적인 실시예에서, 리셋 제어 신호선(Reset)의 신호의 펄스 폭은 제2 주사 신호선(G2)의 신호의 펄스 폭과 거의 동일하다.
일부 예시적인 실시예에서, 제1 발광 제어 신호선(EM1)의 신호 펄스와 제2 발광 제어 신호선(EM2)의 신호 펄스의 차이는 1 또는 2개의 시간 단위(h)이고, 1개의 시간 단위(h)는 서브 화소의 한 행의 스캔 시간이다.
일부 예시적인 실시예에서, 도 38a 또는 도 38b에 도시된 바와 같이, 제1 리셋 서브 회로는 제1 트랜지스터(T1)를 포함하고, 보상 서브 회로는 제2 트랜지스터(T2) 및 제1 커패시터(C1)를 포함하며, 구동 서브 회로는 제3 트랜지스터(T3)를 포함하고, 기입 서브 회로는 제4 트랜지스터(T4)를 포함하고, 제1 발광 제어 서브 회로는 제5 트랜지스터(T5)를 포함하고, 제2 발광 제어 서브 회로는 제6 트랜지스터(T6)를 포함하며, 제2리셋 서브 회로는 제7 트랜지스터(T7)를 포함한다.
제1 트랜지스터(T1)의 제어전극은 제2 리셋 제어 신호선(Reset2)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 제1 리셋 신호선(INIT1)에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제4 노드(N4)에 연결된다.
제2 트랜지스터(T2)의 제어전극은 제1 주사 신호선(G1)에 연결되고, 제2 트랜지스터(T2)의 제1 전극은 제3 노드(N3)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 연결된다.
제1 커패시터(C1)의 일단은 제1 노드(N1)에 연결되고, 제1 커패시터(C1)의 타단은 제1 전원선(VDD)에 연결된다.
제3 트랜지스터(T3)의 제어전극은 제1 노드(N1)에 연결되고, 제3 트랜지스터(T3)의 제1 전극은 제2 노드(N2)에 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제3 노드(N3)에 연결된다.
제4 트랜지스터(T4)의 제어전극은 제2 주사 신호선(G2)에 연결되고, 제4 트랜지스터(T4)의 제1 전극은 데이터 신호선(Data)에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 제2 노드(N2)에 연결된다.
제5 트랜지스터(T5)의 제어전극은 제1 발광 제어 신호선(EM1)에 연결되고, 제5 트랜지스터(T5)의 제1 전극은 제1 전원선(VDD)에 연결되고, 제5 트랜지스터(T5)의 제2 전극은 제2 노드(N2)에 연결된다.
제6 트랜지스터(T6)의 제어전극은 제2 발광 제어 신호선(EM2)에 연결되고, 제6 트랜지스터(T6)의 제1 전극은 제3 노드(N3)에 연결되고, 제6 트랜지스터(T6)의 제2 전극은 제4 노드(N4)에 연결된다.
제7 트랜지스터(T7)의 제어전극은 제1 리셋 제어 신호선(Reset1)에 연결되고, 제7 트랜지스터(T7)의 제1 전극은 제2 리셋 신호선(INIT2)에 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제2 노드(N2) 또는 제3 노드(N3)에 연결된다.
도 38a 및 도 38b는 제1 리셋 서브 회로, 보상 서브 회로, 구동 서브 회로, 기입 서브 회로, 제1 발광 제어 서브 회로, 제2 발광 제어 서브 회로 및 제2 리셋 서브 회로의 다른 2개의 예시적인 구조를 도시된다. 당업자라면, 각각의 기능을 실현할 수 있는 한, 상기 각 서브 회로의 구현이 이에 한정되지 않는다는 것을 쉽게 알 수 있을 것이다.
일부 예시적인 실시예에서, 발광 소자(EL)는 유기 발광 다이오드(Organic Light Emitting Diode, OLED)일 수 있으며, 서브밀리미터 발광 다이오드(Mini Light Emitting Diodes), 마이크로 발광 다이오드(Micro Light Emitting Diodes) 및 양자점 발광 다이오드(Quantum-dot, Light, Emitting, Diodes, QLED)와 같은 다른 유형의 발광 다이오드일 수 있다. 실제 적용에 있어서, 발광 소자(EL)의 구조는 실제 사용 환경에 따라 설계 및 결정될 필요가 있으며, 여기에 한정되지 않는다. 이하의 설명에서는, 발광 소자(EL)가 유기 발광 다이오드인 경우를 예로 들어 설명한다.
일부 예시적인 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제7 트랜지스터(T7) 중 적어도 하나는 제1형의 트랜지스터이고, 제1형의 트랜지스터는 N형의 트랜지스터 또는 P형의 트랜지스터를 포함하고, 제3 트랜지스터(T3) 내지 제6 트랜지스터(T6)는 모두 제2형의 트랜지스터이고, 제2형의 트랜지스터는 P형의 트랜지스터 또는 N형의 트랜지스터를 포함하고, 제2형의 트랜지스터는 제1형의 트랜지스터와 트랜지스터의 종류가 다르다. 즉, 제1 형의 트랜지스터가 N형의 트랜지스터인 경우, 제2 형의 트랜지스터는 P형의 트랜지스터이고, 제1 형의 트랜지스터가 P형의 트랜지스터인 경우, 제2 형의 트랜지스터는 N형의 트랜지스터이다.
일부 예시적인 실시예에서, 도 37a 및 도 37b에 도시된 바와 같이, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 모두 N형의 박막 트랜지스터이고, 제3 트랜지스터(T3) 내지 제7 트랜지스터(T7)는 모두 P형의 박막 트랜지스터이다.
일부 예시적인 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)는 모두 N형의 박막 트랜지스터이고, 제3 트랜지스터(T3) 내지 제6 트랜지스터(T6)는 모두 P형의 박막 트랜지스터이다. 있다.
일부 예시적인 실시예에서, 도 38a 및 도 38b에 도시된 바와 같이, 제2 트랜지스터(T2)는 N형의 박막 트랜지스터이고, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3) 내지 제7 트랜지스터(T7)는 모두 P형의 박막 트랜지스터이다.
일부 예시적인 실시예에서, N형의 박막 트랜지스터는 저온 폴리실리콘(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터(Thin Film Transistor, TFT)일 수 있고, P형의 박막 트랜지스터는 IGZO(Indium Gallium Zinc Oxide) 박막 트랜지스터일 수 있고, 또는 N형의 박막 트랜지스터는 IGZO 박막 트랜지스터일 수 있고, P형의 박막 트랜지스터는 LTPS 박막 트랜지스터일 수 있다.
일부 예시적인 실시예에서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 모두 IGZO 박막 트랜지스터이고, 제3 트랜지스터(T3) 내지 제7 트랜지스터(T7)는 모두 LTPS 박막 트랜지스터이다.
본 개시의 실시예에 있어서, 인듐갈륨아연산화물 박막 트랜지스터는 저온 폴리실리콘 박막 트랜지스터에 비해 누설 전류가 적기 때문에, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 인듐갈륨아연산화물 박막 트랜지스터로 함으로써 발광 단계에서의 구동 트랜지스터의 제어전극의 누설 전류를 대폭 저감할 수 있어, 표시 패널의 저주파, 저휘도 플리커 문제를 개선할 수 있다.
일부 예시적인 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)는 모두 IGZO 박막 트랜지스터이고, 제3 트랜지스터(T3) 내지 제6 트랜지스터(T6)는 모두 LTPS 박막 트랜지스터이다.
일부 예시적인 실시예에서, 제2 트랜지스터(T2)는 IGZO 박막 트랜지스터이고, 제1 트랜지스터(T1), 제3 트랜지스터(T3) 내지 제7 트랜지스터(T7)는 모두 LTPS 박막 트랜지스터이다. 일부 예시적인 실시예에서, 제1 커패시터(C1)는 화소 전극과 공통 전극으로 구성된 액정 커패시터일 수 있고, 화소 전극과 공통 전극으로 구성된 액정 커패시터 및 저장 커패시터로 구성된 등가 커패시터일 수 있지만, 본 개시는 이에 한정되지 않는다.
도 39는 도 37a 또는 도 37b에 도시된 화소 회로의 1 스캔 사이클에서의 동작의 타이밍도이다. 이하에서는, 본 개시의 실시예에 의해 제공되는 화소 회로에서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 N형의 트랜지스터이고, 제3 트랜지스터(T3) 내지 제7 트랜지스터(T7)는 모두 P형의 트랜지스터인 예를 들어, 도 11a에 도시된 화소 회로 및 도 39에 도시된 동작 타이밍도와 결합하여 하나의 프레임 사이클에서 하나의 화소 회로의 동작 과정을 설명한다. 도 37a에 도시된 바와 같이, 본 개시의 실시예에 의해 제공되는 화소 회로는 7개의 트랜지스터 유닛(T1-T7), 1개의 커패시터 유닛(C1) 및 3개의 전압선(VDD, VSS, INIT1, 제2 리셋 신호선(INIT2)은 제1 전원선(VDD), 제1 발광 제어 신호선(EM1) 및 제2 발광 제어 신호선(EM2) 중 어느 하나와 동일한 전원선일 수 있으므로, 제2 리셋 신호선(INIT2)은 상술한 3개의 전원선에 포함되지 않음)을 포함하고, 제1 전원선(VDD)은 지속적으로 하이 레벨의 신호를 제공하고, 제2 전원선(VSS)은 지속적으로 로우 레벨의 신호를 제공하고, 제1 리셋 신호선(INIT1)은 제1 리셋 전압(초기 전압 신호)을 제공한다.
도 39에 도시된 바와 같이, 동작 과정은 다음을 포함한다.
제1 단계(t1), 즉 리셋 단계에서, 제1 주사 신호선(G1), 제2 주사 신호선(G2), 제1 리셋 제어 신호선(Reset1) 및 제1 발광 제어 신호선(EM1)은 하이 레벨이고, 제2 발광 제어 신호선(EM2)은 로우 레벨이다. 제1 발광 제어 신호선(EM1)이 하이 레벨이기 때문에, 제1 트랜지스터(T1)가 턴온되고, 제4 노드(N4)(즉, 발광 소자(EL)의 애노드 단)가 제1 리셋 신호선(INIT1)의 제1 리셋 전압으로 리셋된다. 제2 발광 제어 신호선(EM2)이 로우 레벨이기 때문에, 제6 트랜지스터(T6)가 턴온되고, 제1 주사 신호선(G1)이 하이 레벨이기 때문에, 제2 트랜지스터(T2)가 턴온되고, 제1 노드(N1)(즉, 제3 트랜지스터(T3)의 게이트 및 제1 커패시터(C1)의 일단) 및 제3 노드(N3)가 제1 리셋 신호선(INIT1)의 제1 리셋 전압으로 리셋된다. 이 단계에서, 도 41에 도시된 바와 같이, 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 오프 상태를 유지한다.
제2 단계(t2), 즉 재설정 단계에서, 제1 주사 신호선(G1), 제2 주사 신호선(G2), 제1 발광 제어 신호선(EM1) 및 제2 발광 제어 신호선(EM2)은 하이 레벨이고, 제1 리셋 제어 신호선(Reset)은 로우 레벨이다. 제2 발광 제어 신호선(EM2)이 하이 레벨이기 때문에, 제6 트랜지스터(T6)는 오프된다. 제1 리셋 제어 신호선(Reset1)이 로우 레벨이기 때문에, 제7 트랜지스터(T7)가 턴온되고(이 타이밍도에서는, 제7 트랜지스터(T7)가 P형의 박막 트랜지스터인 경우를 예로 들어 설명하지만, 제7 트랜지스터(T7)가 N형의 박막 트랜지스터인 경우, 제1 리셋 제어 신호선(Reset1)은 제2 단계(t2)에서 하이 레벨의 신호를 제공하고, 다른 단계에서는 로우 레벨의 신호를 제공함), 제2 노드(N2)가 제2 리셋 전압으로 리셋된다. 여기서, 제2 리셋 전압은 제1 전원선(VDD), 제1 발광 제어 신호선(EM1), 제2 발광 제어 신호선(EM2) 또는 제3 전원선에 의해 제공되는 전압 신호이며, 제2 리셋 전압은 제1 리셋 전압 전압보다 크다. 제1 노드(N1)는 제1 리셋 신호선(INIT1)의 제1 리셋 전압이므로 제3 트랜지스터(T3)는 턴온되고, 제1 주사 신호선(G1)은 하이 레벨이므로 제2 트랜지스터(T2)는 턴온되며, 제2 노드(N2)의 전압은 제3트랜지스터(T3) 및 제2트랜지스터(T2)를 통해 제1 노드(N1)로 전송된다. 이 단계에서, 도 42에 도시된 바와 같이, 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 오프 상태를 유지한다.
제3 단계(t3), 즉 데이터 기입 단계에서, 제1 주사 신호선(G1), 제1 리셋 제어 신호선(Reset1), 제1 발광 제어 신호선(EM1) 및 제2 발광 제어 신호선(EM2)은 하이 레벨이고, 제2 주사 신호선(G2)은 로우 레벨이다. 이 경우, 제2 주사 신호선(G2)이 로우 레벨이기 때문에, 제4 트랜지스터(T4)가 턴온되고, 데이터 신호선(Data)으로부터 출력되는 데이터 전압 신호(Vdata)가 턴온된 제4 트랜지스터(T4), 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제공되고, 데이터 신호선(Data)으로부터 출력된 데이터 전압 신호(Vdata)와 제3 트랜지스터(T3)의 임계 전압(Vth)의 합이 제1 커패시터(C1)에 저장된다. 이 단계에서, 도 43에 도시된 바와 같이, 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 오프 상태를 유지한다.
제4 단계(t4), 즉 발광 단계에서, 제2 주사 신호선(G2) 및 제1 리셋 제어 신호선(Reset1)은 하이 레벨이고, 제1 주사 신호선(G1), 제1 발광 제어 신호선(EM1) 및 제2 발광 제어 신호선(EM2)은 로우 레벨이다. 제1 발광 제어 신호선(EM1)이 로우 레벨이기 때문에, 제5 트랜지스터(T5)는 턴온되고, 제1 트랜지스터(T1)는 턴 오프된다. 제2 발광 제어 신호선(EM2)이 로우 레벨이기 때문에, 제6 트랜지스터(T6)는 턴온되고, 제1 전원선(VDD)으로부터 출력되는 전원 전압은 턴온된 제5 트랜지스터(T5), 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)를 통해 제4 노드(N4)(즉, 발광 소자(EL)의 애노드 단)에 구동 전압을 제공하여, 발광 소자(EL)를 구동하여 발광시킨다. 이 단계에서, 도 44에 도시된 바와 같이, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 오프 상태를 유지한다.
도 40은 도 38a 또는 도 38b에 도시된 화소 회로의 1 스캔 사이클에서의 동작의 타이밍도이다. 이하에서는, 본 개시의 실시예에 의해 제공되는 화소 회로에서, 제2 트랜지스터(T2)는 N형의 트랜지스터이고, 제1 트랜지스터(T1), 제3 트랜지스터(T3) 내지 제7 트랜지스터(T7)는 모두 P형의 트랜지스터인 예를 들어, 도 38a에 도시된 화소 회로 및 도 40에 도시된 동작 타이밍도와 결합하여 하나의 프레임 사이클에서 하나의 화소 회로의 동작 과정을 설명한다. 도 38a에 도시된 바와 같이, 본 개시의 실시예에 의해 제공되는 화소 회로는 7개의 트랜지스터 유닛(T1-T7), 1개의 커패시터 유닛(C1) 및 3개의 전원선(VDD, VSS, INIT1, 제2 리셋 신호선(INIT2)은 제1 전원선(VDD), 제1 발광 제어 신호선(EM1) 및 제2 발광 제어 신호선(EM2) 중 어느 하나와 동일한 전원선일 수 있으므로, 제2 리셋 신호선(INIT2)은 상술한 3개의 전원선에 포함되지 않음)을 포함하고, 제1 전원선(VDD)은 지속적으로 하이 레벨의 신호를 제공하고, 제2 전원선(VSS)은 지속적으로 로우 레벨의 신호를 제공하고, 제1 리셋 신호선(INIT1)은 제1 리셋 전압(초기 전압 신호)을 제공한다.
도 40에 도시된 바와 같이, 동작 과정은 다음을 포함한다.
제1 단계(A1), 즉 리셋 단계에서, 제1 주사 신호선(G1), 제2 주사 신호선(G2), 제1 리셋 제어 신호선(Reset1) 및 제1 발광 제어 신호선(EM1)은 하이 레벨이고, 제2 리셋 제어 신호선(Reset2) 및 제2 발광 제어 신호선(EM2)은 로우 레벨이다. 제1 트랜지스터(T1), 제6 트랜지스터(T6) 및 제2 트랜지스터(T2)는 턴온되고, 제4 노드(N4)(발광 소자(EL)의 애노드 단), 제3 노드(N3) 및 제1 노드(N1)(즉, 제3 트랜지스터(T3))의 게이트 및 제1 커패시터(C1의 일단)는 제1 리셋 신호선(INIT1)의 제1 리셋 전압으로 리셋된다. 이 단계에서, 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 오프 상태를 유지한다.
제2 단계(A2), 즉 재설정 단계에서, 제1 주사 신호선(G1), 제2 주사 신호선(G2), 제2 리셋 제어 신호선(Reset2), 제1 발광 제어 신호선(EM1) 및 제2 발광 제어 신호선(EM2)은 하이 레벨이고, 제1 리셋 제어 신호선(Reset1)은 로우 레벨이다. 제2 발광 제어 신호선(EM2)이 하이 레벨이기 때문에, 제6 트랜지스터(T6)는 턴오프되고, 제1 리셋 제어 신호선(Reset1)이 로우 레벨이기 때문에, 제7 트랜지스터(T7)는 턴온되고(이 타이밍도에서는, 제7 트랜지스터(T7)가 P형의 박막 트랜지스터인 경우를 예로 들어 설명하지만, 제7 트랜지스터(T7)가 N형의 박막 트랜지스터인 경우, 제1 리셋 제어 신호선(Reset1)은 제2 단계(A2)에서 하이 레벨의 신호를 제공하고, 다른 단계에서는 로우 레벨의 신호를 제공함), 제2 노드(N2)가 제2 리셋 전압으로 리셋된다. 여기서, 제2 리셋 전압은 제1 전원선(VDD), 제1 발광 제어 신호선(EM1), 제2 발광 제어 신호선(EM2) 또는 제3 전원선에 의해 제공되는 전압 신호이며, 제2 리셋 전압은 제1 리셋 전압보다 크다. 제1 노드(N1)는 제1 리셋 신호선(INIT1)의 제1 리셋 전압이므로 제3 트랜지스터(T3)는 턴온되고, 제1 주사 신호선(G1)은 하이 레벨이므로 제2 트랜지스터(T2)는 턴온되며, 제2 노드(N2)의 전압은 제3트랜지스터(T3) 및 제2트랜지스터(T2)를 통해 제1 노드(N1)로 전송된다. 이 단계에서, 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 오프 상태를 유지한다.
제3 단계(A3), 즉 데이터 기입 단계에서, 제1 주사 신호선(G1), 제2 리셋 제어 신호선(Reset2), 제1 리셋 제어 신호선(Reset1), 제1 발광 제어 신호선(EM1) 및 제2 발광 제어 신호선(EM2)은 하이 레벨이고, 제2 주사 신호선(G2)은 로우 레벨이다. 이 경우, 제2 주사 신호선(G2)이 로우 레벨이기 때문에, 제4 트랜지스터(T4)가 턴온되고, 데이터 신호선(Data)으로부터 출력되는 데이터 전압 신호(Vdata)는 턴온된 제4 트랜지스터(T4), 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제공되고, 데이터 신호선(Data)으로부터 출력된 데이터 전압 신호(Vdata)와 제3 트랜지스터(T3)의 임계 전압(Vth)의 합이 제1 커패시터(C1)에 저장된다. 이 단계에서, 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 오프 상태를 유지한다.
제4 단계(A4), 즉 발광 단계에서, 제2 주사 신호선(G2), 제2 리셋 제어 신호선(Reset2) 및 제1 리셋 제어 신호선(Reset1)은 하이 레벨이고, 제1 주사 신호선(G1), 제1 발광 제어 신호선(EM1) 및 제2 발광 제어 신호선(EM2)은 로우 레벨이다. 제1 발광 제어 신호선(EM1)이 로우 레벨이기 때문에, 제5 트랜지스터(T5)는 턴온되고, 제2 리셋 제어 신호선(Reset2)이 하이 레벨이기 때문에, 제1 트랜지스터(T1)는 턴 오프되고, 제2 발광 제어 신호선(EM2)이 로우 레벨이기 때문에, 제6 트랜지스터(T6)는 턴온되고, 제1 전원선(VDD)으로부터 출력되는 전원 전압은 턴온된 제5 트랜지스터(T5), 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)를 통해 제4 노드(N4)(즉, 발광 소자(EL)의 애노드 단)에 구동 전압을 제공하고, 발광 소자(EL)를 구동하여 발광시킨다. 이 단계에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 오프 상태를 유지한다.
화소 회로의 구동 과정에서, 제3 트랜지스터(T3)(즉, 구동 트랜지스터)에 흐르는 구동 전류는 그 게이트와 제1 전극 사이의 전압 차에 의해 결정된다. 제1 노드(N1)의 전압이 Vdata + Vth이므로, 제3 트랜지스터(T3)의 구동 전류는
I=K*(Vgs-Vth)2=K*[(Vdata+Vth-Vdd)-Vth]2=K*[(Vdata-Vdd)]2
이다.
여기서, I는 제3 트랜지스터(T3)에 흐르는 구동 전류, 즉 발광 소자(EL)를 구동하는 구동 전류이고, K는 상수이고, Vgs는 제3 트랜지스터(T3)의 게이트와 제1 전극 사이의 전압 차이고, Vth는 트랜지스터(T3)의 임계 전압이고, Vdata는 데이터 신호선(Data)이 출력하는 데이터 전압이고, Vdd는 제1 전원선(VDD)이 출력하는 전원 전압이다.
상기 식으로부터, 발광 소자(EL)에 흐르는 전류(I)는 제3 트랜지스터(T3)의 임계 전압(Vth)과는 무관하다는 것을 알 수 있고, 제3 트랜지스터(T3)의 임계 전압(Vth)이 전류(I)에 미치는 영향을 제거하고 휘도의 균일성을 확보한다.
LTPO(LTPS 저온 폴리실리콘 트랜지스터 + Oxide 산화물 트랜지스터) 화소 회로의 긴 응답 시간으로 인해 저주파수에서 전환할 때 화면에서는 휘도의 플리커가 발생한다. 본 개시의 실시예의 화소 회로는 구동 트랜지스터의 재설정 단계에서 제3 트랜지스터(T3)(구동 트랜지스터)에 큰 바이어스 전압을 인가하여 히스테리시스를 개선함으로써 고주파와 저주파 사이를 전환할 때 화면의 휘도를 유지할 수 있으며 플리커（Flicker）의 위험을 줄일 수 있다.
1열의 서브 화소에서, 적어도 2개의 인접한 서브 화소에 대하여, 이전 행의 서브 화소의 제2 발광 제어 신호선(EM2)은, 다음 행의 서브 화소의 제1 발광 제어 신호선(EM1)에 전기적으로 연결되고, 이전 행의 서브 화소의 제2 주사 신호선(G2)은, 다음 행의 서브 화소의 제1 리셋 제어 신호선(Reset1)에 전기적으로 연결된다.
본 개시의 실시예는 상기 화소 회로를 구동하는 화소 회로의 구동 방법을 더 제공하고, 상기 화소 회로는 복수의 스캔 사이클을 가지며, 하나의 스캔 사이클 내에서 도 45에 도시된 바와 같이 상기 구동 방법은 단계(100) 내지 단계(300)를 포함한다.
여기서, 단계(100)는, 리셋 단계에서 제1 리셋 서브 회로가 제1 발광 제어 신호선 또는 제2 리셋 제어 신호선의 신호에 응답하여 제1 리셋 신호를 발광 소자의 애노드 단(즉, 제4 노드)에 기입하는 것을 포함한다.
일부 예시적인 실시예에서, 단계(100)는, 제2 발광 제어 서브 회로가 제2 발광 제어 신호선의 신호에 응답하여 상기 제4 노드의 제1 리셋 신호를 제3 노드에 기입하고, 보상 서브 회로가 제1 주사 신호선의 신호에 응답하여 상기 제3 노드의 제1 리셋 신호를 제1 노드에 기입하는 것을 더 포함한다.
단계(200)는, 재설정 단계에서 제2 리셋 서브 회로가 제1 리셋 제어 신호선의 신호에 응답하여 구동 서브 회로의 제1 전극(즉, 제2 노드) 또는 제2 전극(즉, 3 노드)에 제2 리셋 신호를 기입하는 것을 더 포함한다. 여기서, 상기 제2 리셋 신호는 상기 제1 리셋 신호보다 크다.
일부 예시적인 실시예에서, 단계(100)는, 보상 서브 회로가 제1 주사 신호선의 신호에 응답하여 제3 노드의 제2 리셋 신호를 제1 노드에 기입하는 것을 더 포함한다.
일부 예시적인 실시예에서, 제2 리셋 신호는 제1 전원선, 제1 발광 제어 신호선, 제2 발광 제어 신호선 및 제3 전원선 중 적어도 하나의 전압선으로부터의 신호일 수 있다.
단계(300)는, 발광 단계에서 구동 서브 회로가 제1 노드의 제어 신호에 응답하여 제2 노드와 제3 노드 사이에서 구동 전류를 생성하는 것을 포함한다.
일부 예시적인 실시예에서, 단계(300) 이전에 상기 방법은, 데이터 기입 단계에서 기입 서브 회로가 상기 제2 주사 신호선의 신호에 응답하여 데이터 신호를 제2 노드에 기입하고, 보상 서브 회로가 제1 주사 신호선의 신호에 응답하여 제1 노드를 보상하는 것을 더 포함한다.
일부 예시적인 실시예에서, 단계(300)는, 발광 단계에서 제1 발광 제어 서브 회로가 상기 제1 발광 제어 신호선의 신호에 응답하여 상기 제2 노드에 상기 제1 전원선의 신호를 제공하고, 제2 발광 제어 서브 회로가 상기 제2 발광 제어 신호선의 신호에 응답하여 구동 전류가 상기 제3 노드와 제4 노드 사이를 통과하도록 하는 것을 더 포함한다.
본 개시의 실시예에 따른 화소 회로 및 그 구동 방법 및 표시 장치에서, 제2 리셋 서브 회로는 제1 리셋 제어 신호선의 신호에 응답하여 구동 서브 회로의 제1 전극 또는 제2 전극에 제2 리셋 신호를 기입하고, 구동 서브 회로에 큰 바이어스 전압을 인가하여 히스테리시스를 개선함으로써 고주파와 저주파 사이를 전환할 때 화면의 휘도를 유지할 수 있으며 플리커의 위험을 줄이고, 고계조 및 저계조 하에서의 표시 장치의 표시 효과를 향상시킬 수 있다. 또한, 본 개시의 화소 회로는 트랜지스터 수가 적기 때문에, 화소 회로의 점유 공간이 작아 표시 장치의 화소 해상도를 향상시킬 수 있다.
이하의 점에 대하여 설명할 필요가 있다.
본 개시의 실시예의 도면은 단지 본 개시의 실시예와 관련된 구조에 관한 것이며, 다른 구조는 일반적인 설계를 참조할 수 있다.
상충하지 않는 경우, 본 개시의 실시예 및 실시예의 특징을 서로 조합하여 새로운 실시예를 얻을 수 있다.
도 46 내지 도 60은 본 개시의 화소 구동 회로의 다른 일련의 실시예의 예시적인 도면을 도시한다.
본 개시의 모든 실시예에서 사용되는 트랜지스터는 삼극관, 박막 트랜지스터, 전계 효과 트랜지스터, 또는 다른 동일한 특성을 갖는 소자일 수 있다. 본 개시의 실시예에서는, 트랜지스터의 제어전극을 제외한 2개의 전극을 구별하기 위하여, 한쪽 전극을 제1 전극이라고 하고, 다른 쪽 전극을 제2 전극이라고 한다.
실제 동작에 있어서, 상기 트랜지스터가 박막 트랜지스터 또는 전계 효과 트랜지스터인 경우, 상기 제1 전극이 드레인이고 상기 제2 전극이 소스이거나, 또는 상기 제1 전극이 소스이고 상기 제2 전극이 드레인일 수 있다.
도 46에 도시된 바와 같이, 본 개시의 실시예에 기재된 화소 회로는 구동 회로(11), 제1 제어 회로(12), 보상 제어 회로(13) 및 제1 초기화 회로(14)를 포함한다.
상기 제1 제어 회로(12)는 제1 주사선(S1), 상기 구동 회로(11)의 제어단 및 연결 노드(N0)에 각각 전기적으로 연결되고, 상기 제1 주사선(S1)에 의해 공급되는 제1 주사 신호의 제어 하에, 상기 구동 회로(11)의 제어단과 상기 연결 노드(N0) 사이의 연통을 제어한다.
상기 보상 제어 회로(13)는 제2 주사선(S2), 상기 연결 노드(N0) 및 상기 구동 회로(11)의 제1 단에 각각 전기적으로 연결되고, 상기 제2 주사선(S2)에 의해 공급되는 제2 주사 신호의 제어 하에, 상기 연결 노드(N0)와 상기 구동 회로(11)의 제1 단 사이의 연통을 제어한다.
상기 제1 초기화 회로(14)는 초기화 제어선(R1), 제1 초기화 전압선 및 상기 연결 노드(N0)에 각각 전기적으로 연결되고, 상기 초기화 제어선(R1)에 의해 제공되는 초기화 제어 신호의 제어 하에, 상기 제1 초기화 전압선에서 제공되는 제1 초기화 전압(Vi1)을 상기 연결 노드(N0)에 기입한다.
상기 구동 회로(11)는 그 제어단의 전위의 제어 하에, 상기 구동 회로(11)의 제1 단과 상기 구동 회로(11)의 제2 단 사이의 연통을 제어하도록 구성된다.
도 46에 도시된 적어도 하나의 실시예에서, 제1 노드(N1)는 구동 회로(11)의 제어단에 연결되는 노드이다.
본 개시의 실시예에 기재된 화소 회로에서, 제1 제어 회로(12)는 제1 노드(N1)에 직접 전기적으로 연결되고, 제1 초기화 회로(14)와 상기 보상 제어 회로(13)는 모두 제1 노드(N1)에 직접 전기적으로 연결되지 않아 제1 노드(N1)의 누설 경로를 감소시켜, 저주파에서 동작시의 제1 노드의 전압의 안정성을 확보할 수 있기 때문에, 표시 품질의 향상, 표시의 균일성의 향상, 플리커의 완화에 유리한다.
본 개시의 도 46에 도시된 화소 회로의 실시예는 동작시, 표시 사이클은 초기화 단계 및 데이터 기입 단계를 포함하며, 상기 구동 방법은 다음을 포함한다.
초기화 단계에서, 제1 제어 회로(12)는 제1 주사 신호의 제어 하에 구동 회로(11)의 제어단과 연결 노드(N0) 사이의 연통을 제어하고, 제1 초기화 회로(14)는 초기화 제어 신호의 제어 하에 제1 초기화 전압(Vi1)을 연결 노드(N0)에 기입함으로써, 제1 초기화 전압(Vi1)을 상기 구동 회로(11)의 제어단에 기입한다. 이에 따라, 상기 데이터 기입 단계의 개시시 구동 회로(11)는 그 제1 단과 상기 구동 회로의 제2 단 사이가 연통되도록 제어할 수 있다.
데이터 기입 단계에서, 제1 제어 회로(12)는 제1 주사 신호의 제어 하에 구동 회로(11)의 제어단과 연결 노드(N0) 사이의 연통을 제어하고, 보상 제어 회로(13)는 제2 주사 신호의 제어 하에 상기 연결 노드(N0)와 상기 구동 회로(11)의 제1 단 사이의 연통을 제어함으로써, 상기 구동 회로(11)의 제어단과 상기 구동 회로(11)의 제1 단 사이가 연통되도록 한다.
선택적으로, 상기 제1 제어 회로는 제1 트랜지스터를 포함한다.
상기 제1 트랜지스터의 제어전극은 상기 제1 주사선에 전기적으로 연결되고, 상기 제1 트랜지스터의 제1 전극은 상기 구동 회로의 제어단에 전기적으로 연결되고, 상기 제1 트랜지스터의 제2 전극은 상기 연결 노드에 전기적으로 연결된다.
상기 제1 제어 트랜지스터는 산화물 박막 트랜지스터이다.
본 개시의 적어도 하나의 실시예에서, 상기 제어 회로에 포함된 제1 트랜지스터는 산화물 박막 트랜지스터이다.
산화물 트랜지스터는 히스테리시스 특성이 좋고 누설 전류가 낮으며 이동도(Mobility)가 낮다. 따라서, 본 개시의 적어도 하나의 실시예는 제1 트랜지스터를 산화물 박막 트랜지스터로 구성하여 낮은 누설을 달성하고 구동 회로의 제어단의 전위의 안정성을 확보한다.
선택적으로, 상기 보상 제어 회로는 제2 트랜지스터를 포함한다.
상기 제2 트랜지스터의 제어전극은 상기 제2 주사선에 전기적으로 연결되고, 상기 제2 트랜지스터의 제1 전극은 상기 연결 노드에 전기적으로 연결되고, 상기 제2 트랜지스터의 제2 전극은 상기 구동 회로의 제1 단에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 제2 트랜지스터는 저온 폴리실리콘 박막 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다. 구체적인 실시예에서, 상기 제2 트랜지스터는 다른 타입의 트랜지스터일 수 있다.
선택적으로, 상기 제1 초기화 회로는 제3 트랜지스터를 포함한다.
상기 제3 트랜지스터의 제어전극은 상기 초기화 제어선에 전기적으로 연결되고, 상기 제3 트랜지스터의 제1 전극은 제1 초기화 전압선에 전기적으로 연결되고, 상기 제3 트랜지스터의 제2 전극은 상기 연결 노드에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 제3 트랜지스터는 저온 폴리실리콘 박막 트랜지스터이다. 구체적인 실시예에서, 상기 제3 트랜지스터는 다른 타입의 트랜지스터일 수 있다.
도 47에 도시된 바와 같이, 도 46에 도시된 화소 회로에 더하여, 본 개시의 적어도 하나의 실시예에 따른 화소 회로는 리셋 회로(20)를 더 포함할 수 있다.
상기 리셋 회로(20)는 제3 주사선(S3), 리셋 전압선(DR) 및 상기 구동 회로(11)의 제2 단에 각각 전기적으로 연결되고, 상기 제3 주사선(S3)에 의해 공급되는 제3 주사 신호의 제어 하에, 상기 리셋 전압선(DR)에 의해 공급되는 리셋 전압을 상기 구동 회로(11)의 제2 단에 기입한다.
본 개시의 도 47에 도시된 화소 회로의 적어도 하나의 실시예에서는 리셋 회로(20)가 추가되고, 리셋 회로(20)는 제3 주사 신호의 제어 하에 구동 회로(11)의 제2 단에 데이터 전압이 기입되기 전에, 비발광 기간에, 리셋 전압을 구동 회로(11)의 제2 단에 기입하여 구동 회로(11) 내의 구동 트랜지스터에 바이어스 전압을 공급(이 경우, 구동 트랜지스터의 게이트 전위도 Vi1로 초기화됨) 함으로써, 구동 트랜지스터가 리셋 상태를 유지하도록 하여 구동 트랜지스터의 히스테리시스가 개선되고, 표시 화면의 제1 프레임의 응답 시간(FFR)이 단축된다.
구체적인 실시예에서, 구동 트랜지스터의 히스테리시스로 인해 구동 트랜지스터의 특성 응답이 느려지겠지만, 본 개시의 적어도 하나의 실시예에서는 데이터 전압이 기입되기 전에 구동 트랜지스터의 게이트 소스 간 전압이 신속하게 리셋되기 때문에, 구동 트랜지스터의 복구 속도를 가속화하여 구동 트랜지스터의 히스테리시스 현상을 개선하고 히스테리시스 복구 속도가 향상된다.
본 개시의 도 47에 도시된 화소 회로의 적어도 하나의 실시예는 동작 시, 비발광 기간(상기 비발광 기간이란 상기 표시 사이클에 포함되는 발광 기간 이외의 기간을 지칭할 수 있음)에서, 데이터 전압이 구동 회로(11)의 제2 단에 기입되기 전에, 제3주사 신호의 듀티비를 증가시켜 구동 회로(11)의 제2 단을 리셋하는 시간을 증가시킬 수 있으므로, 구동 회로(11)의 제2 단의 전위를 리셋하는 효과가 더 좋다.
본 개시의 도 47에 도시된 화소 회로의 적어도 하나의 실시예는 동작시, 상기 초기화 단계에서 상기 리셋 회로가 제3 주사 신호의 제어 하에 리셋 전압을 상기 구동 회로의 제2 단에 기입한다.
본 개시의 적어도 하나의 실시예에서, 상기 리셋 전압은 직류 전압 신호이며, 구동 트랜지스터에 고정 바이어스 전압을 제공하여 히스테리시스 현상을 개선한다.
선택적으로, 상기 리셋 전압은 고전압일 수 있지만, 이에 한정되지 않는다.
본 개시의 적어도 하나의 실시예에서, 별도의 제3 주사 신호 생성 모듈을 이용하여 제3 주사선에 제3 주사 신호를 제공할 수 있으며, 이는 구동 회로의 제2 단의 전위를 리셋하는 데 유리하다.
본 개시의 적어도 하나의 실시예에서, 상기 리셋 전압선과 제1 전압선은 동일한 전압선일 수 있고, 이로써 사용되는 신호선의 수를 감소시킬 수 있다. 상기 리셋 전압의 전압값은 상기 제1 초기화 전압의 전압값보다 크고, 상기 제1 전압선은 제1 전압 신호(상기 제1 전압선은 고전압선일 수 있음)를 공급하도록 구성된다. 상기 제1 전압 신호의 전압값은 0V보다 크고 5V 이하일 수 있고, 예를 들어 상기 제1 전압 신호의 전압값은 4.6V일 수 있지만, 이에 한정되는 것은 아니다. 상기 제1 초기화 전압은 직류 전압일 수 있고, 상기 제1 초기화 전압의 전압값은 -7V 이상, 0V 이하일 수 있고, 예를 들어, 상기 제1 초기화 전압의 전압값은 -6V, -5V, -4V, -3V 또는 -2V로 있을 수도 있지만, 이에 한정되는 것은 아니다.
본 개시의 적어도 하나의 실시예에서, 구동 회로 내의 구동 트랜지스터의 임계 전압(Vth)은 -5V 이상, -2V 이하일 수 있고, 바람직하게는 Vth는 -4V 이상, -2.5V 이하이다. 예를 들어, Vth는 -4V, -3.5V, -3V 또는 -2.5V일 수 있으나, 이에 한정되는 것은 아니다.
바이어스 효과가 비교적 짧은 시간 내에 빠르게 달성되는 것을 확보하기 위해, 상기 리셋 전압의 전압값의 절대값은 임계 전압의 절대값의 1.5배보다 클 수 있다. 예를 들어, 상기 리셋 전압의 전압값의 절대값은 임계 전압의 절대값의 2배, 2.5배 또는 3배보다 커질 수 있으나, 이에 한정되지 않는다.
선택적으로, 상기 리셋 회로는 제4 트랜지스터를 포함한다.
상기 제4 트랜지스터의 제어전극은 상기 제3 주사선에 전기적으로 연결되고, 상기 제4 트랜지스터의 제1 전극은 상기 리셋 전압선에 전기적으로 연결되고, 상기 제4 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 제4 트랜지스터는 저온 폴리실리콘 박막 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다.
도 48에 도시된 바와 같이, 본 개시의 적어도 하나의 실시예에 따른 화소 회로는 발광 소자(30), 발광 제어 회로(31) 및 제2 초기화 회로(32)를 더 포함할 수 있다.
상기 발광 제어 회로(31)는 발광 제어선(E1), 제1 전압선(V1), 상기 구동 회로(11)의 제2 단, 상기 구동 회로(11)의 제1 단 및 상기 발광 소자(30)의 제1 전극에 각각 전기적으로 연결되고, 상기 발광 제어선(E1)으로부터 공급되는 발광 제어 신호의 제어 하에, 상기 제1 전압선(V1)과 상기 구동 회로(11)의 제2 단 사이의 연통을 제어하고, 상기 구동 회로(11)의 제1 단과 상기 발광소자(30)의 제1 전극 사이의 연통을 제어한다.
상기 제2 초기화 회로(32)는 제4 주사선(S4), 제2 초기화 전압선 및 상기 발광 소자(30)의 제1 전극에 각각 전기적으로 연결되고, 상기 제4 주사선(S4)으로부터 공급되는 제4 주사 신호의 제어 하에, 제2 초기화 전압선으로부터 공급되는 제2 초기화 전압(Vi2)을 상기 발광 소자(30)의 제1 전극에 기입한다.
상기 발광 소자(30)의 제2 전극은 제2 전압선(V2)에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 제1 전압선(V1)은 고전압선일 수 있고, 상기 제2 전압선(V2)은 저전압선일 수 있으나, 이에 한정되는 것은 아니다.
상기 발광 소자(30)는 OLED(유기 발광 다이오드)일 수 있고, 상기 발광 소자(30)의 제1 전극은 OLED의 애노드일 수 있고, 상기 발광 소자(30)의 제2 전극은 OLED의 캐소드일 수 있지만, 이에 한정되는 것은 아니다.
본 개시의 도 48에 도시된 화소 회로의 적어도 하나의 실시예에서, 별도의 제4 주사 신호 생성 모듈을 통해 제4 주사선에 제4 주사 신호를 제공할 수 있고, 이는 저주파 플리커 하에서 스위칭 주파수 전환의 자유도에 유리하다(상기 스위칭 주파수는 상기 제2 초기화 회로(32)에 포함된 트랜지스터의 스위칭 주파수임). 상기 화소 회로가 적용되는 표시 패널이 저주파로 동작하는 경우, 발광 제어 회로(31)가 상기 제1 전압선(V1)과 상기 구동 회로(11)의 제2 단 사이가 차단되도록 제어하고, 상기 구동 회로(11)의 제1 단과 상기 발광 소자(30)의 제1 전극 사이가 차단되도록 제어하는 경우, 상기 제4 주사 신호의 주파수를 높임으로써 플리커를 줄일 수 있다.
본 개시의 적어도 하나의 실시예에서, 상기 제3 주사 신호와 상기 제4 주사 신호는 동일한 주사 신호일 수 있고, 상기 제3 주사 신호 생성 모듈과 상기 제4 주사 신호 생성 모듈은 동일한 모듈일 수 있지만, 이에 한정되는 것은 아니다.
본 개시의 도 48에 도시된 화소 회로의 적어도 하나의 실시예는 동작시, 상기 제1 주사 신호와 상기 발광 제어 신호는 동일한 신호일 수 있지만, PWM(펄스 폭 변조)이 발광 기능을 제어하는 경우, 발광 중에 EM이 고전압 신호를 공급할 수 있다는 점을 고려하면, 별도의 제1 주사 신호 생성 모듈을 통해 제1 주사선에 제1 주사 신호를 공급하고, 발광 제어 신호 생성 모듈을 통해 발광 제어선에 발광 제어 신호를 공급한다.
본 개시의 적어도 하나의 실시예에서, 상기 리셋 전압선이 제1 전압선인 경우, 상기 리셋 전압의 전압값은 상기 제2 초기화 전압의 전압값보다 클 수 있다.
상기 제2 초기화 전압의 전압값은 -7V 이상 0V 이하일 수 있다. 예를 들어, 상기 제2 초기화 전압의 전압값은 -6V, -5V, -4V, -3V 또는 -2V일 수 있다.
선택적으로, 상기 발광 제어 회로는 제5 트랜지스터 및 제6 트랜지스터를 포함한다.
상기 제5 트랜지스터의 제어전극은 상기 발광 제어선에 전기적으로 연결되고, 상기 제5 트랜지스터의 제1 전극은 상기 제1 전압선에 전기적으로 연결되고, 상기 제5 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단에 전기적으로 연결된다.
상기 제6 트랜지스터의 제어전극은 상기 발광 제어선에 전기적으로 연결되고, 상기 제6 트랜지스터의 제1 전극은 상기 구동 회로의 제1 단에 전기적으로 연결되고, 상기 제6 트랜지스터의 제2 전극은 상기 발광 소자의 제1 전극에 전기적으로 연결된다.
상기 제2 초기화 회로는 제7 트랜지스터를 포함한다.
상기 제7 트랜지스터의 제어전극은 상기 제4 주사선에 전기적으로 연결되고, 상기 제7 트랜지스터의 제1 전극은 상기 제2 초기화 전압선에 전기적으로 연결되고, 상기 제7 트랜지스터의 제2 전극은 상기 발광 소자의 제1 전극에 전기적으로 연결된다.
선택적으로, 상기 제7 트랜지스터는 산화물 박막 트랜지스터일 수 있다.
본 개시의 적어도 하나의 실시예에서는, 상기 제7 트랜지스터를 산화물 박막 트랜지스터로 설정될 수 있으며, 이는 누설 전류를 감소시키고 발광 소자의 제1 전극의 전위의 안정성을 확보할 수 있다.
도 49에 도시된 바와 같이, 도 48에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 본 개시의 적어도 하나의 실시예에 따른 화소 회로는 데이터 기입 회로(41) 및 에너지 저장 회로(42)를 더 포함한다.
상기 데이터 기입 회로(41)는, 제2 주사선(S2), 데이터 선(D1) 및 상기 구동 회로(11)의 제2 단에 각각 전기적으로 연결되고, 상기 제2 주사선(S2)으로부터 공급되는 제2 주사 신호의 제어 하에, 상기 데이터 선(D1)상의 데이터 전압을 상기 구동 회로(11)의 제2 단에 기입한다.
상기 에너지 저장 회로(42)는 상기 구동 회로(11)의 제어단에 전기적으로 연결되어 전기 에너지를 저장한다.
본 개시의 도 49에 도시된 화소 회로의 적어도 하나의 실시예는 동작시, 표시 사이클은 데이터 기입 단계 후에 설치된 발광 단계를 더 포함한다.
초기화 단계에서, 상기 제2 초기화 회로(32)는 상기 제4 주사선(S4)으로부터 공급되는 제4 주사 신호의 제어 하에, 제2 초기화 전압선으로부터 공급되는 제2 초기화 전압(Vi2)을 상기 발광 소자(30)의 제1 전극에 기입한다.
데이터 기입 단계에서, 데이터 기입 회로(41)는 제2 주사 신호의 제어 하에 데이터 선(D1) 상의 데이터 전압(Vdata)을 구동 회로(11)의 제2 단에 기입한다.
데이터 기입 단계의 개시시, 구동 회로(11)는 데이터 전압(Vdata)을 통해 에너지 저장 회로(42)가 충전되도록, 그 제1 단과 상기 구동 회로(11)의 제2 단 사이가 연통되도록 제어하고, 상기 구동 회로(11)의 제어단의 전위가 Vdata + Vth로 변화할 때까지 상기 구동 회로(11)의 제어단의 전위를 변화시키고, 여기서, Vth는 상기 구동 회로(11)의 구동 트랜지스터의 임계 전압이다.
발광 단계에서, 발광 제어 회로(31)는 발광 제어 신호의 제어 하에 상기 제1 전압선(V1)과 상기 구동 회로(11)의 제2 단 사이가 연통되도록 제어하고, 상기 구동 회로(11)의 제1 단과 발광 소자(30)의 제1 전극 사이가 연통되도록 제어하고, 구동 회로(11)는 발광 소자(30)를 구동하여 발광시킨다.
선택적으로, 상기 데이터 기입 회로는 제8 트랜지스터를 포함하고, 상기 에너지 저장 회로는 저장 커패시터를 포함한다.
상기 제8 트랜지스터의 제어전극은 상기 제2 주사선에 전기적으로 연결되고, 상기 제8 트랜지스터의 제1 전극은 상기 데이터 선에 전기적으로 연결되고, 상기 제8 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단에 전기적으로 연결된다.
상기 저장 커패시터의 제1 단은 상기 구동 회로의 제어단에 전기적으로 연결되고, 상기 저장 커패시터의 제2 단은 상기 제1 전압선에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 구동 회로는 구동 트랜지스터를 포함할 수 있다.
상기 구동 트랜지스터는 단일 게이트 트랜지스터이고, 상기 구동 트랜지스터의 게이트는 상기 구동 회로의 제어단에 전기적으로 연결되고, 상기 구동 트랜지스터의 제1 전극은 상기 구동 회로의 제1 단에 전기적으로 연결되며, 상기 구동 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단에 전기적으로 연결되거나,
상기 구동 트랜지스터는 이중 게이트 트랜지스터이고, 상기 구동 트랜지스터의 제1 게이트는 상기 구동 회로의 제어단에 전기적으로 연결되고, 상기 구동 트랜지스터의 제2 게이트는 제1 전압선에 전기적으로 연결되고, 상기 구동 트랜지스터의 제1 전극은 상기 구동 회로의 제1 단에 전기적으로 연결되고, 상기 구동 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단에 전기적으로 연결되고, 상기 제1 게이트는 탑 게이트이고, 상기 제2 게이트는 바텀 게이트이다.
선택적으로, 상기 구동 트랜지스터는 단일 게이트 트랜지스터 또는 이중 게이트 트랜지스터일 수 있다. 상기 구동 트랜지스터가 이중 게이트 트랜지스터인 경우, 상기 구동 트랜지스터의 제1 게이트는 상기 구동 회로의 제어단에 전기적으로 연결되고, 상기 구동 트랜지스터의 제2 게이트는 제1 전압선에 전기적으로 연결되며, 제1 게이트는 탑 게이트이고, 제2 게이트는 바텀 게이트이므로, 구동 트랜지스터의 히스테리시스 현상을 개선하기 위해 구동 트랜지스터의 기판에 바이어스 전압을 인가한다.
도 50에 도시된 바와 같이, 도 49에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 상기 제1 제어 회로(12)는 제1 트랜지스터(T1)를 포함하고, 상기 구동 회로(11)는 구동 트랜지스터(T0)를 포함하며, 상기 발광 소자는 유기 발광 다이오드(O1)이다.
상기 제1 트랜지스터(T1)의 게이트는 상기 제1 주사선(S1)에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 드레인은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 소스는 상기 연결 노드(N0)에 전기적으로 연결된다.
상기 보상 제어 회로(13)는 제2 트랜지스터(T2)를 포함한다.
상기 제2 트랜지스터(T2)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 드레인은 상기 연결 노드(N0)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 소스는 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결된다.
상기 제1 초기화 회로(14)는 제3 트랜지스터(T3)를 포함한다.
상기 제3 트랜지스터(T3)의 게이트는 상기 초기화 제어선(R1)에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 드레인은 제1 초기화 전압선에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 소스는 상기 연결 노드(N0)에 전기적으로 연결되고, 상기 제1 초기화 전압선은 제1 초기화 전압(Vi1)을 공급하기 위해 사용된다.
상기 리셋 회로(20)는 제4 트랜지스터(T4)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제3 주사선(S3)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 드레인은 상기 리셋 전압선(DR)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 발광 제어 회로는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
상기 제5 트랜지스터(T5)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 고전압선에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결되고, 상기 고전압선은 고전압 신호(VDD)를 공급하기 위해 사용된다.
상기 제6 트랜지스터(T6)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 드레인은 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 소스는 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결된다.
상기 제2 초기화 회로(32)는 제7 트랜지스터(T7)를 포함한다.
상기 제7 트랜지스터(T7)의 게이트는 상기 제4 주사선(S4)에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 드레인은 상기 제2 초기화 전압선에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 소스는 상기 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, 상기 제2 초기 전압선은 제2 초기 전압(Vi2)을 공급하기 위해 사용된다.
상기 데이터 기입 회로(41)는 제8 트랜지스터(T8)를 포함하고, 상기 에너지 저장 회로(42)는 저장 커패시터(C)를 포함한다.
상기 제8 트랜지스터(T8)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제8 트랜지스터(T8)의 드레인은 상기 데이터 선(D1)에 전기적으로 연결되고, 상기 제8 트랜지스터(T8)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 저장 커패시터(C)의 제1 단은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 저장 커패시터(C)의 제2 단은 상기 고전압선에 전기적으로 연결된다.
O1의 캐소드는 저전압(VSS)을 공급하기 위한 저전압선에 전기적으로 연결된다.
도 50에 있어서, N1이라고 표시된 것이 제1 노드이고, 제1 노드(N1)는 T0의 게이트에 전기적으로 연결된다.
N2이라고 표시된 것이 제2 노드이고, N3이라고 표시된 것이 제3 노드이며, N2는 T0의 소스에 전기적으로 연결되고, N3은 T0의 드레인에 전기적으로 연결된다.
도 50에 도시된 적어도 하나의 실시예에서, 제1 전압선은 고전압선이고, 제2 전압선은 저전압선이다.
도 50에 도시된 화소 회로의 적어도 하나의 실시예에서, T1은 산화물 박막 트랜지스터일 수 있고, T0, T2, T3, T4, T5, T6, T7 및 T8은 모두 저온 폴리실리콘 박막 트랜지스터일 수 있다. T1은 N형의 트랜지스터이고, T0, T2, T3, T4, T5, T6, T7 및 T8은 P형의 트랜지스터이고, T0는 단일 게이트 트랜지스터이지만, 이에 한정되지 않는다.
도 50에 도시된 화소 회로의 적어도 하나의 실시예에서, N1의 누설 전류를 감소시키고 T0의 게이트 전위의 안정성을 안정화시키기 위해, N1은 T1에만 직접 전기적으로 연결되고, N1은 T2 및 T3에는 직접 전기적으로 연결되지 않는다.
도 50에 도시된 화소 회로의 적어도 하나의 실시예에서, 누설 전류를 감소시키고 N1의 전위의 안정성을 확보하기 위해, T1은 산화물 박막 트랜지스터이다.
선택적으로, T2 및 T3은 단일 게이트 트랜지스터이며, 이는 공간을 절약할 수 있다.
도 50에 도시된 화소 회로의 적어도 하나의 실시예에서, 상기 초기화 제어선(R1)이 공급하는 초기화 제어 신호 및 상기 제2 주사선이 공급하는 제2 주사 신호는 모두 제2 주사 신호 생성 모듈에 의해 공급될 수 있다.
선택적으로, 화소 회로의 적어도 하나의 실시예에서, 상기 화소 회로에 포함되는 각각의 트랜지스터는 기판 상에 배치될 수 있고, 기생 용량을 감소시키기 위해 상기 기판 상의 도전성 패턴의 정투영과 상기 기판 상의 제4 주사선(S4)의 정투영 사이의 중첩 면적은 가능한 한 작고, 상기 기판 상의 도전성 패턴의 정투영과 상기 기판 상의 초기화 제어선(R1)의 정투영 사이의 중첩 면적은 가능한 한 작다. 바람직하게는, 상기 도전성 패턴과 제4 주사선(S4) 사이의 커패시턴스는 0.3Cz 미만이며, T0의 소스와 T5의 소스를 전기적으로 연결하기 위한 도전성 패턴과 초기화 제어선(R1) 사이의 커패시턴스는 0.3Cz 미만이며, 여기서 Cz는 상기 저장 커패시터(C)의 커패시턴스 값이다.
상기 도전성 패턴은 T0의 소스, T5의 소스, 및 T0의 소스와 T5의 소스를 전기적으로 연결하기 위한 연결 도전성 패턴을 포함한다.
도 51에 도시된 바와 같이, 본 개시의 도 50에 도시된 화소 회로의 적어도 하나의 실시예는 동작시, 표시 사이클은 순차적으로 설정되는 초기화 단계(t1), 데이터 기입 단계(t2) 및 발광 단계(t3)를 포함한다.
초기화 단계(t1)에서, E1은 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, T1은 턴온되고, R1은 저전압 신호를 제공하고, S2는 고전압 신호를 제공하고, T2는 턴온되고, T3은 오프되고, Vi1은 N1에 기입되어, 데이터 기입 단계(t2)의 개시시 T0이 턴온된다. S3 및 S4는 저전압 신호를 제공하고, T7은 턴온되고, T4는 턴온되어, DR로부터 공급되는 리셋 전압을 N2에 기입하고, Vi2를 O1의 애노드에 기입함으로써, O1이 발광하지 않도록 하고 O1의 애노드에 잔류하는 전하를 제거한다.
데이터 기입 단계(t2)에서, E1은 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, T1은 턴온되고, R1은 고전압 신호를 제공하고, S2는 고전압 신호를 제공하고, T2는 턴온되고, T3은 턴 오프되고, T8은 턴온되고, S3 및 S4는 고전압 신호를 제공하고, T7 및 T4는 턴 오프되고, 데이터 선(D1)상의 데이터 전압(Vdata)이 N2에 기입된다.
데이터 기입 단계(t2)의 개시시, T0가 턴온되어 Vdata를 통해 턴온된 T8, T0, T2, T1을 거쳐 C가 충전되어, T0가 오프될 때까지 N1의 전위가 상승하고, T0가 오프될 때 N1의 전위는 Vdata + Vth이고, Vth는 T0의 임계 전압이다.
발광 단계(t3)에서, E1은 저전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S1은 저전압 신호를 제공하고, S2, S3, S4는 고전압 신호를 제공하고, T1, T2, T3, T4, T7, T8은 턴오프되고, T5, T6은 턴온되고, T0는 턴온되어, O1을 구동하여 발광시킨다.
도 50에 도시된 화소 회로의 적어도 하나의 실시예에서, T4를 추가하여, N2에 고전압을 공급하고, 비발광 기간에 N2의 전위를 초기화함으로써 T0의 안정성을 향상시키는데 유리하다. 그리고, O1의 애노드의 전위를 초기화하기 위해 T7을 제공하고, 이는 저주파 플리커 하에서 스위칭 주파수 전환의 자유도에 유리하다.
도 52에 도시된 바와 같이, 도 49에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 상기 제1 제어 회로(12)는 제1 트랜지스터(T1)를 포함하고, 상기 구동 회로(11)는 구동 트랜지스터(T0)를 포함하며, 상기 발광 소자는 유기 발광 다이오드(O1)이다.
상기 제1 트랜지스터(T1)의 게이트는 상기 제1 주사선(S1)에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 드레인은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 소스는 상기 연결 노드(N0)에 전기적으로 연결된다.
상기 보상 제어 회로(13)는 제2 트랜지스터(T2)를 포함한다.
상기 제2 트랜지스터(T2)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 드레인은 상기 연결 노드(N0)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 소스는 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결된다.
상기 제1 초기화 회로(14)는 제3 트랜지스터(T3)를 포함한다.
상기 제3 트랜지스터(T3)의 게이트는 상기 초기화 제어선(R1)에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 드레인은 제1 초기화 전압선에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 소스는 상기 연결 노드(N0)에 전기적으로 연결되고, 상기 제1 초기화 전압선은 제1 초기화 전압(Vi1)을 공급하기 위해 사용된다.
상기 리셋 회로(20)는 제4 트랜지스터(T4)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제3 주사선(S3)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 드레인은 상기 리셋 전압선(DR)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 발광 제어 회로는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
상기 제5 트랜지스터(T5)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 고전압선에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결되고, 상기 고전압선은 고전압 신호(VDD)를 공급하기 위해 사용된다.
상기 제6 트랜지스터(T6)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 드레인은 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 소스는 유기 발광 다이오드(O)의 애노드에 전기적으로 연결된다.
상기 제2 초기화 회로(32)는 제7 트랜지스터(T7)를 포함한다.
상기 제7 트랜지스터(T7)의 게이트는 상기 제4 주사선(S4)에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 드레인은 상기 제2 초기화 전압선에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 소스는 상기 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, 상기 제2 초기 전압선은 제2 초기 전압(Vi2)을 공급하기 위해 사용된다.
상기 데이터 기입 회로(41)는 제8 트랜지스터(T8)를 포함하고, 상기 에너지 저장 회로(42)는 저장 커패시터(C)를 포함한다.
상기 제8 트랜지스터(T8)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제8 트랜지스터(T8)의 드레인은 상기 데이터 선(D1)에 전기적으로 연결되고, 상기 제8 트랜지스터(T8)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 저장 커패시터(C)의 제1 단은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 저장 커패시터(C)의 제2 단은 상기 고전압선에 전기적으로 연결된다.
O1의 캐소드는 저전압(VSS)을 공급하기 위한 저전압선에 전기적으로 연결된다.
도 52에서, N1이라고 표시된 것이 제1 노드이고, 제1 노드(N1)는 T0의 게이트에 전기적으로 연결된다.
N2이라고 표시된 것이 제2 노드이고, N3이라고 표시된 것이 제3 노드이며, N2는 T0의 소스에 전기적으로 연결되고, N3은 T0의 드레인에 전기적으로 연결된다.
도 52에 도시된 적어도 하나의 실시예에서, 제1 전압선은 고전압선이고, 제2 전압선은 저전압선이다.
도 52에 도시된 화소 회로의 적어도 하나의 실시예에서, T1 및 T7은 산화물 박막 트랜지스터일 수 있고, T0, T2, T3, T4, T5, T6 및 T8은 모두 저온 폴리실리콘 박막 트랜지스터일 수 있다. T1 및 T7은 N형의 트랜지스터이고, T0, T2, T3, T4, T5, T6 및 T8은 P형의 트랜지스터이고, T0는 단일 게이트 트랜지스터이지만, 이에 한정되지 않는다.
본 개시의 도 52에 도시된 화소 회로의 적어도 하나의 실시예는 T7이 산화물 박막 트랜지스터인 점에서 본 개시의 도 50에 도시된 화소 회로의 적어도 하나의 실시예와 상이하다.
도 52에 도시된 화소 회로의 적어도 하나의 실시예에서, N1의 누설 전류를 감소시키고 T0의 게이트 전위의 안정성을 안정화시키기 위해, N1은 T1에만 직접 전기적으로 연결되고, N1은 T2 및 T3에는 직접 전기적으로 연결되지 않는다.
도 52에 도시된 화소 회로의 적어도 하나의 실시예에서, 누설 전류를 감소시키고, N1의 전위의 안정성을 확보하고, O1의 애노드의 전위의 안정성을 확보하도록, T1 및 T7은 산화물 박막 트랜지스터이다.
도 52에 도시된 화소 회로의 적어도 하나의 실시예에서, 별도의 제4 주사 신호 생성 모듈을 통해 제4 주사선에 제4 주사 신호를 제공할 수 있고, 이는 저주파 플리커 하에서 스위칭 주파수 전환의 자유도에 유리하다(상기 스위칭 주파수는 상기 제2 초기화 회로(32)에 포함된 트랜지스터의 스위칭 주파수임). 상기 화소 회로가 적용되는 표시 패널이 저주파로 동작하는 경우, 발광 제어 회로(31)가 상기 제1 전압선(V1)과 상기 구동 회로(11)의 제2 단 사이가 차단되도록 제어하고, 상기 구동 회로(11)의 제1 단과 상기 발광 소자(30)의 제1 전극 사이가 차단되도록 제어하는 경우, 상기 제4 주사 신호의 주파수를 높임으로써 플리커(Flicker)를 줄일 수 있다. 또는,
저주파 리프레시 단계에서 발광 제어선으로부터 공급되는 발광 제어 신호를 주기적으로 제어하는 것만으로 발광 소자를 주기적으로 리셋/휘도 조정할 수 있도록, 상기 제4 주사선은 상기 발광 제어선일 수 있으며, 이는 휘도 밸런스를 실현할 수 있다.
도 53에 도시된 바와 같이, 도 49에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 상기 제1 제어 회로(12)는 제1 트랜지스터(T1)를 포함하고, 상기 구동 회로(11)는 구동 트랜지스터(T0)를 포함하며, 상기 발광 소자는 유기 발광 다이오드(O1)이다.
상기 제1 트랜지스터(T1)의 게이트는 상기 제1 주사선(S1)에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 드레인은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 소스는 상기 연결 노드(N0)에 전기적으로 연결된다.
상기 보상 제어 회로(13)는 제2 트랜지스터(T2)를 포함한다.
상기 제2 트랜지스터(T2)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 드레인은 상기 연결 노드(N0)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 소스는 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결된다.
상기 제1 초기화 회로(14)는 제3 트랜지스터(T3)를 포함한다.
상기 제3 트랜지스터(T3)의 게이트는 상기 초기화 제어선(R1)에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 드레인은 제1 초기화 전압선에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 소스는 상기 연결 노드(N0)에 전기적으로 연결되고, 상기 제1 초기화 전압선은 제1 초기화 전압(Vi1)을 공급하기 위해 사용된다.
상기 리셋 회로(20)는 제4 트랜지스터(T4)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제3 주사선(S3)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 드레인은 고전압선에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결되고, 상기 고전압선은 고전압 신호(VDD)를 공급하기 위해 사용된다.
상기 발광 제어 회로는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
상기 제5 트랜지스터(T5)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 고전압선에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 제6 트랜지스터(T6)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 드레인은 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 소스는 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결된다.
상기 제2 초기화 회로(32)는 제7 트랜지스터(T7)를 포함한다.
상기 제7 트랜지스터(T7)의 게이트는 상기 제4 주사선(S4)에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 드레인은 상기 제2 초기화 전압선에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 소스는 상기 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, 상기 제2 초기 전압선은 제2 초기 전압(Vi2)을 공급하기 위해 사용된다.
상기 데이터 기입 회로(41)는 제8 트랜지스터(T8)를 포함하고, 상기 에너지 저장 회로(42)는 저장 커패시터(C)를 포함한다.
상기 제8 트랜지스터(T8)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제8 트랜지스터(T8)의 드레인은 상기 데이터 선(D1)에 전기적으로 연결되고, 상기 제8 트랜지스터(T8)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 저장 커패시터(C)의 제1 단은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 저장 커패시터(C)의 제2 단은 상기 고전압선에 전기적으로 연결된다.
O1의 캐소드는 저전압(VSS)을 공급하기 위한 저전압선에 전기적으로 연결된다.
도 53에 있어서, N1이라고 표시된 것이 제1 노드이고, 제1 노드(N1)는 T0의 게이트에 전기적으로 연결된다.
N2이라고 표시된 것이 제2 노드이고, N3이라고 표시된 것이 제3 노드이며, N2는 T0의 소스에 전기적으로 연결되고, N3은 T0의 드레인에 전기적으로 연결된다.
도 53에 도시된 적어도 하나의 실시예에서, 제1 전압선은 고전압선이고, 제2 전압선은 저전압선이다.
도 53에 도시된 화소 회로의 적어도 하나의 실시예에서, T1은 산화물 박막 트랜지스터일 수 있고, T0, T2, T3, T4, T5, T6, T7 및 T8은 모두 저온 폴리실리콘 박막 트랜지스터일 수 있다. T1은 N형의 트랜지스터이고, T0, T2, T3, T4, T5, T6, T7 및 T8은 P형의 트랜지스터이고, T0는 단일 게이트 트랜지스터이지만, 이에 한정되지 않는다.
도 53에 도시된 화소 회로의 적어도 하나의 실시예에서, N1의 누설 전류를 감소시키고 T0의 게이트 전위의 안정성을 안정화시키기 위해, N1은 T1에만 직접 전기적으로 연결되고, N1은 T2 및 T3에는 직접 전기적으로 연결되지 않는다.
N1의 누설 전류를 감소시키고 T0의 게이트 전위의 안정성을 안정화시키기 위해, T1은 산화물 박막 트랜지스터이다.
본 개시의 도 53에 도시된 화소 회로의 적어도 하나의 실시예는 상기 리셋 전압선(DR)이 상기 고전압선인 점에서 본 개시의 도 50에 도시된 화소 회로의 적어도 하나의 실시예와 상이하고, 이는 사용하는 신호선의 수를 줄일 수 있다.
본 개시의 도 53에 도시된 화소 회로의 적어도 하나의 실시예에서, VDD의 전압값은 4.6V일 수 있고, VDD의 전압값은 Vi1의 전압값보다 크고, VDD의 전압값은 Vi2의 전압값보다 크다.
본 개시의 도 53에 도시된 화소 회로의 적어도 하나의 실시예에서, T7은 산화물 박막 트랜지스터로 대체될 수 있고, T0는 이중 게이트 트랜지스터로 대체될 수 있으나, 이에 한정되지 않는다.
도 54에 도시된 바와 같이, 도 49에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 상기 제1 제어 회로(12)는 제1 트랜지스터(T1)를 포함하고, 상기 구동 회로(11)는 구동 트랜지스터(T0)를 포함하고, 상기 발광 소자는 유기 발광 다이오드(O1)이다.
상기 제1 트랜지스터(T1)의 게이트는 상기 제1 주사선(S1)에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 드레인은 상기 구동 트랜지스터(T0)의 제1 게이트에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 소스는 상기 연결 노드(N0)에 전기적으로 연결된다.
상기 보상 제어 회로(13)는 제2 트랜지스터(T2)를 포함한다.
상기 제2 트랜지스터(T2)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 드레인은 상기 연결 노드(N0)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 소스는 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결된다.
상기 제1 초기화 회로(14)는 제3 트랜지스터(T3)를 포함한다.
상기 제3 트랜지스터(T3)의 게이트는 상기 초기화 제어선(R1)에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 드레인은 제1 초기화 전압선에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 소스는 상기 연결 노드(N0)에 전기적으로 연결되고, 상기 제1 초기화 전압선은 제1 초기화 전압(Vi1)을 공급하기 위해 사용된다.
상기 리셋 회로(20)는 제4 트랜지스터(T4)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제3 주사선(S3)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 드레인은 상기 리셋 전압선(DR)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 발광 제어 회로는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
상기 제5 트랜지스터(T5)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 고전압선에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결되고, 상기 고전압선은 고전압 신호(VDD)를 공급하기 위해 사용된다.
상기 제6 트랜지스터(T6)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 드레인은 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 소스는 유기 발광 다이오드(O)의 애노드에 전기적으로 연결된다.
상기 제2 초기화 회로(32)는 제7 트랜지스터(T7)를 포함한다.
상기 제7 트랜지스터(T7)의 게이트는 상기 제4 주사선(S4)에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 드레인은 상기 제2 초기화 전압선에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 소스는 상기 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, 상기 제2 초기 전압선은 제2 초기 전압(Vi2)을 공급하기 위해 사용된다.
상기 데이터 기입 회로(41)는 제8 트랜지스터(T8)를 포함하고, 상기 에너지 저장 회로(42)는 저장 커패시터(C)를 포함한다.
상기 제8 트랜지스터(T8)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제8 트랜지스터(T8)의 드레인은 상기 데이터 선(D1)에 전기적으로 연결되고, 상기 제8 트랜지스터(T8)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 저장 커패시터(C)의 제1 단은 상기 구동 트랜지스터(T0)의 제1 게이트에 전기적으로 연결되고, 상기 저장 커패시터(C)의 제2 단은 상기 고전압선에 전기적으로 연결된다.
상기 구동 트랜지스터(T0)의 제2 게이트는 상기 고전압선에 전기적으로 연결된다.
O1의 캐소드는 저전압(VSS)을 공급하기 위한 저전압선에 전기적으로 연결된다.
도 54에서, N1이라고 표시된 것이 제1 노드이고, 제1 노드(N1)는 T0의 게이트에 전기적으로 연결된다.
N2이라고 표시된 것이 제2 노드이고, N3이라고 표시된 것이 제3 노드이며, N2는 T0의 소스에 전기적으로 연결되고, N3은 T0의 드레인에 전기적으로 연결된다.
도 54에 도시된 적어도 하나의 실시예에서, 제1 전압선은 고전압선이고, 제2 전압선은 저전압선이다.
도 54에 도시된 화소 회로의 적어도 하나의 실시예에서, T1은 산화물 박막 트랜지스터일 수 있고, T0, T2, T3, T4, T5, T6, T7 및 T8은 모두 저온 폴리실리콘 박막 트랜지스터일 수 있다. T1은 N형의 트랜지스터이고, T0, T2, T3, T4, T5, T6, T7 및 T8은 P형의 트랜지스터이고, T0는 이중 게이트 트랜지스터이지만, 이에 한정되지 않는다.
도 54에 도시된 화소 회로의 적어도 하나의 실시예에서, N1의 누설 전류를 감소시키고 T0의 게이트 전위의 안정성을 안정화시키기 위해, N1은 T1에만 직접 전기적으로 연결되고, N1은 T2 및 T3에는 직접 전기적으로 연결되지 않는다.
도 54에 도시된 화소 회로의 적어도 하나의 실시예에서, 누설 전류를 감소시키고 N1의 전위의 안정성을 확보하기 위해, T1은 산화물 박막 트랜지스터이다.
도 54에 도시된 화소 회로의 적어도 하나의 실시예에서, T0는 이중 게이트 트랜지스터이고, T0의 제1 게이트는 탑 게이트이고, T0의 제2 게이트는 바텀 게이트이고, T0의 제2 게이트는 상기 고전압선에 전기적으로 연결되어 T0의 기판에 바이어스 전압이 인가되므로 T0의 히스테리시스 현상을 개선하는 데 유리하다.
본 개시의 도 54에 도시된 화소 회로의 적어도 하나의 실시예는 T0가 이중 게이트 트랜지스터인 점에서 본 개시의 도 50에 도시된 화소 회로의 적어도 하나의 실시예와 상이하다.
본 개시의 도 54에 도시된 화소 회로의 적어도 하나의 실시예에서, T7은 산화물 박막 트랜지스터로 대체될 수 있고, DR은 제1 전압선일 수 있으나, 이에 한정되지 않는다.
본 개시의 도 50, 도 52, 도 53 및 도 54에 도시된 화소 회로의 적어도 하나의 실시예에서, 비발광 기간(상기 비발광 기간이란 상기 표시 사이클에 포함되는 발광 기간 이외의 기간을 지칭할 수 있음)에서, 데이터 전압(Vdata)이 N2에 기입되기 전에, 제3주사 신호의 듀티비를 증가시켜 T4의 도통 시간을 증가시킬 수 있으므로 N2의 전위의 리셋 효과가 더 좋다.
도 55에 도시된 바와 같이, 인접하는 2행의 화소 회로는 동일한 행의 리셋 전압선에 전기적으로 연결될 수 있다. 도 55에 있어서, DRn이라고 표시된 것이 제n행 리셋 전압선(n은 양의 정수)이며, 인접하는 열에 위치하는 2개의 화소 회로는 거울상으로 설치되어, 배선을 쉽게 할 수 있다.
도 56에 도시된 바와 같이, 인접하는 2열의 화소 회로는 동일한 열의 리셋 전압선에 전기적으로 연결될 수 있다. 도 56에 있어서, DRm이라고 표시된 것이 제m열 리셋 전압선(m은 양의 정수)이며, 인접하는 열에 위치하는 2개의 화소 회로는 거울상으로 설치되어 배선을 쉽게 할 수 있다.
도 57에 도시된 바와 같이, 인접하는 2행의 화소 회로는 동일한 행의 리셋 전압선에 전기적으로 연결될 수 있고, 인접하는 2열의 화소 회로는 동일한 열의 리셋 전압선에 전기적으로 연결될 수 있고, 인접하는 열에 위치하는 2개의 화소 회로는 거울상으로 설치되고, 복수의 리셋 전압선은 격자 형상으로 설치되어, 배선을 용이하게 할 수 있다.
도 57에 있어서, DR11이라고 표시된 것이 제1행 리셋 전압선이고, DR12이라고 표시된 것이 제2행 리셋 전압선이며, DR21이라고 표시된 것이 제1 열 리셋 전압선이고, DR22이라고 표시된 것이 제2 열 리셋 전압선이고, DR23이라고 표시된 것이 제3 열 리셋 전압선이다.
도 58에 있어서, DR11이라고 표시된 것이 제1행 리셋 전압선이고, DR12이라고 표시된 것이 제2행 리셋 전압선이며, DR13이라고 표시된 것이 제3행 리셋 전압선이고, DR14이라고 표시된 것이 제4행 리셋 전압선이고, DR21이라고 표시된 것이 제1열 리셋 전압선이며, DR22 이라고 표시된 것이 제2 열 리셋 전압선이다.
도 58에 도시한 바와 같이, 제1행에 위치하는 화소 회로는 모두 제1행 리셋 전압선(DR11)에 전기적으로 연결되고, 제2행에 위치하는 화소 회로는 모두 제2행 리셋 전압선(DR12)에 전기적으로 연결되고, 제3행에 위치하는 화소 회로는 모두 제3행 리셋 전압선(DR13)에 전기적으로 연결되고, 제4행에 위치하는 화소 회로는 모두 제4행 리셋 전압선(DR14)에 전기적으로 연결된다.
복수의 리셋 전압선이 격자 형상으로 배치되도록, 수직으로 연장되는 리셋 전압선이 설치되고, 또한 배선 공간을 절약하기 위해서, 화소 회로의 수열마다 리셋 전압선의 열을 설치할 수 있다.
구체적으로는, 적색 화소 회로 열의 일측에 수직으로 연장되는 리셋 전압선을 설치할 수 있다.
본 개시의 실시예에 따른 구동 방법은 상술한 화소 회로에 적용되며, 표시 사이클은 초기화 단계와 데이터 기입 단계를 포함한다. 상기 구동 방법은 다음을 포함한다.
초기화 단계에서, 제1 제어 회로는 제1 주사 신호의 제어 하에 구동 회로의 제어단과 연결 노드 사이의 연통을 제어하고, 제1 초기화 회로는 초기화 제어 신호의 제어 하에 제1 초기화 전압을 연결 노드에 기입함으로써, 제1 초기화 전압을 상기 구동 회로의 제어단에 기입한다. 이를 통해, 상기 데이터 기입 단계의 개시시에 구동 회로는 그 제1 단과 상기 구동 회로의 제2 단 사이가 연통되도록 제어할 수 있다.
데이터 기입 단계에서, 제1 제어 회로는 제1 주사 신호의 제어 하에 구동 회로의 제어단과 연결 노드 사이의 연통을 제어하고, 보상 제어 회로는 제2 주사 신호의 제어 하에 상기 연결 노드와 상기 구동 회로의 제1 단 사이의 연통을 제어하여, 상기 구동 회로의 제어단과 상기 구동 회로의 제1 단 사이를 연통시킨다.
본 개시의 일 실시예에 따른 구동 방법에서, 제1 제어 회로는 구동 회로의 제어단과 연결 노드 사이가 연통되도록 제어하고, 제1 초기화 회로는 초기화 제어 신호의 제어 하에, 제1 초기화 전압을 연결 노드에 기입하고, 보상 제어 회로는 제2 주사 신호의 제어 하에, 상기 연결 노드와 상기 구동 회로의 제1 단 사이의 연통을 제어하고, 제1 제어 회로는 구동 회로의 제어단에 직접 전기적으로 연결되고, 제1 초기화 회로 및 보상 제어 회로는 구동 회로의 제어단에 직접 전기적으로 연결되지 않아, 제1 노드(구동 회로의 제어단에 전기적으로 연결된 노드)의 누설 경로를 감소시킴으로써, 저주파 동작시에 제1 노드의 전압의 안정성을 확보할 수 있고, 표시 품질의 향상, 표시의 균일성의 향상, 플리커(Flicker)의 완화에 유리하다.
구체적인 실시예에서, 상기 화소 회로는 리셋 회로를 더 포함할 수 있으며, 상기 구동 방법은 다음을 더 포함한다.
상기 초기화 단계에서, 상기 리셋 회로는 제3 주사 신호의 제어 하에 리셋 전압을 상기 구동 회로의 제2 단에 기입한다.
선택적으로, 상기 화소 회로는 발광 소자와 제2 초기화 회로를 더 포함할 수 있으며, 상기 구동 방법은 다음을 더 포함한다.
상기 제2 초기화 회로는 제4 주사 신호의 제어 하에 제2 초기화 전압을 상기 발광 소자의 제1 전극에 기입하여 상기 발광 소자가 발광하지 않도록 제어한다.
구체적인 실시예에서, 상기 화소 회로는 발광 제어 회로, 데이터 기입 회로 및 에너지 저장 회로를 더 포함하고, 표시 사이클은 데이터 기입 단계 후에 설치된 발광 단계를 포함하며, 상기 구동 방법은 다음을 포함한다.
데이터 기입 단계에서, 데이터 기입 회로는 제2 주사 신호의 제어 하에 데이터 선 상의 데이터 전압(Vdata)을 구동 회로의 제2 단에 기입한다.
데이터 기입 단계의 개시시, 구동 회로는 그 제1 단과 상기 구동 회로의 제2 단 사이가 연통되도록 제어하여, 데이터 전압(Vdata)을 통해 에너지 저장 회로를 충전하고, 상기 구동 회로의 제어단의 전위가 Vdata + Vth로 될 때까지 상기 구동 회로의 제어단의 전위를 변경하고, 여기서, Vth는 상기 구동 회로에 포함되는 구동 트랜지스터의 임계 전압이다.
발광 단계에서, 발광 제어 회로는 발광 제어 신호의 제어 하에 상기 제1 전압선과 상기 구동 회로의 제2 단 사이의 연통을 제어하고, 상기 구동 회로의 제1 단과 발광 소자의 제1 전극 사이의 연통을 제어하고, 구동 회로는 발광 소자를 구동하여 발광시킨다.
본 개시의 실시예에 따른 표시 장치는 상술한 화소 회로를 포함한다.
선택적으로, 상기 화소 회로는 제3 주사선에 전기적으로 연결된 리셋 회로와, 상기 제4 주사선에 전기적으로 연결된 제2 초기화 회로를 포함하고, 상기 표시 장치는 제3 주사 신호 생성 모듈 및 제4 주사 신호 생성 모듈을 더 포함한다.
상기 제3 주사 신호 생성 모듈은 제3 주사 신호를 공급하기 위해 제3 주사선에 전기적으로 연결된다.
상기 제4 주사 신호 생성 모듈은 제4 주사 신호를 공급하기 위해 제4 주사선에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 제3 주사 신호와 상기 제4 주사 신호는 동일한 주사 신호일 수 있고, 상기 제3 주사 신호 생성 모듈 및 상기 제4 주사 신호 생성 모듈은 동일한 모듈일 수 있다.
도 59에 도시된 바와 같이, 본 개시의 적어도 하나의 실시예에 따른 표시 장치는 표시 패널을 포함하고, 상기 표시 패널은 화소 모듈(P0)을 포함하고, 상기 화소 모듈(P0)은 복수행 및 복수열의 상술한 화소 회로를 포함하고, 상기 화소 모듈(P0)은 표시 패널의 유효 표시 영역 내에 포함된다.
상기 표시 패널은 발광 제어 신호 생성 모듈(70), 제1 주사 신호 생성 모듈(71), 제2-1 주사 신호 생성 모듈(721), 제2-2 주사 신호 생성 모듈(722), 제3 주사 신호 생성 모듈(73) 및 제4 주사 신호 생성 모듈(74)을 포함한다.
상기 발광 제어 신호 생성 모듈(70)은 발광 제어 신호를 공급하기 위해 사용되고, 제1 주사 신호 생성 모듈(71)은 제1 주사 신호를 공급하기 위해 사용되고, 제2-1 주사 신호 생성 모듈(721)과 제2-2 주사 신호 생성 모듈(722)은 제2 주사 신호를 공급하기 위해 사용되고, 제3 주사 신호 생성 모듈(73)은 제3 주사 신호를 공급하기 위해 사용되며, 제4 주사 신호 생성 모듈(74)은 제4 주사 신호를 공급하기 위해 사용된다.
발광 제어 신호 생성 모듈(70), 제1 주사 신호 생성 모듈(71) 및 제2-1 주사 신호 생성 모듈(721)은 상기 표시 패널의 좌측에 배치된다.
제2-2 주사 신호 생성 모듈(722), 제3 주사 신호 생성 모듈(73) 및 제4 주사 신호 생성 모듈(74)은 상기 표시 패널의 우측에 배치된다.
도 60에 도시된 바와 같이, 본 개시의 적어도 하나의 실시예에 따른 표시 장치는 표시 패널을 포함하고, 상기 표시 패널은 화소 모듈(P0)을 포함하고, 상기 화소 모듈(P0)은 복수행 및 복수열의 상술한 화소 회로를 포함하고, 상기 화소 모듈(P0)은 표시 패널의 유효 표시 영역 내에 포함된다.
상기 표시 패널은 발광 제어 신호 생성 모듈(70), 제1-1 주사 신호 생성 모듈(711), 제1-2 주사 신호 생성 모듈(712), 제2-1 주사 신호 생성 모듈(721), 제2-2 주사 신호 생성 모듈(722) 및 제4 주사 신호 생성 모듈(74)을 포함한다.
상기 발광 제어 신호 생성 모듈(70)은 발광 제어 신호를 공급하기 위해 사용되고, 제1-1 주사 신호 생성 모듈(711) 및 제1-2 주사 신호 생성 모듈(712)은 제1 주사 신호를 공급하기 위해 사용되며, 제2-1 주사 신호 생성 모듈(721) 및 제2-2 주사 신호 생성 모듈(722)은 제2 주사 신호를 공급하기 위해 사용된다.
제3 주사 신호와 제4 주사 신호는 동일한 주사 신호이다.
상기 제4 주사 신호 생성 모듈(74)은 제3 주사 신호 및 제4 주사 신호를 공급하기 위해 사용된다.
발광 제어 신호 생성 모듈(70), 제1-1 주사 신호 생성 모듈(711) 및 제2-1 주사 신호 생성 모듈(721)은 상기 표시 패널의 좌측에 배치된다.
제1-2 주사 신호 생성 모듈(712), 제2-2 주사 신호 생성 모듈(722) 및 제4 주사 신호 생성 모듈(74)은 상기 표시 패널의 우측에 배치된다.
도 55 및 도 56에 있어서, Vi1이라고 표시된 것이 제1 초기화 전압이고, Vi2이라고 표시된 것이 제2 초기화 전압이며, VDD이라고 표시된 것이 고전압 신호이고, D1이라고 표시된 것이 데이터 선이고, DR이라고 표시된 것이 리셋 전압선이다.
본 개시의 실시예에 의해 제공되는 표시 장치는 휴대폰, 태블릿, 텔레비전, 디스플레이, 노트북, 디지털 포토프레임, 네비게이터 등과 같은 표시 기능을 갖는 임의의 제품 또는 부품일 수 있다.
도 61 내지 도 78은 본 개시의 화소 구동 회로의 다른 일련의 실시예의 예시적인 도면을 도시한다.
본 개시의 모든 실시예에서 사용되는 트랜지스터는 삼극관, 박막 트랜지스터, 전계 효과 트랜지스터, 또는 다른 동일한 특성을 갖는 소자일 수 있다. 본 개시의 실시예에서는, 트랜지스터의 제어전극을 제외한 2개의 전극을 구별하기 위하여, 한쪽 전극을 제1 전극이라고 하고, 다른 쪽 전극을 제2 전극이라고 한다.
실제 동작에 있어서, 상기 트랜지스터가 박막 트랜지스터 또는 전계 효과 트랜지스터인 경우, 상기 제1 전극이 드레인이고 상기 제2 전극이 소스이거나, 또는 상기 제1 전극이 소스이고 상기 제2 전극이 드레인일 수 있다.
본 개시의 실시예에 따른 화소 회로는 구동 회로, 제1 초기화 회로 및 리셋 회로를 포함한다.
상기 제1 초기화 회로는, 초기화 제어선, 상기 구동 회로의 제1 단 및 제1 초기 전압단에 각각 전기적으로 연결되고, 상기 초기화 제어선으로부터 공급되는 초기화 제어 신호의 제어 하에, 상기 제1 초기 전압단으로부터 공급되는 제1 초기 전압을 상기 구동 회로의 제1 단에 기입한다.
상기 리셋 회로는 제2 주사선 및 리셋 전압단에 각각 전기적으로 연결되고, 상기 리셋 회로는 상기 구동 회로의 제2 단 또는 상기 구동 회로의 제1 단에도 전기적으로 연결되며, 상기 제2 주사선으로부터 공급되는 제2 주사 신호의 제어 하에, 상기 리셋 전압단으로부터 공급되는 리셋 전압을 상기 구동 회로의 제2 단 또는 상기 구동 회로의 제1 단에 기입하도록 제어한다.
상기 구동 회로는 그 제어단의 전위의 제어 하에 상기 구동 회로의 제1 단과 상기 구동 회로의 제2 단 사이의 연통을 제어한다.
본 개시의 화소 회로의 적어도 하나의 실시예는 제1 초기화 회로 및 리셋 회로를 포함하고, 제1 초기화 회로는 데이터 전압이 구동 회로의 제2 단에 기입되기 전에 제1 초기 전압을 구동 회로의 제1 단에 기입하여, 화소 회로에 포함되는 보상 제어 회로와 협력하여 제1 초기 전압을 구동 회로의 제어단에 기입하고, 리셋 회로는 제2 주사 신호의 제어 하에, 데이터 전압이 구동 회로의 제2 단에 기입되기 전에, 비발광 기간에, 리셋 전압을 구동 회로의 제2 단 또는 구동 회로의 제1 단에 기입하여, 구동 회로 내의 구동 트랜지스터에 바이어스 전압을 공급(이 경우, 구동 트랜지스터의 게이트 전위도 Vi1로 초기화됨) 함으로써, 구동 트랜지스터가 리셋 상태를 유지하도록 하여 구동 트랜지스터의 히스테리시스가 개선되고, 표시 화면의 제1 프레임의 응답 시간(FFR)이 단축된다.
구체적인 실시예에서, 구동 트랜지스터의 히스테리시스로 인해 구동 트랜지스터의 특성 응답이 느려지겠지만, 본 개시의 적어도 하나의 실시예에서는 데이터 전압이 기입되기 전에 구동 트랜지스터의 게이트 소스 간 전압이 신속하게 리셋되기 때문에, 구동 트랜지스터의 복구 속도를 가속화하여 구동 트랜지스터의 히스테리시스 현상을 개선하고 히스테리시스 복구 속도가 향상된다.
본 개시의 적어도 하나의 실시예에서, 별도의 제2 주사 신호 생성 모듈을 이용하여 제2 주사선에 제2 주사 신호를 제공할 수 있으며, 이는 구동 회로의 제2 단의 전위를 리셋하는 데 유리하다.
본 개시의 적어도 하나의 실시예에서, 상기 리셋 전압은 정전압이고, 이는 구동 트랜지스터에 고정 바이어스 전압을 공급하여 히스테리시스 현상을 개선한다.
선택적으로, 상기 제1 초기 전압은 저전위 정전압이고, 상기 제1 초기 전압의 전압값은 -6V 이상 -2V 이하이며, 예를 들어 상기 제1 초기화 전압의 전압값은 -6V, -5V, -4V, -3V 또는 -2V일 수 있지만, 이에 한정되지 않는다.
구체적인 실시예에서, 데이터 기입 단계의 개시시 구동 회로 내의 구동 트랜지스터가 신속하게 도통되는 것을 확보하기 위해, 상기 리셋 전압은 고전위 정전압일 수 있고, 상기 리셋 전압의 전압값은 4V 이상 10V 이하이다. 또는,
상기 리셋 전압은 저전위 정전압일 수 있고, 상기 리셋 전압의 전압값은 -6V 이상 -2V 이하이다.
선택적으로, 상기 리셋 전압이 고전위 정전압인 경우, 상기 리셋 전압의 전압값은, 예를 들면 4V, 5V, 6V, 7V, 8V, 9V 또는 10V일 수 있으나, 이에 한정되는 것은 아니다. ,
상기 리셋 전압이 저전위 정전압인 경우, 상기 리셋 전압의 전압값은, 예를 들면 -6V, -5V, -4V, -3V 또는 -2V일 수 있으나, 이에 한정되는 것은 아니다.
본 개시의 적어도 하나의 실시예에서, 상기 리셋 전압이 저전위 정전압인 경우, 리셋 회로를 통해 리셋 전압을 구동 회로의 제2 단에 기입하는 동시에, 제1 초기화 회로를 통해 제1 초기 전압을 구동 회로의 제1 단에 기입할 때, 구동 회로 내의 구동 트랜지스터가 고장나지 않도록, 상기 리셋 전압의 전압값은 상기 제1 초기 전압의 전압값과 거의 동일하다.
상기 리셋 전압의 전압값이 상기 제1 초기 전압의 전압값과 거의 동일하다는 것은, 상기 리셋 전압의 전압값과 상기 제1 초기 전압의 전압값 사이의 차이의 절대값이 소정의 전압 차보다 작다는 것을 의미한다. 예를 들어, 상기 소정의 전압 차는 0.1V 또는 0.05V일 수 있으나, 이에 한정되지 않는다.
본 개시의 적어도 하나의 실시예에서, 구동 회로에서의 구동 트랜지스터의 임계 전압(Vth)은 -5V 이상 -2V 이하일 수 있고, 바람직하게는 Vth는 -4V 이상 -2.5V 이하일 수 있다. 예를 들어, Vth는 -4V, -3.5V, -3V 또는 -2.5V일 수 있으나, 이에 한정되지 않는다.
선택적으로, 상기 구동 회로는 구동 트랜지스터를 포함하고, 짧은 시간 내에 바이어스 효과를 신속하게 달성할 수 있도록, 상기 리셋 전압의 전압값의 절대값은 임계 전압의 절대값의 1.5배보다 크다. 상기 임계 전압은 상기 구동 트랜지스터의 임계 전압이다. 예를 들어, 상기 리셋 전압의 전압값의 절대값은 임계 전압의 절대값의 2배, 2.5배 또는 3배보다 클 수 있으나, 이에 한정되는 것은 아니다.
도 61에 도시된 바와 같이, 본 개시의 실시예에 따른 화소 회로는 구동 회로(11), 제1 초기화 회로(13) 및 리셋 회로(20)를 포함한다.
상기 제1 초기화 회로(13)는 초기화 제어선(R1), 상기 구동 회로(11)의 제1 단 및 제1 초기 전압단에 각각 전기적으로 연결되고, 상기 초기화 제어선(R1)으로부터 공급되는 초기화 제어 신호의 제어 하에, 상기 제1 초기 전압단으로부터 공급되는 제1 초기 전압(Vi1)을 상기 구동 회로(11)의 제1 단에 기입한다.
상기 리셋 회로(20)는 제2 주사선(S2) 및 리셋 전압단(DR)에 각각 전기적으로 연결되고, 상기 리셋 회로(20)는 상기 구동 회로(11)의 제2 단에도 전기적으로 연결되고, 상기 제2 주사선(S2)으로부터 공급되는 제2 주사 신호의 제어 하에, 상기 리셋 전압단(DR)으로부터 공급되는 리셋 전압을 상기 구동 회로(11)의 제2 단에 기입하도록 제어한다.
상기 구동 회로(11)는 그 제어단의 전위의 제어 하에 상기 구동 회로(11)의 제1 단과 상기 구동 회로(12)의 제2 단 사이의 연통을 제어한다.
도 61에 있어서, N1이라고 표시된 것이 제1 노드이고, 상기 제1 노드(N1)는 상기 구동 회로(11)의 제어단에 전기적으로 연결된다.
본 개시의 도 61에 도시된 화소 회로의 적어도 하나의 실시예는 동작 시, 상기 표시 사이클은 초기화 단계 및 리셋 단계를 포함할 수 있다.
상기 초기화 단계에서, 제1 초기화 회로(13)는 초기화 제어 신호의 제어 하에 제1 초기 전압(Vi1)을 구동 회로(11)의 제1 단에 기입한다.
상기 리셋 단계에서, 리셋 회로(20)는 제2 주사 신호의 제어 하에 리셋 전압을 구동 회로(11)의 제2 단에 기입한다.
도 62에 도시된 바와 같이, 본 개시의 적어도 하나의 실시예에 따른 화소 회로는 구동 회로(11), 제1 초기화 회로(13) 및 리셋 회로(20)를 포함한다.
상기 제1 초기화 회로(13)는 초기화 제어선(R1), 상기 구동 회로(11)의 제1 단 및 제1 초기 전압단에 각각 전기적으로 연결되고, 상기 초기화 제어선(R1)으로부터 공급되는 초기화 제어 신호의 제어 하에, 상기 제1 초기 전압단으로부터 공급되는 제1 초기 전압(Vi1)을 상기 구동 회로(11)의 제1 단에 기입한다.
상기 리셋 회로(20)는 제2 주사선(S2) 및 리셋 전압단(DR)에 각각 전기적으로 연결되고, 상기 리셋 회로(20)는 상기 구동 회로(11)의 제1 단에도 전기적으로 연결되며, 상기 제2 주사선(S2)으로부터 공급되는 제2 주사 신호의 제어 하에, 상기 리셋 전압단(DR)으로부터 공급되는 리셋 전압을 상기 구동 회로(11)의 제1 단에 기입하도록 제어한다.
본 개시의 도 62에 도시된 화소 회로의 적어도 하나의 실시예는 동작 시, 상기 표시 사이클은 초기화 단계 및 리셋 단계를 포함할 수 있다.
상기 초기화 단계에서, 제1 초기화 회로(13)는 초기화 제어 신호의 제어 하에 제1 초기 전압(Vi1)을 구동 회로(11)의 제1 단에 기입한다.
상기 리셋 단계에서, 리셋 회로(20)는 제2 주사 신호의 제어 하에 리셋 전압을 구동 회로(11)의 제1 단에 기입한다.
선택적으로, 상기 제1 초기화 회로는 제2 트랜지스터를 포함한다.
상기 제2 트랜지스터의 제어전극은 상기 초기화 제어선에 전기적으로 연결되고, 상기 제2 트랜지스터의 제1 전극은 상기 제1 초기 전압단에 전기적으로 연결되고, 상기 제2 트랜지스터의 제2 전극은 상기 구동 회로의 제1 단에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 제2 트랜지스터는 저온 폴리실리콘 박막 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다.
선택적으로, 상기 리셋 회로는 제3 트랜지스터를 포함한다.
상기 제3 트랜지스터의 제어전극은 상기 제2 주사선에 전기적으로 연결되고, 상기 제3 트랜지스터의 제1 전극은 상기 리셋 전압단에 전기적으로 연결되고, 상기 제3 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단 또는 상기 구동 회로의 제1 단에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 화소 회로는 보상 제어 회로를 포함할 수 있다.
상기 보상 제어 회로는 제1 주사선, 상기 구동 회로의 제어단 및 상기 구동 회로의 제1 단에 각각 전기적으로 연결되고, 상기 제1 주사선으로부터 공급되는 제1 주사 신호의 제어 하에, 상기 구동 회로의 제어단과 상기 구동 회로의 제1 단 사이의 연통을 제어한다.
본 개시의 적어도 하나의 실시예에 기재된 화소 회로는 동작시, 표시 사이클은 초기화 단계를 포함할 수 있고, 초기화 단계에서, 제1 초기화 회로는 초기화 제어 신호의 제어 하에, 제1 초기 전압을 구동 회로의 제1 단에 기입하고, 보상 제어 회로는 제1 주사 신호의 제어 하에, 구동 회로의 제어단과 상기 구동 회로의 제1 단 사이의 연통을 제어하여, 제1 초기 전압을 상기 구동 회로의 제어단에 기입함으로써, 데이터 기입 단계의 개시시, 상기 구동 회로는 그 제어단의 전위의 제어 하에, 상기 구동 회로의 제1 단과 상기 구동 트랜지스터의 제2 단 사이의 연통을 제어할 수 있다.
본 개시의 적어도 하나의 실시예에 따른 화소 회로에서, 상기 구동 회로의 제어단은 보상 제어 회로에만 직접 전기적으로 연결되고, 제1 초기화 회로는 상기 구동 회로의 제1 단에 직접 전기적으로 연결됨으로써, 보상 제어 회로 및 제1 초기화 회로를 통해 구동 회로의 제어단의 전위를 초기화하고, 상기 구동 회로의 제어단에 대한 누설 경로를 줄이고, 또한 화소 회로의 설계 복잡성이 크게 증가하지 않는 조건 하에서 제1 노드의 전압의 안정성을 확보할 수 있고, 표시 품질의 향상, 표시 균일성의 향상 및 플리커(flicker) 감소에 유리하다.
선택적으로, 상기 보상 제어 회로는 제1 트랜지스터를 포함한다.
상기 제1 트랜지스터의 제어전극은 상기 제1 주사선에 전기적으로 연결되고, 상기 제1 트랜지스터의 제1 전극은 상기 구동 회로의 제어단에 전기적으로 연결되고, 상기 제1 트랜지스터의 제2 전극은 상기 구동 회로의 제1 단에 전기적으로 연결된다.
상기 제1 트랜지스터는 산화물 박막 트랜지스터이다.
본 개시의 실시예에서, 상기 보상 제어 회로는 산화물 박막 트랜지스터인 제1 트랜지스터를 포함할 수 있다. 산화물 트랜지스터는 히스테리시스 특성이 좋고 누설 전류가 낮으며 이동도(Mobility)가 낮다. 따라서, 본 개시의 적어도 하나의 실시예는 제1 트랜지스터를 산화물 박막 트랜지스터로 구성하여 낮은 누설을 달성하고 구동 회로의 제어단의 전위의 안정성을 확보한다.
도 63에 도시된 바와 같이, 도 61에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 본 개시의 적어도 하나의 실시예에 기재된 화소 회로는 보상 제어 회로(12)를 더 포함할 수 있다.
상기 보상 제어 회로(12)는 제1 주사선(S1), 상기 구동 회로(11)의 제어단 및 상기 구동 회로(11)의 제1 단에 각각 전기적으로 연결되고, 상기 제1 주사선(S1)으로부터 공급되는 제1 주사 신호의 제어 하에, 상기 구동 회로(11)의 제어단과 상기 구동 회로(11)의 제1 단 사이의 연통을 제어한다.
본 개시의 도 63에 도시된 화소 회로의 적어도 하나의 실시예는 동작 시, 표시 사이클은 초기화 단계를 포함할 수 있고, 초기화 단계에서, 보상 제어 회로(12)는 제1 주사 신호의 제어 하에, 구동 회로(11)의 제어단과 구동 회로(11)의 제1 단 사이의 연통을 제어한다.
도 64에 도시된 바와 같이, 도 62에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 본 개시의 적어도 하나의 실시예에 기재된 화소 회로는 보상 제어 회로(12)를 더 포함할 수 있다.
상기 보상 제어 회로(12)는 제1 주사선(S1), 상기 구동 회로(11)의 제어단 및 상기 구동 회로(11)의 제1 단에 각각 전기적으로 연결되고, 상기 제1 주사선(S1)으로부터 공급되는 제1 주사 신호의 제어 하에, 상기 구동 회로(11)의 제어단과 상기 구동 회로(11)의 제1 단 사이의 연통을 제어한다.
본 개시의 도 64에 도시된 화소 회로의 적어도 하나의 실시예는 동작 시, 표시 사이클은 초기화 단계를 포함할 수 있고, 초기화 단계에서, 보상 제어 회로(12)는 제1 주사 신호의 제어 하에, 구동 회로(11)의 제어단과 구동 회로(11)의 제1 단 사이의 연통을 제어한다.
본 개시의 적어도 하나의 실시예에서, 상기 화소 회로는 발광 소자, 에너지 저장 회로, 제2 초기화 회로, 데이터 기입 회로, 및 발광 제어 회로를 더 포함할 수 있다.
상기 에너지 저장 회로는 상기 구동 회로의 제어단에 전기적으로 연결되고, 전기 에너지를 저장하기 위해 사용된다.
상기 제2 초기화 회로는 제3 주사선, 제2 초기 전압단 및 상기 발광 소자의 제1 전극에 각각 전기적으로 연결되고, 상기 제3 주사선으로부터 공급되는 제3 주사 신호의 제어 하에, 상기 제2 초기 전압단으로부터 공급되는 제2 초기 전압을 상기 발광 소자의 제1 전극에 기입한다.
상기 데이터 기입 회로는 제4 주사선, 데이터 선 및 상기 구동 회로의 제2 단에 각각 전기적으로 연결되고, 상기 제4 주사선으로부터 공급되는 제4 주사 신호의 제어 하에, 상기 데이터 선으로부터 공급되는 데이터 전압을 상기 구동 회로의 제2 단에 기입한다.
상기 발광 제어 회로는 발광 제어선, 제1 전압단, 상기 구동 회로의 제2 단, 상기 구동 회로의 제1 단 및 상기 발광 소자의 제1 전극에 각각 전기적으로 연결되고, 상기 발광 제어선으로부터 공급되는 발광 제어 신호의 제어 하에, 상기 제1 전압단과 상기 구동 회로의 제2 단 사이의 연통을 제어하고, 상기 구동 회로의 제1 단과 상기 발광 소자의 제1 전극 사이의 연통을 제어한다.
상기 발광 소자의 제2 전극은 제2 전압단에 전기적으로 연결된다.
본 개시의 적어도 하나의 실시예에서, 상기 화소 회로는 발광 소자, 에너지 저장 회로, 제2 초기화 회로, 데이터 기입 회로, 및 발광 제어 회로를 더 포함한다. 제2 초기화 회로는 발광 소자의 제1 전극을 초기화하고, 데이터 기입 회로는 데이터 전압을 구동 회로의 제2 단에 기입하고, 발광 제어 회로는 발광 제어 신호의 제어 하에, 상기 제1 전압단과 상기 구동 회로의 제2 단 사이의 연통을 제어하고, 상기 구동 회로의 제1 단과 상기 발광소자의 제1 전극 사이의 연통을 제어한다.
선택적으로, 상기 발광 소자는 유기 발광 다이오드일 수 있고, 상기 발광 소자의 제1 전극은 유기 발광 다이오드의 애노드일 수 있고, 상기 발광 소자의 제2 전극은 유기 발광 다이오드의 캐소드일 수 있다.
상기 제1 전압단은 고전압단일 수 있고, 상기 제2 전압단은 저전압단일 수 있다.
그러나 이에 한정되지 않는다.
도 65에 도시된 바와 같이, 도 63에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 본 개시의 적어도 하나의 실시예에 따른 화소 회로는 발광 소자(40), 에너지 저장 회로(41), 제2 초기화 회로(42), 데이터 기입 회로(43) 및 발광 제어 회로(44)를 더 포함할 수 있다.
상기 에너지 저장 회로(41)는 상기 구동 회로(11)의 제어단에 전기적으로 연결되고, 전기 에너지를 저장하기 위해 사용된다.
상기 제2 초기화 회로(42)는 제3 주사선(S3), 제2 초기 전압단 및 상기 발광 소자(40)의 제1 전극에 각각 전기적으로 연결되며, 상기 제3 주사선(S3)으로부터 공급되는 제3 주사 신호의 제어 하에, 상기 제2 초기 전압단으로부터 공급되는 제2 초기 전압(Vi2)을 상기 발광 소자(40)의 제1 전극에 기입한다.
상기 데이터 기입 회로(43)는 제4 주사선(S4), 데이터 선(D1) 및 상기 구동 회로(11)의 제2 단에 각각 전기적으로 연결되고, 상기 제4 주사선(S4)으로부터 공급되는 제4 주사 신호의 제어 하에, 상기 데이터 선(D1)으로부터 공급되는 데이터 전압을 상기 구동 회로(11)의 제2 단에 기입한다.
상기 발광 제어 회로(44)는 발광 제어선(E1), 제1 전압단(V1), 상기 구동 회로(11)의 제2 단, 상기 구동 회로(11)의 제1 단 및 상기 발광 소자(40)의 제1 전극에 각각 전기적으로 연결되고, 상기 발광 제어선(E1)으로부터 공급되는 발광 제어 신호의 제어 하에, 상기 제1 전압단(V1)과 상기 구동 회로(11)의 제2 단 사이의 연통을 제어하고, 상기 구동 회로(11)의 제1 단과 상기 발광소자(40)의 제1 전극 사이의 연통을 제어한다.
상기 발광 소자(40)의 제2 전극은 제2 전압단(V2)에 전기적으로 연결된다.
본 개시의 도 65에 도시된 화소 회로의 적어도 하나의 실시예는 동작 시, 표시 사이클은 상기 초기화 단계 이후에 설정되는 데이터 기입 단계 및 발광 단계를 더 포함한다.
상기 데이터 기입 단계에서, 데이터 기입 회로(43)는, 제4 주사 신호의 제어 하에, 데이터 선(D1)으로부터 공급되는 데이터 전압(Vdata)을 상기 구동 회로(11)의 제2 단에 기입하고, 보상 제어 회로(12)는, 제1 주사 신호의 제어 하에, 구동 회로(11)의 제어단과 상기 구동 회로(11)의 제1 단 사이의 연통을 제어한다.
상기 데이터 기입 단계의 개시시, 상기 구동 회로(11)는 그 제어단의 제어 하에, 데이터 전압(Vdata)을 통해 에너지 저장 회로(41)가 충전되도록, 상기 구동 회로(11)의 제1 단과 상기 구동 회로(11)의 제2 단 사이의 연결을 도통시킴으로써, 상기 구동 회로(11)의 제어단의 전위가 Vdata + Vth가 될 때까지 상기 구동 회로(11)의 제어단의 전위를 변화시키고, 여기서, Vth는 상기 구동 회로(11)에 포함되는 구동 트랜지스터의 임계 전압이다.
발광 단계에서, 발광 제어 회로(44)는 발광 제어 신호의 제어 하에, 제1 전압단(V1)과 상기 구동 회로(11)의 제2 단 사이의 연통을 제어하고, 상기 구동 회로(11)의 제1 단과 발광 소자(40)의 제1 전극 사이의 연통을 제어하고, 구동 회로(11)는 발광 소자(40)를 구동하여 발광시킨다.
구체적인 실시예에서, 상기 리셋 단계는 상기 초기화 단계와 상기 데이터 기입 단계 사이에 설정될 수 있으나, 이에 한정되는 것은 아니다.
도 66에 도시된 바와 같이, 도 64에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 본 개시의 적어도 하나의 실시예에 따른 화소 회로는 발광 소자(40), 에너지 저장 회로(41), 제2 초기화 회로(42), 데이터 기입 회로(43) 및 발광 제어 회로(44)를 더 포함할 수 있다.
상기 에너지 저장 회로(41)는 구동 회로(11)의 제어단에 전기적으로 연결되고, 전기 에너지를 저장하기 위해 사용된다.
상기 제2 초기화 회로(42)는 제3 주사선(S3), 제2 초기 전압단 및 상기 발광 소자(40)의 제1 전극에 각각 전기적으로 연결되며, 상기 제3 주사선(S3)으로부터 공급되는 제3 주사 신호의 제어 하에, 상기 제2 초기 전압단으로부터 공급되는 제2 초기 전압(Vi2)을 상기 발광 소자(40)의 제1 전극에 기입한다.
상기 데이터 기입 회로(43)는 제4 주사선(S4), 데이터 선(D1) 및 상기 구동 회로(11)의 제2 단에 각각 전기적으로 연결되고, 상기 제4 주사선(S4)으로부터 공급되는 제4 주사 신호의 제어 하에, 상기 데이터 선(D1)으로부터 공급되는 데이터 전압을 상기 구동 회로(11)의 제2 단에 기입한다.
상기 발광 제어 회로(44)는 발광 제어선(E1), 제1 전압단(V1), 상기 구동 회로(11)의 제2 단, 상기 구동 회로(11)의 제1 단 및 상기 발광 소자(40)의 제1 전극에 각각 전기적으로 연결되고, 상기 발광 제어선(E1)으로부터 공급되는 발광 제어 신호의 제어 하에, 상기 제1 전압단(V1)과 상기 구동 회로(11)의 제2 단 사이의 연통을 제어하고, 상기 구동 회로(11)의 상기 제1 단과 상기 발광소자(40)의 제1 전극 사이의 연통을 제어한다.
상기 발광 소자(40)의 제2 전극은 제2 전압단(V2)에 전기적으로 연결된다.
본 개시의 도 66에 도시된 화소 회로의 적어도 하나의 실시예는 동작 시에, 표시 사이클은 상기 초기화 단계 이후에 설정되는 데이터 기입 단계 및 발광 단계를 더 포함한다.
상기 데이터 기입 단계에서, 데이터 기입 회로(43)는, 제4 주사 신호의 제어 하에, 데이터 선(D1)으로부터 공급되는 데이터 전압(Vdata)을 상기 구동 회로(11)의 제2 단에 기입하고, 보상 제어 회로(12)는, 제1 주사 신호의 제어 하에, 구동 회로(11)의 제어단과 상기 구동 회로(11)의 제1 단 사이의 연통을 제어한다.
상기 데이터 기입 단계의 개시시, 상기 구동 회로(11)는 그 제어단의 제어 하에, 데이터 전압(Vdata)을 통해 에너지 저장 회로(41)가 충전되도록, 상기 구동 회로(11)의 제1 단과 상기 구동 회로(11)의 제2 단 사이의 연결을 도통시킴으로써, 상기 구동 회로(11)의 제어단의 전위가 Vdata + Vth가 될 때까지 상기 구동 회로(11)의 제어단의 전위를 변화시키고, 여기서, Vth는 상기 구동 회로(11)에 포함되는 구동 트랜지스터의 임계 전압이다.
발광 단계에서, 발광 제어 회로(44)는 발광 제어 신호의 제어 하에, 제1 전압단(V1)과 상기 구동 회로(11)의 제2 단 사이의 연통을 제어하고, 상기 구동 회로(11)의 제1 단과 발광 소자(40)의 제1 전극 사이의 연통을 제어하고, 구동 회로(11)는 발광 소자(40)를 구동하여 발광시킨다.
도 67에 도시된 바와 같이, 본 개시의 적어도 하나의 실시예에 따른 화소 회로는 구동 회로(11), 보상 제어 회로(12), 제1 초기화 회로(13), 발광 소자(40), 에너지 저장 회로(41), 제2 초기화 회로(42), 데이터 기입 회로(43) 및 발광 제어 회로(44)를 포함할 수 있다.
상기 보상 제어 회로(12)는 제1 주사선(S1), 상기 구동 회로(11)의 제어단 및 상기 구동 회로(11)의 제1 단에 각각 전기적으로 연결되고, 상기 제1 주사선(S1)으로부터 공급되는 제1 주사 신호의 제어 하에, 상기 구동 회로(11)의 제어단과 상기 구동 회로(11)의 제1 단 사이의 연통을 제어한다.
상기 제1 초기화 회로(13)는 초기화 제어선(R1), 상기 구동 회로(11)의 제1 단 및 제1 초기 전압단에 각각 전기적으로 연결되고, 상기 초기화 제어선(R1)으로부터 공급되는 초기화 제어 신호의 제어 하에, 상기 제1 초기 전압단으로부터 공급되는 제1 초기 전압(Vi1)을 상기 구동 회로(11)의 제1 단에 기입한다.
상기 구동 회로(11)는 그 제어단의 전위의 제어 하에, 상기 구동 회로(11)의 제1 단과 상기 구동 회로(12)의 제2 단 사이의 연통을 제어한다.
상기 에너지 저장 회로(41)는 상기 구동 회로(11)의 제어단에 전기적으로 연결되고, 전기 에너지를 저장하기 위해 사용된다.
상기 제2 초기화 회로(42)는 제3 주사선(S3), 제2 초기 전압단 및 상기 발광 소자(40)의 제1 전극에 각각 전기적으로 연결되며, 상기 제3 주사선(S3)으로부터 공급되는 제3 주사 신호의 제어 하에, 상기 제2 초기 전압단으로부터 공급되는 제2 초기 전압(Vi2)을 상기 발광 소자(40)의 제1 전극에 기입한다.
상기 데이터 기입 회로(43)는 제4 주사선(S4), 데이터 선(D1) 및 상기 구동 회로(11)의 제2 단에 각각 전기적으로 연결되고, 상기 제4 주사선(S4)으로부터 공급되는 제4 주사 신호의 제어 하에, 상기 데이터 선(D1)으로부터 공급되는 데이터 전압을 상기 구동 회로(11)의 제2 단에 기입한다.
상기 발광 제어 회로(44)는 발광 제어선(E1), 제1 전압단(V1), 상기 구동 회로(11)의 제2 단, 상기 구동 회로(11)의 제1 단 및 상기 발광 소자(40)의 제1 전극에 각각 전기적으로 연결되고, 상기 발광 제어선(E1)으로부터 공급되는 발광 제어 신호의 제어 하에, 상기 제1 전압단(V1)과 상기 구동 회로(11)의 제2 단 사이의 연통을 제어하고, 상기 구동 회로(11)의 제1 단과 상기 발광 소자(40)의 제1 전극 사이의 연통을 제어한다.
상기 발광 소자(40)의 제2 전극은 제2 전압단(V2)에 전기적으로 연결된다.
본 개시의 도 67에 도시된 화소 회로의 적어도 하나의 실시예는 동작 시에, 표시 사이클은 순차적으로 설정된 초기화 단계, 데이터 기입 단계 및 발광 단계를 포함한다.
초기화 단계에서, 제1 초기화 회로(13)는 초기화 제어 신호의 제어 하에 구동 회로(11)의 제1 단에 제1 초기 전압(Vi1)을 기입하고, 보상 제어 회로(12)는 제1 주사 신호의 제어 하에, 구동 회로(11)의 제어단과 상기 구동 회로(11)의 제1 단 사이의 연통을 제어하여, 제1 초기 전압(Vi1)을 상기 구동 회로(11)의 제어단에 기입함으로써, 데이터 기입 단계의 개시시, 상기 구동 회로(11)가 그 제어단의 전위의 제어 하에, 상기 구동 회로(11)의 제1 단과 상기 구동 트랜지스터(11)의 제2 단 사이의 연통을 제어할 수 있도록 한다.
상기 데이터 기입 단계에서, 데이터 기입 회로(43)는, 제4 주사 신호의 제어 하에, 데이터 선(D1)으로부터 공급되는 데이터 전압(Vdata)을 상기 구동 회로(11)의 제2 단에 기입하고, 보상 제어 회로(12)는, 제1 주사 신호의 제어 하에, 구동 회로(11)의 제어단과 상기 구동 회로(11)의 제1 단 사이의 연통을 제어할 수 있다.
상기 데이터 기입 단계의 개시시, 상기 구동 회로(11)는 그 제어단의 제어 하에, 데이터 전압(Vdata)을 통해 에너지 저장 회로(41)가 충전되도록, 상기 구동 회로(11)의 제1 단과 상기 구동 회로(11)의 제2 단 사이의 연결을 도통시킴으로써, 상기 구동 회로(11)의 제어단의 전위가 Vdata + Vth가 될 때까지 상기 구동 회로(11)의 제어단의 전위를 변화시키고, 여기서, Vth는 상기 구동 회로(11)에 포함되는 구동 트랜지스터의 임계 전압이다.
발광 단계에서, 발광 제어 회로(44)는 발광 제어 신호의 제어 하에, 제1 전압단(V1)과 상기 구동 회로(11)의 제2 단 사이의 연통을 제어하고, 상기 구동 회로(11)의 제1 단과 발광 소자(40)의 제1 전극 사이의 연통을 제어하고, 구동 회로(11)는 발광 소자(40)를 구동하여 발광시킨다.
도 65, 도 66 및 도 67에 도시된 화소 회로의 적어도 하나의 실시예에서, 별도의 제3 주사 신호 생성 모듈을 통해 제3 주사선(S3)에 제3 주사 신호를 제공할 수 있고, 이는 저주파 플리커 하에서 스위칭 주파수 전환의 자유도(상기 스위칭 주파수는 상기 제2 초기화 회로에 포함된 트랜지스터의 스위칭 주파수임)에 유리하지만, 이에 한정되지 않는다. 구체적인 실시예에서, 상기 제3 주사 신호는 상기 제4 주사 신호와 동일한 주사 신호일 수 있다.
상기 화소 회로가 적용되는 표시 패널이 저주파로 동작할 때, 발광 제어 회로(44)가 상기 제1 전압선(V1)과 상기 구동 회로(11)의 제2 단 사이가 차단되도록 제어하고 상기 구동 회로(11)의 제1 단과 상기 발광 소자(40)의 제1 전극 사이가 차단되도록 제어하는 경우, 상기 제3 주사 신호의 주파수를 증가시켜 플리커(flicker)를 감소시킬 수 있다.
본 개시의 적어도 하나의 실시예에서, 상기 제2 주사 신호와 상기 제3 주사 신호는 동일한 주사 신호일 수 있고, 상기 제2 주사 신호 생성 모듈과 상기 제3 주사 신호 생성 모듈은 동일한 모듈일 수 있지만, 이에 한정되는 것은 아니다. 구체적인 실시예에서, 상기 제2 주사 신호는 제3 주사 신호와 다른 주사 신호일 수 있다.
본 개시의 도 65, 도 66 및 도 67에 도시된 화소 회로의 적어도 하나의 실시예는 동작시, 비발광 기간 동안, 데이터 전압이 구동 회로(11)의 제2 단에 기입되기 전에, 상기 제2 초기화 회로(42)는 상기 제3 주사선(S3)으로부터 공급되는 제3 주사 신호의 제어 하에, 상기 제2 초기 전압단으로부터 공급되는 제2 초기 전압(Vi2)을 상기 발광 소자(40)의 제1 전극에 기입함으로써, 상기 발광 소자(40)가 발광하지 않도록 제어하고, 상기 발광 소자(40)의 제1 전극에 잔류하는 전하를 제거한다.
본 개시의 적어도 하나의 실시예에서, 상기 구동 트랜지스터의 게이트 전위를 사전에 초기화함으로써 구동 트랜지스터의 히스테리시스 현상을 개선하고 화소 회로의 고저주파 플리커(Flicker)를 감소시키기 위해, 상기 초기화 단계와 상기 데이터 기입 단계 사이의 시간 간격은 소정의 시간 간격보다 크다.
구체적인 실시예에서, 상기 소정의 시간 간격은 실제 상황에 따라 선택될 수 있다.
본 개시의 도 65, 도 66 및 도 67에 도시된 화소 회로의 적어도 하나의 실시예에서, 구동 트랜지스터의 게이트 전위를 사전에 초기화할 수 있도록, 초기화 제어선(R1)으로부터 공급되는 초기화 제어 신호와 제4 주사 신호는 동일한 제4 주사 신호 생성 모듈에 의해 생성될 수 있고, 상기 제4 주사 신호는 상기 제4 주사 신호 생성 모듈에 의해 생성된 N레벨의 제4 주사 신호일 수 있고, 상기 초기화 제어 신호는 상기 제4 주사 신호 생성 모듈에 의해 생성된 N-M레벨의 제4 주사 신호일 수 있으며, 여기서, N은 양의 정수이고, M은 6보다 큰 양의 정수이고, 예를 들어, M은 14일 수 있지만, 이에 한정되지 않는다.
선택적으로, 상기 데이터 기입 회로는 제4 트랜지스터를 포함한다.
상기 제4 트랜지스터의 제어전극은 상기 제4 주사선에 전기적으로 연결되고, 상기 제4 트랜지스터의 제1 전극은 상기 데이터 선에 전기적으로 연결되고, 상기 제4 트랜지스터의 제2 전극은 구동 회로의 제2 단에 전기적으로 연결된다.
상기 발광 제어 회로는 제5 트랜지스터와 제6 트랜지스터를 포함한다.
상기 제5 트랜지스터의 제어전극은 상기 발광 제어선에 전기적으로 연결되고, 상기 제5 트랜지스터의 제1 전극은 상기 제1 전압단에 전기적으로 연결되고, 상기 제5 트랜지스터의 제2 전극은 상기 구동 회로의 제2 단에 전기적으로 연결된다.
상기 제6 트랜지스터의 제어전극은 상기 발광 제어선에 전기적으로 연결되고, 상기 제6 트랜지스터의 제1 전극은 상기 구동 회로의 제1 단에 전기적으로 연결되고, 상기 제6 트랜지스터의 제2 전극은 상기 발광 소자의 제1 전극에 전기적으로 연결된다.
상기 제2 초기화 회로는 제7 트랜지스터를 포함한다.
상기 제7 트랜지스터의 제어전극은 상기 제3 주사선에 전기적으로 연결되고, 상기 제7 트랜지스터의 제1 전극은 상기 제2 초기 전압단에 전기적으로 연결되고, 상기 제7 트랜지스터의 제2 전극은 상기 발광 소자의 제1 전극에 전기적으로 연결된다.
상기 구동 회로는 구동 트랜지스터를 포함하고, 상기 구동 트랜지스터의 제어전극은 상기 구동 회로의 제어단에 전기적으로 연결되고, 상기 구동 트랜지스터의 제1 전극은 상기 구동 회로의 제1 단에 전기적으로 연결되며, 상기 구동 회로의 제2 전극은 상기 구동 회로의 제2 단에 전기적으로 연결된다.
상기 에너지 저장 회로는 저장 커패시터를 포함하고, 상기 저장 커패시터의 제1 단은 상기 구동 회로의 제어단에 전기적으로 연결되고, 상기 저장 커패시터의 제2 단은 상기 제1 전압단에 연결된다.
도 68에 도시된 바와 같이, 도 65에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 상기 발광 소자는 유기 발광 다이오드(O1)이고, 상기 보상 제어 회로(12)는 제1 트랜지스터(T1)를 포함하며, 상기 구동 회로(11)는 구동 트랜지스터(T0)를 포함한다.
상기 제1 트랜지스터(T1)의 게이트는 상기 제1 주사선(S1)에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 드레인은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 소스는 상기 구동 트랜지스터(T1)의 드레인에 전기적으로 연결된다.
상기 제1 초기화 회로(13)는 제2 트랜지스터(T2)를 포함한다.
상기 제2 트랜지스터(T2)의 게이트는 상기 초기화 제어선(R1)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 드레인은 상기 제1 초기 전압단에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 소스는 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결되고, 상기 제1 초기 전압단은 제1 초기 전압(Vi1)을 공급하기 위한 것이다.
상기 리셋 회로(20)는 제3 트랜지스터(T3)를 포함한다.
상기 제3 트랜지스터(T3)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 드레인은 상기 리셋 전압단(DR)에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 데이터 기입 회로(43)는 제4 트랜지스터(T4)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제4 주사선(S4)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 드레인은 상기 데이터 선(D1)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 소스는 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 발광 제어 회로는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
상기 제5 트랜지스터(T5)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 고전압단에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결되고, 상기 고전압단은 고전압 신호(VDD)를 공급하기 위한 것이다.
상기 제6 트랜지스터(T6)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 드레인은 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 소스는 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, O1의 캐소드는 저전압 신호(VSS)를 공급하기 위한 저전압단에 전기적으로 연결된다.
상기 제2 초기화 회로(42)는 제7 트랜지스터(T7)를 포함한다.
상기 제7 트랜지스터(T7)의 게이트는 상기 제3 주사선(S3)에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 드레인은 상기 제2 초기 전압단에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 소스는 상기 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, 상기 제2 초기 전압단은 제2 초기 전압(Vi2)을 공급하기 위한 것이다.
상기 에너지 저장 회로(41)는 저장 커패시터(C)를 포함하고, 상기 저장 커패시터(C)의 제1 단은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 저장 커패시터(C)의 제2 단은 상기 고전압단에 연결된다.
도 68에 도시된 화소 회로의 적어도 하나의 실시예에서, T1은 산화물 박막 트랜지스터이고, T2, T3, T4, T5, T6, T7은 저온 폴리실리콘 박막 트랜지스터이고, T1은 N형의 트랜지스터이며, T2, T3, T4, T5, T6, T7은 P형의 트랜지스터이다.
도 68에 도시된 화소 회로의 적어도 하나의 실시예에서, N1은 T0의 게이트에 전기적으로 연결되는 제1 노드이고, N2는 T0의 소스에 전기적으로 연결되는 제2 노드이고, N3은 T0의 드레인에 전기적으로 연결되는 제3 노드이다.
도 68에 도시된 화소 회로의 적어도 하나의 실시예에서, 상기 초기화 제어 신호 및 상기 제4 주사 신호는 동일한 제4 주사 신호 생성 모듈에 의해 제공될 수 있다.
구체적인 실시예에서, DR로부터 공급되는 리셋 전압이 고전압인 경우, T0의 게이트 -소스 단락을 피하기 위해, 리셋 단계와 초기화 단계는 서로 다른 단계이고, DR로부터 공급되는 리셋 전압이 저전압인 경우, 리셋 단계와 초기화 단계는 동일한 단계일 수 있다.
도 69에 도시된 바와 같이, 본 개시의 도 68에 도시된 화소 회로의 적어도 하나의 실시예는 동작시에, DR로부터 공급되는 리셋 전압이 고전압인 경우, 표시 사이클은 순차적으로 설정된 초기화 단계(t1), 리셋 단계(t2), 데이터 기입 단계(t3) 및 발광 단계(t4)를 포함할 수 있다.
초기화 단계(t1)에서, E1은 고전압 신호를 제공하고, R1은 저전압 신호를 제공하고, S4는 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하며, T1 및 T2는 턴온되어, Vi1을 N1에 기입하고, T0의 게이트 전위를 초기화함으로써, 데이터 기입 단계(t3)의 개시시에 T0가 턴온되도록 한다.
리셋 단계(t2)에서, E1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S4는 고전압 신호를 제공하고, S1은 저전압 신호를 제공하고, S2 및 S3은 모두 저전압 신호를 제공하며, T3과 T7은 턴온되고, T0의 게이트 - 소스 간 전압을 리셋하도록 DR에서 공급되는 고전압을 통해 N2의 전위를 초기화함으로써, T0의 복구 속도를 가속화하는 데 도움이 되므로, T0의 히스테리시스 현상을 개선하고 히스테리시스 복구 속도를 높일 수 있다. 또한, Vi2를 O1의 애노드에 기입함으로써, O1이 발광하지 않도록 하고 O1의 애노드에 잔류하는 전하를 제거한다.
데이터 기입 단계(t3)에서, E1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S4는 저전압 신호를 제공하고, S1은 고전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하며, T1은 턴온되고, T4는 턴온된다.
데이터 기입 단계(t3)의 개시시, T0는 턴온되고, D1로부터 공급되는 데이터 전압(Vdata)을 통해 C가 충전되어, T0가 오프될 때까지 N1의 전위를 상승시키고, T0가 오프될 때 N1의 전위는 Vdata+Vth이고, 여기서, Vth는 T0의 임계 전압이다.
발광 단계에서, E1은 저전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S4는 고전압 신호를 제공하고, S1은 저전압 신호를 제공하며, S2와 S3은 모두 고전압 신호를 제공하며, T5, T0 및 T6은 턴온되고, T0은 O1을 구동하여 발광시킨다.
도 70에 도시된 바와 같이, 본 개시의 도 68에 도시된 화소 회로의 적어도 하나의 실시예는 동작시에, DR로부터 공급되는 리셋 전압이 저전압인 경우, 표시 사이클은 순차적으로 설정된 초기화 단계(t1), 데이터 기입 단계(t3) 및 발광 단계(t4)를 포함할 수 있다.
초기화 단계(t1)에서, E1은 고전압 신호를 제공하고, R1은 저전압 신호를 제공하고, S4는 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, S2 및 S3은 모두 저전압 신호를 제공하고, T1 및 T2는 턴온되고, 데이터 기입 단계(t3)의 개시시에 T0가 턴온되도록 Vi1을 N1에 기입한다. T3과 T7은 턴온되고, DR에서 공급되는 리셋 전압은 N2에 기입되고, Vi2는 O1의 애노드에 기입되어 T0의 게이트 - 소스 간 전압을 리셋하며, T0의 복구 속도를 가속화하는 데 도움이 되므로, T0의 히스테리시스 현상을 개선하고 히스테리시스 복구 속도를 높일 수 있다. 또한, Vi2를 O1의 애노드에 기입함으로써, O1이 발광하지 않도록 하고 O1의 애노드에 잔류하는 전하를 제거한다.
데이터 기입 단계(t3)에서, E1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S4는 저전압 신호를 제공하고, S1은 고전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하고, T1은 턴온되고, T4는 턴온된다.
데이터 기입 단계(t3)의 개시시, T0은 턴온되고, D1로부터 공급되는 데이터 전압(Vdata)을 통해 C가 충전되어, T0가 오프될 때까지 N1의 전위를 상승시키고, T0가 오프될 때 N1의 전위는 Vdata+Vth이고, 여기서, Vth는 T0의 임계 전압이다.
발광 단계에서, E1은 저전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S4는 고전압 신호를 제공하고, S1은 저전압 신호를 제공하고, S2와 S3은 모두 고전압 신호를 제공하며, T5, T0 및 T6은 턴온되고, T0은 O1을 구동하여 발광시킨다.
도 71에 도시된 바와 같이, 본 개시의 도 68에 도시된 화소 회로의 적어도 하나의 실시예는 동작시에, R1로부터 공급되는 초기화 제어 신호가 N-14레벨의 제4 주사 신호이고, S4로부터 공급되는 제4 주사 신호가 N레벨의 제4 주사 신호인 경우, 표시 사이클은 순차적으로 설정된 초기화 단계(t1), 리셋 단계(t2), 데이터 기입 단계(t3) 및 발광 단계(t4)를 포함할 수 있다. 초기화 단계(t1)에서, E1은 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, R1은 저전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하고, S4는 고전압 신호를 제공하고, T1 및 T2는 턴온되고, 데이터 기입 단계(t3)의 개시시에 T0가 턴온되도록 Vi1을 N1에 기입한다.
리셋 단계(t2)에서, E1은 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S2 및 S3은 모두 저전압 신호를 제공하고, S4는 고전압 신호를 제공하며, T3과 T7은 턴온되고, T0의 게이트 - 소스 간 전압을 리셋하도록 DR에서 공급되는 고전압을 통해 N2의 전위를 초기화함으로써, T0의 복구 속도를 가속화하는 데 도움이 되므로, T0의 히스테리시스 현상을 개선하고 히스테리시스 복구 속도를 높일 수 있다. 또한, Vi2를 O1의 애노드에 기입함으로써, O1이 발광하지 않도록 하고 O1의 애노드에 잔류하는 전하를 제거한다. 또한, T1은 턴온되고, T2는 오프되고, T5와 T6은 오프된다.
데이터 기입 단계(t3)에서, E1은 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하고, S4는 저전압 신호를 제공하며, T1과 T4는 턴온되어 Vdata를 N2에 기입하고, N1과 N3 사이가 연통되고, D1의 데이터 전압(Vdata)을 통해 C가 충전되어, T0가 오프될 때까지 N1의 전위를 상승시키고, T0가 오프될 때 T0의 게이트의 전위는 Vdata + Vth이다.
발광 단계(t4)에서, E1은 저전압 신호를 제공하고, S1은 저전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하고, S4는 고전압 신호를 제공하며, T5, T6 및 T0은 턴온되고, T0은 O1을 구동하여 발광시킨다.
도 68에 도시된 화소 회로의 적어도 하나의 실시예에서, DR로부터 공급되는 리셋 전압은 VDD일 수 있거나, DR은 E1과 동일한 신호단일 수 있거나, 또는 D4로부터 공급되는 리셋 전압은 제3 초기화 전압일 수 있지만, 이에 한정되지 않는다.
도 72에 도시된 바와 같이, 도 67에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 상기 발광 소자는 유기 발광 다이오드(O1)이고, 상기 보상 제어 회로(12)는 제1 트랜지스터(T1)를 포함하며, 상기 구동 회로(11)는 구동 트랜지스터(T0)를 포함한다.
상기 제1 트랜지스터(T1)의 게이트는 상기 제1 주사선(S1)에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 드레인은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 소스는 상기 구동 트랜지스터(T1)의 드레인에 전기적으로 연결된다.
상기 제1 초기화 회로(13)는 제2 트랜지스터(T2)를 포함한다.
상기 제2 트랜지스터(T2)의 게이트는 상기 초기화 제어선(R1)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 드레인은 상기 제1 초기 전압단에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 소스는 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결되고, 상기 제1 초기 전압단은 제1 초기 전압(Vi1)을 공급하기 위한 것이다.
상기 데이터 기입 회로(43)는 제4 트랜지스터(T4)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제4 주사선(S4)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 드레인은 상기 데이터 선(D1)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 소스는 구동 트랜지스터(T0)의 소스에 전기적으로 연결된다.
상기 발광 제어 회로는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
상기 제5 트랜지스터(T5)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 고전압단에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 소스는 상기 구동 트랜지스터(T0)의 소스에 전기적으로 연결되고, 상기 고전압단은 고전압 신호(VDD)를 공급하기 위한 것이다.
상기 제6 트랜지스터(T6)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 드레인은 상기 구동 트랜지스터(T0)의 드레인에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 소스는 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, O1의 캐소드는 저전압 신호(VSS)를 공급하기 위한 저전압단에 전기적으로 연결된다.
상기 제2 초기화 회로(42)는 제7 트랜지스터(T7)를 포함한다.
상기 제7 트랜지스터(T7)의 게이트는 상기 제3 주사선(S3)에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 드레인은 상기 제2 초기 전압단에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 소스는 상기 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, 상기 제2 초기 전압단은 제2 초기 전압(Vi2)을 공급하기 위한 것이다.
상기 에너지 저장 회로(41)는 저장 커패시터(C)를 포함하고, 상기 저장 커패시터(C)의 제1 단은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 저장 커패시터(C)의 제2 단은 상기 고전압단에 연결된다.
도 72에 도시된 화소 회로의 적어도 하나의 실시예에서, T1은 산화물 박막 트랜지스터이고, T2, T4, T5, T6, T7은 저온 폴리실리콘 박막 트랜지스터이고, T1은 N형의 트랜지스터이며, T2, T4, T5, T6, T7은 P형의 트랜지스터이다.
도 72에 도시된 화소 회로의 적어도 하나의 실시예에서, N1은 T0의 게이트에 전기적으로 연결되는 제1 노드이고, N2는 T0의 소스에 전기적으로 연결되는 제2 노드이고, N3은 T0의 드레인에 전기적으로 연결되는 제3 노드이다.
도 72에 도시된 화소 회로의 적어도 하나의 실시예에서, 제3 주사 신호와 제4 주사 신호는 동일한 주사 신호이지만, 이에 한정되지 않는다.
도 73에 도시된 바와 같이, 본 개시의 도 72에 도시된 화소 회로의 적어도 하나의 실시예는 동작시, 표시 사이클은 순차적으로 설정된 초기화 단계(t1), 데이터 기입 단계(t3) 및 발광 단계(t4)를 포함할 수 있다.
초기화 단계(t1)에서, E1은 고전압 신호를 제공하고, R1은 저전압 신호를 제공하고, S3 및 S4는 모두 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, T1 및 T2는 턴온되고, 데이터 기입 단계(t3)의 개시시에 T0가 턴온되도록 Vi1을 N1에 기입한다.
데이터 기입 단계(t3)에서, E1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S3 및 S4는 모두 저전압 신호를 제공하고, S1은 고전압 신호를 제공하고, T7은 턴온되어 Vi2를 O1의 애노드에 기입하고, T1과 T4는 턴온되어 D1의 데이터 전압(Vdata)을 N2에 기입하며, N1과 N3 사이가 연통된다.
데이터 기입 단계(t3)의 개시시, T0은 턴온되고 Vdata를 통해 C가 충전되어, T0의 게이트 전위가 Vdata + Vth가 되고 T0가 오프될 때까지 T0의 게이트 전위를 상승시키고, 여기서, Vth는 T0의 임계 전압이다.
발광 단계(t4)에서, E1은 저전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S3 및 S4는 모두 고전압 신호를 제공하고, S1은 저전압 신호를 제공하고, T5, T6 및 T0은 턴온되며, T0은 O1을 구동하여 발광시킨다.
도 74에 도시된 바와 같이, 본 개시의 도 72에 도시된 화소 회로의 적어도 하나의 실시예는 동작시에, R1로부터 공급되는 초기화 제어 신호가 N-14레벨의 제4 주사 신호이고, S4로부터 공급되는 제4 주사 신호가 N레벨의 제4 주사 신호인 경우, 표시 사이클은 순차적으로 설정된 초기화 단계(t1), 데이터 기입 단계(t3) 및 발광 단계(t4)를 포함할 수 있다.
초기화 단계(t1)에서, E1은 고전압 신호를 제공하고, R1은 저전압 신호를 제공하고, S3 및 S4는 모두 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, T1 및 T2는 턴온되어, 데이터 기입 단계(t3)의 개시시에 T0가 턴온되도록 Vi1을 N1에 기입한다.
데이터 기입 단계(t3)에서, E1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S3 및 S4는 모두 저전압 신호를 제공하고, S1은 고전압 신호를 제공하고, T7은 턴온되어 Vi2를 O1의 애노드에 기입하고, T1과 T4는 턴온되어 D1의 데이터 전압(Vdata)을 N2에 기입하며, N1과 N3 사이가 연통된다.
데이터 기입 단계(t3)의 개시시, T0은 턴온되고 Vdata를 통해 C가 충전되어, T0의 게이트 전위가 Vdata + Vth가 되고 T0가 오프될 때까지 T0의 게이트 전위를 상승시키고, 여기서, Vth는 T0의 임계 전압이다.
발광 단계(t4)에서, E1은 저전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S3 및 S4는 모두 고전압 신호를 제공하고, S1은 저전압 신호를 제공하고, T5, T6 및 T0은 턴온되며, T0은 O1을 구동하여 발광시킨다.
도 74에 도시된 바와 같이, 초기화 단계(t1)와 데이터 기입 단계(t3) 사이의 시간 간격은 비교적 길기 때문에, N1의 전위를 미리 리셋할 수 있고, T0의 히스테리시스 현상의 개선에 유리하다.
도 75에 도시된 바와 같이, 도 66에 도시된 화소 회로의 적어도 하나의 실시예에 더하여, 상기 발광 소자는 유기 발광 다이오드(O1)이고, 상기 보상 제어 회로(12)는 제1 트랜지스터(T1)를 포함하며, 상기 구동 회로(11)는 구동 트랜지스터(T0)를 포함한다.
상기 제1 트랜지스터(T1)의 게이트는 상기 제1 주사선(S1)에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 드레인은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 제1 트랜지스터(T1)의 소스는 상기 구동 트랜지스터(T1)의 드레인에 전기적으로 연결된다.
상기 제1 초기화 회로(13)는 제2 트랜지스터(T2)를 포함한다.
상기 제2 트랜지스터(T2)의 게이트는 상기 초기화 제어선(R1)에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 드레인은 상기 제1 초기 전압단에 전기적으로 연결되고, 상기 제2 트랜지스터(T2)의 소스는 상기 구동 트랜지스터(T0)의 제1 전극에 전기적으로 연결되고, 상기 제1 초기 전압단은 제1 초기 전압(Vi1)을 공급하기 위한 것이다.
상기 리셋 회로(20)는 제3 트랜지스터(T3)를 포함한다.
상기 제3 트랜지스터(T3)의 게이트는 상기 제2 주사선(S2)에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 드레인은 상기 리셋 전압단(DR)에 전기적으로 연결되고, 상기 제3 트랜지스터(T3)의 소스는 상기 구동 트랜지스터(T0)의 제2 전극에 전기적으로 연결된다.
상기 데이터 기입 회로(43)는 제4 트랜지스터(T4)를 포함한다.
상기 제4 트랜지스터(T4)의 게이트는 상기 제4 주사선(S4)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 드레인은 상기 데이터 선(D1)에 전기적으로 연결되고, 상기 제4 트랜지스터(T4)의 소스는 구동 트랜지스터(T0)의 제2 전극에 전기적으로 연결된다.
상기 발광 제어 회로(44)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
상기 제5 트랜지스터(T5)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 고전압단에 전기적으로 연결되고, 상기 제5 트랜지스터(T5)의 소스는 상기 구동 트랜지스터(T0)의 제2 전극에 전기적으로 연결되고, 상기 고전압단은 고전압 신호(VDD)를 공급하기 위한 것이다.
상기 제6 트랜지스터(T6)의 게이트는 상기 발광 제어선(E1)에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 드레인은 상기 구동 트랜지스터(T0)의 제1 전극에 전기적으로 연결되고, 상기 제6 트랜지스터(T6)의 소스는 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, O1의 캐소드는 저전압 신호(VSS)를 공급하기 위한 저전압단에 전기적으로 연결된다.
상기 제2 초기화 회로(42)는 제7 트랜지스터(T7)를 포함한다.
상기 제7 트랜지스터(T7)의 게이트는 상기 제3 주사선(S3)에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 드레인은 상기 제2 초기 전압단에 전기적으로 연결되고, 상기 제7 트랜지스터(T7)의 소스는 상기 유기 발광 다이오드(O1)의 애노드에 전기적으로 연결되고, 상기 제2 초기 전압단은 제2 초기 전압(Vi2)을 공급하기 위한 것이다.
상기 에너지 저장 회로(41)는 저장 커패시터(C)를 포함하고, 상기 저장 커패시터(C)의 제1 단은 상기 구동 트랜지스터(T0)의 게이트에 전기적으로 연결되고, 상기 저장 커패시터(C)의 제2 단은 상기 고전압단에 연결된다.
도 75에 도시된 화소 회로의 적어도 하나의 실시예에서, T1은 산화물 박막 트랜지스터이고, T2, T3, T4, T5, T6, T7은 저온 폴리실리콘 박막 트랜지스터이고, T1은 N형의 트랜지스터이고, T2, T3, T4, T5, T6, T7은 P형의 트랜지스터이다.
도 75에 도시된 화소 회로의 적어도 하나의 실시예에서, N1은 T0의 게이트에 전기적으로 연결되는 제1 노드이고, N2는 T0의 제2 전극에 전기적으로 연결되는 제2 노드에서 예이고, N3은 T0의 제1 전극에 전기적으로 연결되는 제3 노드이다.
도 75에 도시된 화소 회로의 적어도 하나의 실시예에서, T0의 제1 전극은 드레인이고, T0의 제1 전극은 소스일 수 있거나, 또는 T0의 제1 전극은 소스이고, T0의 제2 전극은 드레인일 수 있다.
본 개시의 도 75에 도시된 화소 회로의 적어도 하나의 실시예에서, R1로부터 공급되는 초기화 제어 신호는 N-14레벨의 제4 주사 신호일 수 있고, S4로부터 공급되는 제4 주사 신호는 N레벨의 제4 주사 신호일 수 있으나, 이에 한정되는 것은 아니다.
도 76에 도시된 바와 같이, 본 개시의 도 75에 도시된 화소 회로의 적어도 하나의 실시예는 동작시, 표시 사이클은 순차적으로 설정된 초기화 단계(t1), 리셋 단계(t2), 데이터 기입 단계(t3) 및 발광 단계(t4)를 포함할 수 있다.
초기화 단계(t1)에서, E1은 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, R1은 저전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하고, S4는 고전압 신호를 제공하고, T1 및 T2는 턴온되고, 데이터 기입 단계(t3)의 개시시에 T0가 턴온되도록 Vi1을 N1에 기입한다.
리셋 단계(t2)에서, E1은 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S2 및 S3은 모두 저전압 신호를 제공하고, S4는 고전압 신호를 제공하고, T3과 T7은 턴온되고, T0의 게이트 - 소스 간 전압을 리셋하도록 DR에서 공급되는 고전압을 통해 N2의 전위를 초기화함으로써, T0의 복구 속도를 가속화하는 데 도움이 되므로, T0의 히스테리시스 현상을 개선하고 히스테리시스 복구 속도를 높일 수 있다. 또한, Vi2를 O1의 애노드에 기입함으로써, O1이 발광하지 않도록 하고 O1의 애노드에 잔류하는 전하를 제거한다. 또한, T1이 턴온되고, T2가 오프되고, T5와 T6이 오프된다.
데이터 기입 단계(t3)에서, E1은 고전압 신호를 제공하고, S1은 고전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하고, S4는 저전압 신호를 제공하고, T1과 T4는 턴온되어 Vdata를 N2에 기입하고, N1과 N3 사이가 연통되고, D1의 데이터 전압(Vdata)을 통해 C가 충전되어, T0가 오프될 때까지 N1의 전위를 상승시키고, T0가 오프될 때 T0의 게이트의 전위는 Vdata + Vth이다.
발광 단계(t4)에서, E1은 저전압 신호를 제공하고, S1은 저전압 신호를 제공하고, R1은 고전압 신호를 제공하고, S2 및 S3은 모두 고전압 신호를 제공하고, S4는 고전압 신호를 제공하며, T5, T6 및 T0은 턴온되고, T0는 O1을 구동하여 발광시킨다.
본 개시의 적어도 하나의 실시예에 따른 구동 방법은 상술한 화소 회로에 적용되며, 표시 사이클은 초기화 단계 및 리셋 단계를 포함한다. 상기 구동 방법은 다음을 포함한다.
상기 초기화 단계에서, 제1 초기화 회로는 초기화 제어 신호의 제어 하에, 구동 회로의 제1 단에 제1 초기 전압을 기입한다.
상기 리셋 단계에서, 리셋 회로는 제2 주사 신호의 제어 하에, 리셋 전압을 상기 구동 회로의 제2 단 또는 상기 구동 회로의 제1 단에 기입한다.
본 개시의 구동 방법의 적어도 하나의 실시예에서, 리셋 회로는 제2 주사 신호의 제어 하에, 데이터 전압이 구동 회로의 제2 단에 기입되기 전에, 비발광 기간에, 리셋 전압을 구동 회로의 제2 단 또는 구동 회로의 제1 단에 기입하여, 구동 회로 내의 구동 트랜지스터에 바이어스 전압을 공급(이 경우, 구동 트랜지스터의 게이트 전위도 Vi1로 초기화됨) 함으로써, 구동 트랜지스터가 리셋 상태를 유지하도록 하여 구동 트랜지스터의 히스테리시스가 개선되고, 표시 화면의 제1 프레임의 응답 시간(FFR)이 단축된다.
본 개시의 적어도 하나의 실시예에서, 리셋 단계에서, 상기 리셋 회로가 제2 주사 신호의 제어 하에 리셋 전압을 구동 회로의 제2 단에 기입할 때,
상기 리셋 전압은 고전위 정전압이고, 상기 제1 초기 전압은 저전위 정전압이며, 상기 초기화 단계와 상기 리셋 단계는 서로 다른 기간이거나, 또는
상기 리셋 전압과 상기 제1 초기 전압은 저전위 정전압이고, 상기 초기화 단계와 상기 리셋 단계는 동일한 기간이거나 서로 다른 기간이다.
선택적으로, 리셋 단계에서, 상기 리셋 회로가 제2 주사 신호의 제어 하에, 리셋 전압을 구동 회로의 제1 단에 기입하는 경우, 상기 리셋 단계와 상기 초기화 단계는 서로 다른 기간으로써, 초기화 단계에서 제1 초기화 전압을 구동 회로의 제1 단에 기입하고, 리셋 단계에서 리셋 전압을 구동 회로의 제1 단에 기입한다.
구체적인 실시예에서, 상기 화소 회로는 보상 제어 회로를 더 포함할 수 있으며, 상기 구동 방법은 다음을 포함한다.
상기 초기화 단계에서, 상기 보상 제어 회로는 제1 주사 신호의 제어 하에, 구동 회로의 제어단과 상기 구동 회로의 제1 단 사이의 연통을 제어하여, 제1 초기 전압을 상기 구동 회로의 제어단에 기입한다.
본 개시의 실시예에 따른 구동 방법에서, 보상 제어 회로는 제1 주사 신호의 제어 하에, 구동 회로의 제어단과 상기 구동 회로의 제1 단 사이의 연통을 제어하고, 상기 구동 회로의 제어단은 보상 제어 회로에만 직접 전기적으로 연결되고, 제1 초기화 회로는 초기화 제어 신호의 제어 하에, 제1 초기화 전압을 구동 회로의 제1 단에 기입하고, 제1 초기화 회로는 상기 구동 회로의 제1 단에 직접 전기적으로 연결됨으로써, 보상 제어 회로 및 제1 초기화 회로를 통해 구동 회로의 제어단의 전위를 초기화하고, 상기 구동 회로의 제어단에 대한 누설 경로를 줄이고, 또한 화소 회로의 설계 복잡성이 크게 증가하지 않는 조건 하에서 제1 노드의 전압의 안정성을 확보할 수 있고, 표시 품질의 향상, 표시 균일성의 향상 및 플리커(flicker) 감소에 유리하다.
구체적인 실시예에서, 상기 화소 회로는 데이터 기입 회로와 에너지 저장 회로를 더 포함하고, 표시 사이클은 상기 초기화 단계 이후에 설정된 데이터 기입 단계를 더 포함하고, 상기 구동 방법은 다음을 포함한다.
상기 데이터 기입 단계에서, 데이터 기입 회로는 제4 주사 신호의 제어 하에, 데이터 선으로부터 공급되는 데이터 전압(Vdata)을 상기 구동 회로의 제2 단에 기입하고, 보상 제어 회로는 제1 주사 신호의 제어 하에, 구동 회로의 제어단과 상기 구동 회로의 제1 단 사이의 연통을 제어한다.
상기 데이터 기입 단계의 개시시, 상기 구동 회로는 그 제어단의 제어 하에, 상기 구동 회로의 제1 단과 상기 구동 회로의 제2 단 사이의 연결을 도통하여, 데이터 전압(Vdata)을 통해 에너지 저장 회로를 충전하고, 상기 구동 회로의 제어단의 전위가 Vdata + Vth로 될 때까지 상기 구동 회로의 제어단의 전위를 변경하고, 여기서, Vth는 상기 구동 회로에 포함되는 구동 트랜지스터의 임계 전압이다.
구체적인 실시예에서, 상기 데이터 기입 단계는 상기 리셋 단계 이후에 설정될 수 있다.
선택적으로, 구동 트랜지스터의 게이트 전위를 사전에 초기화함으로써 구동 트랜지스터의 히스테리시스 현상을 개선하고 화소 회로의 고저주파 플리커(Flicker)를 감소시키기 위해, 상기 초기화 단계와 상기 데이터 기입 단계 사이의 시간 간격은 소정의 시간 간격보다 크다.
본 개시의 적어도 하나의 실시예에서, 상기 화소 회로는 발광 제어 회로를 더 포함하고, 상기 표시 사이클은 상기 데이터 기입 단계 이후에 설정된 발광 단계를 더 포함하고, 상기 구동 방법은 다음을 포함한다.
발광 단계에서, 발광 제어 회로는 발광 제어 신호의 제어 하에, 제1 전압단과 상기 구동 회로의 제2 단 사이의 연통을 제어하고, 상기 구동 회로의 제1 단과 발광 소자의 제1 전극 사이의 연통을 제어하고, 구동 회로는 발광 소자를 구동하여 발광시킨다.
본 개시의 적어도 하나의 실시예에 기재된 표시 장치는 상술한 화소 회로를 포함한다.
선택적으로, 상기 화소 회로는 리셋 회로와 제2 초기화 회로를 포함하고, 상기 표시 장치는 제2 주사 신호 생성 모듈 및 제3 주사 신호 생성 모듈을 더 포함한다.
상기 리셋 회로는 제2 주사선에 전기적으로 연결되고, 상기 제2 초기화 회로는 제3 주사선에 전기적으로 연결된다.
상기 제2 주사 신호 생성 모듈은 제2 주사 신호를 상기 제2 주사선에 공급하기 위해 상기 제2 주사선에 전기적으로 연결된다.
상기 제3 주사 신호 생성 모듈은 제3 주사 신호를 상기 제3 주사선에 공급하기 위해 상기 제3 주사선에 전기적으로 연결된다.
선택적으로, 상기 제2 주사 신호는 상기 제3 주사 신호와 동일한 제어 신호이다.
상기 제2 주사 신호 생성 모듈은 상기 제3 주사 신호 생성 모듈과 동일한 모듈이다.
도 77에 도시된 바와 같이, 본 개시의 적어도 하나의 실시예에 따른 표시 장치는 표시 패널을 포함하고, 상기 표시 패널은 화소 모듈(P0)을 포함하고, 상기 화소 모듈(P0)은 복수행 및 복수열의 상술한 화소 회로를 포함하고, 상기 화소 모듈(P0)은 표시 패널의 유효 표시 영역 내에 포함된다.
상기 표시 패널은 발광 제어 신호 생성 모듈(70), 제1 주사 신호 생성 모듈(71), 제4-1 주사 신호 생성 모듈(721), 제4-2 주사 신호 생성 모듈(722), 제2 주사 신호 생성 모듈(73) 및 제3 주사 신호 생성 모듈(74)을 포함한다.
상기 발광 제어 신호 생성 모듈(70)은 발광 제어 신호를 공급하기 위해 사용되고, 제1 주사 신호 생성 모듈(71)은 제1 주사 신호를 공급하기 위해 사용되고, 제4-1 주사 신호 생성 모듈(721) 및 제4-2 주사 신호 생성 모듈(722)은 제4 주사 신호를 공급하기 위해 사용되고, 상기 제2 주사 신호 생성 모듈(73)은 제2 주사 신호를 공급하기 위해 사용되며, 상기 제3 주사 신호 생성 모듈(74)은 제3 주사 신호를 공급하기 위해 사용된다.
발광 제어 신호 생성 모듈(70), 제1 주사 신호 생성 모듈(71) 및 제4-1 주사 신호 생성 모듈(721)은 상기 표시 패널의 좌측에 배치된다.
제4-2 주사 신호 생성 모듈(722), 제2 주사 신호 생성 모듈(73) 및 제3 주사 신호 생성 모듈(74)은 상기 표시 패널의 우측에 배치된다.
도 78에 도시된 바와 같이, 본 개시의 적어도 하나의 실시예에 따른 표시 장치는 표시 패널을 포함하고, 상기 표시 패널은 화소 모듈(P0)을 포함하고, 상기 화소 모듈(P0)은 복수행 및 복수열의 상술한 화소 회로를 포함하고, 상기 화소 모듈(P0)은 표시 패널의 유효 표시 영역 내에 포함된다.
상기 표시 패널은 발광 제어 신호 생성 모듈(70), 제1-1 주사 신호 생성 모듈(711), 제1-2 주사 신호 생성 모듈(712), 제4-1 주사 신호 생성 모듈(721), 제4-2 주사 신호 생성 모듈(722) 및 제3 주사 신호 생성 모듈(74)을 포함한다.
상기 발광 제어 신호 생성 모듈(70)은 발광 제어 신호를 공급하기 위해 사용되고, 제1 주사 신호 생성 모듈(71)은 제1 주사 신호를 공급하기 위해 사용되고, 제4-1 주사 신호 생성 모듈(721) 및 제4-2 주사 신호 생성 모듈(722)은 제4 주사 신호를 공급하기 위해 사용되고, 상기 제3 주사 신호 생성 모듈(74)은 제2 주사 신호 및 제3 주사 신호를 공급하기 위해 사용된다.
발광 제어 신호 생성 모듈(70), 제1-1 주사 신호 생성 모듈(711) 및 제4-1 주사 신호 생성 모듈(721)은 상기 표시 패널의 좌측에 배치된다.
제4-2 주사 신호 생성 모듈(722), 제1-2 주사 신호 생성 모듈(712) 및 제3 주사 신호 생성 모듈(74)은 상기 표시 패널의 우측에 배치된다.
도 77 및 도 78에 있어서, Vi1이라고 표시된 것이 제1 초기화 전압이고, Vi2이라고 표시된 것이 제2 초기 전압이고, VDD이라고 표시된 것이 고전압 신호이고, D1이라고 표시된 것이 데이터 선이고, DR이라고 표시된 것이 리셋 전압단이다.
본 개시의 실시예에서, 도 6, 도 7, 도 12, 도 14 등을 참조하면, 제8 트랜지스터(T8)의 폭 대 길이의 비(W/L)는 제7 트랜지스터(T7)의 폭 대 길이의 비(W/L)와 거의 같을 수 있으며, 다른 예를 들면, 제8 트랜지스터(T8)의 폭 대 길이의 비(W/L)는 제7 트랜지스터(T7)의 폭 대 길이의 비(W/L)보다 클 수 있고, 즉, T8의 폭 대 길이의 비(W/L)가 조금 더 클 수 있으며, 이는 N2 노드를 신속하게 리셋할 수 있다.
본 개시의 실시예에서, 도 6, 도 7, 도 12, 도 14 등을 참조하면, 제8 트랜지스터(T8)의 채널 폭(W)은 1.5 내지 3.5이며, 예를 들어 1.6, 1. 8, 1.9, 2.0, 2.2, 2.5, 3.0 등일 수 있으며, 채널 길이(L)는 2.0 내지 4.5이며, 예를 들어 2.5, 2. 7, 3.0, 3.2, 3.5, 4.0 등일 수 있으며, 제7 트랜지스터(T7)의 채널 폭(W)은 1.5 내지 3.5이며, 예를 들어 1.6, 1.8, 1.9, 2.0, 2.2, 2.5, 3.0 등일 수 있으며, 채널 길이(L)는 2.0 내지 4.5이며, 예를 들어 2.5, 2.7, 3.0, 3.2, 3.5, 4.0 등일 수 있다.
또한, 도 38a, 도 50 등을 참조하면, 상술한 트랜지스터의 설계는 도 38a와 같은 실시예의 제7 트랜지스터(T7) 및 제1 트랜지스터(T1), 도 50과 같은 실시예의 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)에도 적용 가능하다.
본 개시의 실시예에서, 도 6, 도 7, 도 12, 도 14등을 참조하면, 제8 트랜지스터(T8)의 폭 대 길이의 비(W/L)는 제1 트랜지스터(T1)의 폭 대 길이의 비(W/L)와 거의 같을 수 있으며, 다른 예를 들면, 제8 트랜지스터(T8)의 폭 대 길이의 비(W/L)는 제1 트랜지스터(T7)의 폭 대 길이의 비(W/L)보다 작을 수 있고, 이는 N1 노드와 N2 노드의 리셋 능력의 밸런스를 취할 수 있다.
본 개시의 실시예에서, 도 6, 도 7, 도 12, 도 14 등을 참조하면, 제8 트랜지스터(T8)의 폭 대 길이의 비(W/L)는 제1 트랜지스터(T1)의 폭 대 길이의 비(W/L)보다 클 수 있으며, 이는 N2 노드의 리셋 능력을 향상시킬 수 있다.
본 개시의 실시예에서, 도 6, 도 7, 도 12, 도 14 등을 참조하면, 제8 트랜지스터(T8)의 채널 폭(W)은 1.5 내지 3.5이며, 예를 들어 1.6, 1. 8, 1.9, 2.0, 2.2, 2.5, 3.0 등일 수 있으며, 채널 길이(L)는 2.0 내지 4.5이며, 예를 들어 2.5, 2. 7, 3.0, 3.2, 3.5, 4.0 등일 수 있으며, 제1 트랜지스터(T1)의 채널 폭(W)은 1.5 내지 3.5이며, 예를 들어 1.6, 1.8, 1.9, 2.0, 2.2, 2.5, 3.0 등일 수 있으며, 채널 길이(L)는 2.0 내지 4.5이며, 예를 들어 2.5, 2.7, 3.0, 3.2, 3.5, 4.0 등일 수 있다.
도 50 등을 참조하면, 상기 트랜지스터의 설계는 도 50 등의 실시예에 있어서의 제4 트랜지스터(T4) 및 제3 트랜지스터(T3)에도 마찬가지로 적용된다.
본 개시의 실시예에 의해 제공되는 표시 장치는 휴대폰, 태블릿, 텔레비전, 디스플레이, 노트북, 디지털 포토프레임, 네비게이터 등과 같은 표시 기능을 갖는 임의의 제품 또는 부품일 수 있다.
도 1 내지 도 78에 도시된 모든 실시예에서, 기능 모듈/전기 장치의 명칭 및 부호는 이 기능 모듈/전기 장치의 특정 기능을 제한하지 않는다는 점에 유의해야 한다. 예를 들어, 도 3-26의 구동 회로(1), 도 27-45의 구동 서브 회로, 도 46-60의 구동 회로(11) 및 도 61-48의 구동 회로(11)는 모두 동일한 기능을 갖는다. 다른 예를 들어, 도 3-26의 제2 리셋 회로(3), 도 27-45의 제2 리셋 서브 회로, 도 46-60의 리셋 회로(20) 및 도 61-48의 리셋 회로(20)는 모두 동일한 기능을 갖는다. 다른 예를 들어, 도 3-26의 제3 리셋 회로(4), 도 27-45의 제1 리셋 서브 회로, 도 46-60의 제2 초기화 회로(32) 및 도 60-78의 제2 초기화 회로(42)는 모두 동일한 기능을 갖는다. 다른 예를 들면, 도 3-26의 임계값 보상 회로(8), 도 27-45의 제2 트랜지스터(T2), 도 46-60의 보상 제어 회로(13) 및 보상 제어 회로(12)는 모두 동일한 기능을 갖는다. 다른 예를 들면, 도 3-26의 데이터 기입 회로(7), 도 27-45의 기입 서브 회로, 도 46-60의 데이터 기입 회로(41) 및 도 60-78의 데이터 기입 회로(43)는 모두 동일한 기능을 갖는다. 다른 예를 들면, 도 3-26의 제어 회로(5), 도 27-45의 제1 발광 제어 서브 회로 및 제2 발광 제어 서브 회로, 도 46-60의 발광 제어 회로(31) 및 도 61-78의 발광 제어 회로(44)는 모두 동일한 기능을 가지고 있다. 다른 예를 들어, 도 3-26의 결합 회로(6), 도 27-45의 제1 커패시터(C1), 도 46-60의 에너지 저장 회로(42) 및 도 61-78의 에너지 저장 회로(41)는 모두 동일한 기능을 갖는다. 다른 예를 들면, 도 3-26의 구동 트랜지스터(T3), 도 27-45의 구동 트랜지스터(T3), 도 46-60의 구동 트랜지스터(T0) 및 도 61-78의 구동 트랜지스터(T0)는 모두 동일한 기능을 갖는다. 전술한 동일한 기능을 갖는 기능 모듈/전기 장치는 서로 치환되어 새로운 실시예를 구성할 수 있으며, 여기서 기능 모듈/전기 장치의 대체는 기능 모듈/전기 장치 자체의 구조의 치환, 기능 모듈/전기 장치가 연결된 신호단의 전압 상태의 치환을 포함할 수 있다.
본 개시의 다른 실시예는 명세서 및 실행을 고려하여 당업자에게 용이하게 명백해질 것이다. 본 출원은 본 개시의 임의의 변형, 용도 또는 적응성 변화를 포괄하는 것으로 의도되며, 이러한 변형, 용도 또는 적응성 변화는 본 개시의 일반 원칙을 따르고 본 개시에 개시되지 않은 본 기술 분야의 상식 또는 통상적인 기술 수단을 포함한다. 명세서 및 실시예는 단지 예시적인 것일 뿐, 본 개시의 진정한 범위 및 정신은 첨부된 청구범위에 의해 표시된다.
본 개시는 상술한 바와 같이 첨부된 도면에 도시된 정밀한 구조에 한정되는 것은 아니며, 그 범위를 벗어나지 않고 다양한 변형 및 변경이 가능함을 이해하여야 한다. 본 개시의 범위는 첨부된 청구범위에 의해서만 한정된다.

Claims (17)

  1. 화소 구동 회로에 있어서,
    게이트가 제1 노드에 연결되고, 제1 전극이 제2 노드에 연결되고, 제2 전극이 제3 노드에 연결되는 구동 트랜지스터;
    상기 제2 노드 및 데이터 신호단에 연결되고, 제1 게이트 구동 신호단의 신호에 응답하여 상기 데이터 신호단의 신호를 상기 제2 노드로 전송하는 데이터 기입 회로;
    상기 제1 노드, 제3 노드 및 제2 게이트 구동 신호단에 연결되고, 상기 제2 게이트 구동 신호단의 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통하는 임계값 보상 회로;
    상기 제1 노드와 상기 제1 게이트 구동 신호단 사이에 연결되는 제1 커패시터; 및
    상기 제1 노드와 상기 제2 게이트 구동 신호단 사이에 연결되는 제2 커패시터; 를 포함하고,
    여기서, 상기 데이터 기입 회로의 도통 레벨은 로우 레벨이고, 상기 임계값 보상 회로의 도통 레벨은 하이 레벨이며, 상기 제1 커패시터의 커패시턴스 값은 상기 제2 커패시터의 커패시턴스 값보다 큰
    것을 특징으로 하는 화소 구동 회로.
  2. 제1항에 있어서,
    상기 제1 커패시터의 커패시턴스 값은 C1이고, 상기 제2 커패시터의 커패시턴스 값은 C2이며, C1 / C2는 1.5 이상 4 이하인
    것을 특징으로 하는 화소 구동 회로.
  3. 제1항에 있어서,
    상기 데이터 기입 회로는 P형의 제4 트랜지스터를 포함하고,
    상기 P형의 제4 트랜지스터는, 게이트가 상기 제1 게이트 구동 신호단에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 데이터 신호단에 연결되며,
    상기 임계값 보상 회로는 N형의 제2 트랜지스터를 포함하고,
    상기 N형의 제2 트랜지스터는, 게이트가 상기 제2 게이트 구동 신호단에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되는
    것을 특징으로 하는 화소 구동 회로.
  4. 제1항에 있어서,
    상기 구동 트랜지스터는 P형의 트랜지스터이며,
    상기 화소 구동 회로는,
    제2 전원단, 제2 노드, 제3 노드, 제4 노드 및 인에이블 신호단에 연결되고, 상기 인에이블 신호단의 신호에 응답하여 상기 제2 전원단의 신호를 상기 제2 노드로 전송하고, 상기 인에이블 신호단의 신호에 응답하여 상기 제3 노드와 상기 제4 노드를 연통하는 제어 회로; 및
    상기 제1 노드와 상기 제2 전원단 사이에 연결되는 결합 회로; 를 더 포함하는
    것을 특징으로 하는 화소 구동 회로.
  5. 제1항에 있어서,
    상기 화소 구동 회로는,
    상기 제1 노드, 제1 초기 신호단 및 제1 리셋 신호단에 연결되고, 상기 제1 리셋 신호단의 신호에 응답하여 상기 제1 초기 신호단의 신호를 상기 제1 노드로 전송하는 제1 리셋 회로를 더 포함하는
    것을 특징으로 하는 화소 구동 회로.
  6. 제4항에 있어서,
    상기 제4 노드는 발광부에 연결되고,
    상기 화소 구동 회로는,
    상기 제4 노드, 제2 초기 신호단 및 제3 리셋 신호단에 연결되고, 상기 제3 리셋 신호단의 신호에 응답하여 상기 제2 초기 신호단의 신호를 상기 제4 노드로 전송하는 제3 리셋 회로를 더 포함하는
    것을 특징으로 하는 화소 구동 회로.
  7. 제5항에 있어서,
    상기 화소 구동 회로는,
    상기 제2 노드 및 제1 전원단에 연결되고, 제어 신호에 응답하여 상기 제1 전원단의 신호를 상기 제2 노드로 전송하는 제2 리셋 회로를 더 포함하는
    것을 특징으로 하는 화소 구동 회로.
  8. 제7항에 있어서,
    상기 구동 트랜지스터는 P형의 트랜지스터이며,
    상기 화소 구동 회로는,
    제2 전원단, 제2 노드, 제3 노드, 제4 노드 및 인에이블 신호단에 연결되고, 상기 인에이블 신호단의 신호에 응답하여 상기 제2 전원단의 신호를 상기 제2 노드로 전송하며, 상기 인에이블 신호단의 신호에 응답하여 상기 제3 노드와 상기 제4 노드를 연통하는 제어 회로; 및
    상기 제4 노드, 제2 초기 신호단 및 제3 리셋 신호단에 연결되고, 상기 제3 리셋 신호단의 신호에 응답하여 상기 제2 초기 신호단의 신호를 상기 제4 노드로 전송하는 제3 리셋 회로; 를 더 포함하고,
    상기 제1 리셋 회로의 도통 신호는 상기 제3 리셋 회로의 도통 신호와 극성이 반대이고, 상기 제1 리셋 신호단의 신호는 상기 제3 리셋 신호단의 신호와 극성이 반대이며,
    상기 제2 리셋 회로의 도통 레벨은 상기 제1 리셋 회로의 도통 레벨과 극성이 반대이며,
    상기 제2 리셋 회로는 상기 제3 리셋 신호단에도 연결되고, 상기 제2 리셋 회로는 상기 제3 리셋 신호단의 신호에 응답하여 상기 제1 전원단의 신호를 상기 제2 노드로 전송하는
    것을 특징으로 하는 화소 구동 회로.
  9. 제8항에 있어서,
    상기 제1 전원단은 상기 제2 전원단과 공유되는
    것을 특징으로 하는 화소 구동 회로.
  10. 제4항에 있어서,
    상기 결합 회로는,
    상기 제1 노드와 상기 제2 전원단 사이에 연결되는 제3 커패시터를 포함하고,
    상기 제3 커패시터의 커패시턴스 값은 상기 제1 커패시터의 커패시턴스 값보다 크고, 상기 제3 커패시터의 커패시턴스 값은 상기 제2 커패시터의 커패시턴스 값보다 큰
    것을 특징으로 하는 화소 구동 회로.
  11. 제4항에 있어서,
    상기 제어 회로는,
    게이트가 상기 인에이블 신호단에 연결되고, 제1 전극이 상기 제2 전원단에 연결되며, 제2 전극이 상기 제2 노드에 연결되는 제5 트랜지스터; 및
    게이트가 상기 인에이블 신호단에 연결되고, 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되는 제6 트랜지스터; 를 포함하는
    것을 특징으로 하는 화소 구동 회로.
  12. 제8항에 있어서,
    상기 제1 리셋 회로는 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 게이트가 상기 제1 리셋 신호단에 연결되고, 제1 전극이 상기 제1 초기 신호단에 연결되고, 제2 전극이 상기 제1 노드에 연결되며,
    상기 제3 리셋 회로는 제7 트랜지스터를 포함하고,
    상기 제7 트랜지스터는 게이트가 상기 제3 리셋 신호단에 연결되고, 제1 전극이 상기 제2 초기 신호단에 연결되고, 제2 전극이 상기 제4 노드에 연결되며,
    상기 제2 리셋 회로는 제8 트랜지스터를 포함하고,
    상기 제8 트랜지스터는 게이트가 상기 제3 리셋 신호단에 연결되고, 제1 전극이 상기 제1 전원단에 연결되고, 제2 전극이 상기 제2 노드에 연결되며,
    여기서, 상기 제1 트랜지스터는 N형의 트랜지스터이고, 제7 트랜지스터 및 제8 트랜지스터는 P형의 트랜지스터인
    것을 특징으로 하는 화소 구동 회로.
  13. 제1항에 있어서,
    상기 데이터 기입 회로는 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터는 게이트가 상기 제1 게이트 구동 신호단에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 데이터 신호단에 연결되며,
    상기 임계값 보상 회로는 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 게이트가 상기 제2 게이트 구동 신호단에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며,
    상기 화소 구동 회로는 제어 회로, 결합 회로, 제1 리셋 회로, 제3 리셋 회로 및 제2 리셋 회로를 더 포함하고,
    상기 제어 회로는,
    게이트가 인에이블 신호단에 연결되고, 제1 전극이 제2 전원단에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제5 트랜지스터; 및
    게이트가 상기 인에이블 신호단에 연결되고, 제1 전극이 상기 제3 노드에 연결되고, 제2 전극이 제4 노드에 연결되는 제6 트랜지스터; 를 포함하고,
    상기 결합 회로는,
    상기 제1 노드와 상기 제2 전원단 사이에 연결되는 제3 커패시터를 포함하고,
    상기 제1 리셋 회로는,
    게이트가 제1 리셋 신호단에 연결되고, 제1 전극이 제1 초기 신호단에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제1 트랜지스터를 포함하고,
    상기 제3 리셋 회로는,
    게이트가 제3 리셋 신호단에 연결되고, 제1 전극이 제2 초기 신호단에 연결되고, 제2 전극이 상기 제4 노드에 연결되는 제7 트랜지스터를 포함하고,
    상기 제2 리셋 회로는,
    게이트가 상기 제3 리셋 신호단에 연결되고, 제1 전극이 제1 전원단에 연결되고, 제2 전극이 상기 제2 노드에 연결되는 제8 트랜지스터를 포함하고,
    여기서, 상기 제1 트랜지스터 및 제2 트랜지스터는 산화물 트랜지스터이고, 상기 구동 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터는 저온 폴리실리콘 트랜지스터인
    것을 특징으로 하는 화소 구동 회로.
  14. 제13항에 기재된 화소 구동 회로를 구동하는 화소 구동 회로의 구동 방법으로서,
    리셋 단계에서, 상기 인에이블 신호단, 제1 리셋 신호단 및 제1 게이트 구동 신호단에 하이 레벨의 신호를 입력하고, 상기 제2 게이트 구동 신호단 및 제3 리셋 신호단에 로우 레벨의 신호를 입력하는 것;
    임계값 보상 단계에서, 상기 인에이블 신호단, 제2 게이트 구동 신호단 및 제3 리셋 신호단에 하이 레벨의 신호를 입력하고, 상기 제1 리셋 신호단 및 제1 게이트 구동 신호단에 로우 레벨의 신호를 입력하는 것; 및
    발광 단계에서, 상기 제3 리셋 신호단 및 제1 게이트 구동 신호단에 하이 레벨의 신호를 입력하고, 상기 인에이블 신호단, 제2 게이트 구동 신호단 및 제1 리셋 신호단에 로우 레벨의 신호를 입력 하는 것; 을 포함하는
    것을 특징으로 하는 화소 구동 회로의 구동 방법.
  15. 표시 패널에 있어서,
    제1항 내지 제13항 중 어느 한 항에 기재된 화소 구동 회로를 포함하는
    것을 특징으로 하는 표시 패널.
  16. 표시 패널에 있어서,
    상기 표시 패널은 화소 구동 회로를 포함하고, 상기 화소 구동 회로는,
    구동 트랜지스터;
    게이트가 제2 게이트선 및 제3 게이트선에 연결되고, 제1 전극이 상기 구동 트랜지스터의 게이트에 연결되고, 제2 전극이 상기 구동 트랜지스터의 제2 전극에 연결되는 N형의 제2 트랜지스터;
    게이트가 제1 게이트선에 연결되고, 제1 전극이 데이터 선에 연결되고, 제2 전극이 상기 구동 트랜지스터의 제1 전극에 연결되는 P형의 제4 트랜지스터;
    제1 전극이 상기 제1 게이트선에 연결되고, 제2 전극이 상기 구동 트랜지스터의 게이트에 연결되는 제1 커패시터; 및
    제1 전극이 상기 제2 게이트선 및 상기 제3 게이트선에 연결되고, 제2 전극이 상기 구동 트랜지스터의 게이트에 연결되는 제2 커패시터; 를 포함하고,
    여기서, 상기 제1 게이트선의 신호는 상기 제2 게이트선의 신호와 극성이 반대이고, 상기 제1 커패시터의 커패시턴스 값은 상기 제2 커패시터의 커패시턴스 값보다 크며,
    상기 표시 패널은,
    베이스 기판;
    상기 베이스 기판의 일측에 위치하고, 제1 도전부 및 상기 제1 게이트선을 포함하며, 상기 제1 도전부는 상기 구동 트랜지스터의 게이트를 형성하기 위해 사용되며, 상기 베이스 기판 상의 상기 제1 게이트선의 정투영은 제1 방향을 따라 연장되는 제1 도전층;
    상기 제1 도전층의 상기 베이스 기판으로부터 떨어진 측에 위치하고, 상기 제2 게이트선을 포함하고, 상기 베이스 기판 상의 상기 제2 게이트선의 정투영은 상기 제1 방향을 따라 연장되는 제2 도전층;
    상기 제2 도전층의 상기 베이스 기판으로부터 떨어진 측에 위치하고, 제1 활성부, 제2 활성부 및 제3 활성부를 포함하고, 상기 제2 활성부는 상기 제1 활성부와 상기 제1 활성부 사이에 연결되고, 상기 제1 활성부는 상기 제2 트랜지스터의 채널 영역을 형성하기 위해 사용되고, 상기 베이스 기판 상의 상기 제2 게이트 선의 정투영은 상기 베이스 기판 상의 상기 제1 활성부의 정투영을 덮는 제2 활성층;
    상기 제2 활성층의 상기 베이스 기판으로부터 떨어진 측에 위치하고, 상기 제3 게이트선을 포함하고, 상기 베이스 기판 상의 상기 제3 게이트선의 정투영은 상기 제1 방향을 따라 연장되고, 상기 베이스 기판 상의 상기 제3 게이트선의 정투영은 상기 베이스 기판 상의 상기 제1 활성부의 정투영을 덮는 제3 도전층; 및
    상기 제3 도전층의 상기 베이스 기판으로부터 떨어진 측에 위치하고, 연결부를 포함하고, 상기 연결부는 비아홀을 통해 상기 제1 도전부 및 상기 제3 활성부에 각각 연결되는 제4 도전층; 을 포함하고,
    여기서, 상기 제1 게이트선은 제1 연장부를 구비하고, 상기 베이스 기판 상의 상기 제1 연장부의 정투영은 상기 베이스 기판 상의 상기 제3 활성부의 정투영과 중첩되고, 상기 제1 연장부는 상기 제1 커패시터의 제1 전극을 형성하기 위해 사용되고, 상기 제3 활성부는 상기 제1 커패시터의 제2 전극을 형성하기 위해 사용되며,
    상기 제2 게이트선은 제2 연장부를 포함하고, 상기 베이스 기판 상의 상기 제2 연장부의 정투영은 상기 베이스 기판 상의 상기 제2 활성부의 정투영과 중첩되고, 상기 베이스 기판 상의 상기 제3 게이트선의 정투영은 상기 베이스 기판 상의 상기 제2 활성부의 정투영의 일측에 위치하고, 상기 제2 연장부는 제2 커패시터의 제1 전극의 일부를 형성하기 위해 사용되고, 상기 제2 활성부는 상기 제2 커패시터의 제2 전극의 일부를 형성하기 위해 사용되며,
    상기 제3 게이트선은 제3 연장부를 포함하고, 상기 연결부는 제4 연장부를 포함하고, 상기 베이스 기판 상의 상기 제3 연장부의 정투영은 상기 베이스 기판 상의 상기 제4 연장부의 정투영과 중첩되고, 상기 제3 연장부는 상기 제2 커패시터의 제1 전극의 일부를 형성하기 위해 사용되고, 상기 제4 연장부는 상기 제2 커패시터의 제2 전극의 일부를 형성하기 위해 사용되는
    것을 특징으로 하는 표시 패널.
  17. 제16항에 있어서,
    상기 베이스 기판 상의 상기 제3 활성부의 정투영의 상기 제1 방향에서의 사이즈는 상기 베이스 기판 상의 상기 제2 활성부의 정투영의 상기 제1 방향에서의 사이즈보다 큰
    것을 특징으로 하는 표시 패널.
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