KR20240001310A - 반도체 구조 및 그 형성 방법 - Google Patents

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KR20240001310A
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Abstract

본 발명의 실시예는 반도체 구조 및 그 형성 방법을 제공하고, 상기 방법은, 반도체 베이스를 제공하는 단계 - 상기 반도체 베이스에는 제1 방향을 따라 번갈아 배치되는 적층 구조와 분리 구조가 형성됨 - ; 상기 적층 구조와 상기 분리 구조에 지지 구조를 형성하는 단계; 상기 적층 구조와 상기 분리 구조를 에칭하여, 상기 제1 방향과 제2 방향을 따라 어레이 배치되는 복수 개의 톱니형 제1 반도체 기둥을 형성하고, 상기 톱니형 제1 반도체 기둥 사이에는 공극이 형성되는 단계 - 상기 톱니형 제1 반도체 기둥은 제3 방향을 따라 순차적으로 번갈아 배열되는 제1 엠보싱 구조와 제1 함몰 구조를 포함하고, 상기 톱니형 제1 반도체 기둥은 상기 지지 구조를 통해 지지되며, 상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 둘씩 서로 수직되고, 상기 제2 방향은 상기 반도체 베이스의 윗 표면에 수직됨 - ; 및 상기 공극에 캐패시터 구조를 형성하는 단계를 포함한다.

Description

반도체 구조 및 그 형성 방법
관련 출원의 상호 참조
본 발명은 출원 번호가 202210729634.5이고, 출원일이 2022년 6월 24일이며, 발명의 명칭은 “반도체 구조 및 그 형성 방법”인 중국 특허 출원에 기반하여 제출한 것이며, 상기 중국 특허 출원의 우선권을 주장하는바, 상기 중국 특허 출원의 모든 내용은 참조로서 본 발명에 인용된다.
본 발명은 반도체 기술분야에 관한 것으로서, 반도체 구조 및 그 형성 방법에 관한 것이지만 이에 한정되지 않는다.
감지 엠프(Sense amplifier, Sa)는 통상적으로 한 쌍의 상보적인 숫자 라인(예를 들어, 비트 라인)에 연결되고, 두 개의 비트 라인(Bitline, Bl)에서의 신호의 변화를 감지하며, 상기 신호의 변화를 확대하기 위한 것이다. 감지 엠프에 감지된 신호는 아래의 식 (1)을 만족한다.
여기서,
Figure pct00002
VBL은 감지 엠프에 감지된 비트 라인에서의 차압 신호이고; Vcell는 감지될 저장 유닛의 전압이며, VBLP는 상보적 비트 라인의 전압이고, CBL은 감지될 저장 유닛의 비트 라인에서의 기생 캐패시터의 캐패시턴스이며, Cs는 감지될 저장 유닛의 캐패시터 구조의 캐패시턴스이고; 식 (1)을 통해, 감지 엠프에 감지된 비트 라인에서의 차압 신호 VBL는 캐패시터 구조의 캐패시턴스와 양의 상관 관계를 가지므로, 캐패시터 구조의 캐패시턴스를 향상시키는 것은 감지 엠프의 신호 확대 정확도에 있어 아주 중요한 것임을 알 수 있다.
이를 감안하여, 본 발명의 실시예는 반도체 구조 및 그 형성 방법을 제공한다.
제1 측면에 있어서, 본 발명의 실시예는 반도체 구조의 형성 방법을 제공하고, 상기 방법은,
반도체 베이스를 제공하는 단계 - 상기 반도체 베이스에는 제1 방향을 따라 번갈아 배치되는 적층 구조와 분리 구조가 형성됨 - ;
상기 적층 구조와 상기 분리 구조에 지지 구조를 형성하는 단계;
상기 적층 구조와 상기 분리 구조를 에칭하여, 상기 제1 방향과 제2 방향을 따라 어레이 배치되는 복수 개의 톱니형 제1 반도체 기둥을 형성하며, 상기 톱니형 제1 반도체 기둥 사이에는 공극이 형성되는 단계 - 상기 톱니형 제1 반도체 기둥은 제3 방향을 따라 순차적으로 번갈아 배열되는 제1 엠보싱 구조와 제1 함몰 구조를 포함하고, 상기 톱니형 제1 반도체 기둥은 상기 지지 구조를 통해 지지되며, 상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 둘씩 서로 수직되고, 상기 제2 방향은 상기 반도체 베이스의 윗 표면에 수직됨 - ; 및
상기 공극에 캐패시터 구조를 형성하는 단계를 포함한다.
제2 측면에 있어서, 본 발명의 실시예는 반도체 구조를 제공하고, 상기 반도체 구조는 상기 반도체 구조의 형성 방법을 통해 형성되며, 상기 반도체 구조는,
반도체 베이스;
상기 반도체 베이스 표면에 위치하는 복수 개의 톱니형 제1 반도체 기둥과 지지 구조 - 복수 개의 상기 톱니형 제1 반도체 기둥은 제1 방향과 제2 방향을 따라 어레이 배치되며, 상기 지지 구조를 통해 지지되고, 상기 톱니형 제1 반도체 기둥은 제3 방향을 따라 순차적으로 번갈아 배열되는 제1 엠보싱 구조와 제1 함몰 구조를 포함하고, 상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 둘씩 서로 수직되고, 상기 제2 방향은 상기 반도체 베이스가 위치하는 평면에 수직됨 - ; 및
상기 톱니형 제1 반도체 기둥 사이를 충진하기 위한 캐패시터 구조를 포함한다.
본 발명의 실시예에서 제공하는 반도체 구조 및 그 형성 방법은, 캐패시터 구조가 톱니형 제1 반도체 기둥 사이의 공극에 형성되고, 톱니형의 제1 반도체 기둥이 비교적 큰 표면적을 가지므로, 형성된 캐패시터 구조 전극 사이의 유효 면적이 비교적 크고, 형성된 캐패시터 구조의 캐패시턴스가 높으며, 이로써, 감지 엠프의 감지 효과를 향상시키고, 데이터의 유지 시간을 증가할 수 있다.
도면(비례에 따라 그린 것은 아님)에서, 유사한 도면 부호는 상이한 도면에서 같은 부품을 설명할 수 있다. 상이한 문자 접미사를 구비하는 유사한 도면 부호는 같은 부품의 상이한 예를 나타낼 수 있다. 도면은 본문에서 논의한 각각의 실시예를 제한적이 아니라 예시적으로 나타낸다.
도 1은 본 발명의 실시예에서 제공하는 반도체 구조의 형성 방법의 흐름 예시도이다.
도 2a~2s, 3a~3e, 4a~4e, 5a~5e는 본 발명의 실시예에서 제공하는 반도체 구조 형성 과정에서의 구조 예시도이다.
도 6a~6d는 본 발명의 실시예에서 제공하는 반도체 구조의 구조 예시도이다.
부호의 설명은 아래와 같다.
10―반도체 베이스; 11―적층 구조 ; 11a―초기 적층 구조 ; 111―제1 반도체층; 112―제2 반도체층; 12―제1 마스크층; 13―분리 그루브; 14―분리 구조 ; 15―지지 구조 ; 16―에칭 요홈; 17―톱니형 제1 반도체 기둥; 18a―톱니형 제2 반도체 기둥; 18b―톱니형 제3 반도체 기둥; 18c―톱니형 제4 반도체 기둥; 19―마스크층; 20―제1 함몰 구조 ; 21―제1 엠보싱 구조 ; 22―캐패시터 구조 ; 23―전도층; 201―제1 원주; 211―제2 원주; 221―제1 전극층; 222―유전체층; 223―제2 전극층; 100―반도체 구조 ; H―제1 기설정 서브 패턴;(D)―특정 패턴; E―서브 패턴.
아래에 도면을 참조하여 본 발명의 예시적인 실시형태를 상세하게 설명한다. 도면에서 본 발명의 예시적인 실시형태를 나타냈지만, 이해해야할 것은, 본 발명은 다양한 형태로 구현될 수 있으며, 본 발명에서 제시된 구체적인 실시형태에 한정되지 않는다. 반면, 이러한 실시형태를 제공하는 것은 본 발명을 철저히 이해하고, 본 발명이 개시하는 범위를 본 분야의 기술자들에게 완전하게 전달하기 위한 것이다.
아래의 설명에서, 본 발명에 대해 철저하게 이해하기 위해 많은 구체적인 세부 사항들을 제시한다. 그러나, 본 분야의 기술자들에게 있어서 본 발명의 하나 또는 그 이상의 세부 사항이 없이도 실현될 수 있다는 것은 분명하다. 다른 예시에 있어서, 본 발명과 혼동되는 것을 피하기 위해, 본 분야에서 알려진 일부 기술적 특징에 대해 설명하지 않았으며, 즉, 여기서 실제 실시예의 모든 특징을 설명하지 않고, 알려진 기능 및 구조를 자세히 설명하지 않는다.
도면에 있어서, 명확성을 위해, 층, 구역 및 소자의 사이즈 및 그에 대응되는 사이즈가 과장될 수 있다. 처음부터 끝까지 동일한 부호는 동일한 소자를 나타낸다.
소자 또는 층이 다른 소자 또는 층의 “...윗 부분에 위치”, “...와 인접”, “연결되는” 또는 “결합되는” 것으로 지칭될 경우, 직접 다른 소자 또는 층에, 서로 인접, 연결 또는 결합될 수 있거나, 중간 소자 또는 층이 존재할 수 있음을 이해해야 한다. 반대로, 소자가 다른 소자 또는 층에 “직접...윗 부분에 위치”, “...와 직접 인접”, “직접 연결” 또는 “직접 결합” 될 경우, 중간 소자 또는 층이 존재하지 않는다. 용어 제1, 제2, 제3 등을 사용하여 각 소자, 부재, 구역, 층 및 부분 중 적어도 하나를 설명할 수 있지만, 이러한 소자, 부재, 구역, 층 및 부분은 이러한 용어에 한정되지 않음을 이해해야 한다. 이러한 용어는 다만 하나의 소자, 부재, 구역, 층 또는 부분과 다른 하나의 소자, 부재, 구역, 층 또는 부분을 구별하기 위한 것이다. 따라서, 본 발명의 실시예의 교시를 벗어나지 않는 전제 하에, 아래에서 토론되는 제1 소자, 부재, 구역, 층 또는 부분은 제2 소자, 부재, 구역, 층 또는 부분을 나타낼 수 있다. 제2 소자, 부재, 구역, 층 또는 부분을 토론할 때, 본 발명에 제1 소자, 부재, 구역, 층 또는 부분이 반드시 존재하는 것을 나타내지 않는다.
여기서 사용되는 용어의 목적은 다만 구체 실시예를 설명하기 위한 것이고 본 발명에 대한 제한으로 간주하지 않는다. 여기서 사용될 경우, 전문에서 다른 방식을 명확하게 지적하지 않는 한, 단일 형태의 “하나” 및 “상기” 는 복수의 형태를 포함할 수도 있다. 또한, 용어 “구성” 및 “포함” 중 적어도 하나가 상기 명세서에서 사용될 경우, 상기 특징, 정수, 단계, 동작, 소자 및 부재 중 적어도 하나가 존재하는 것으로 결정할 수 있지만, 하나 또는 더욱 많은 다른 특징, 정수, 단계, 동작, 소자, 부재 및 그룹 중 적어도 하나가 존재하거나 추가되는 것을 배제하지 않는다. 여기서 사용될 경우, 용어 “및/또는” 는 관련되어 열거된 항목의 임의의 조합 및 모든 조합을 포함한다.
본 발명의 실시예에 대해 소개하기 전, 먼저 아래의 실시예에 사용되는 립체 구조를 설명하는 세 개의 방향을 정의하면, 세 개의 방향은, X축, Y축과 Z축 방향을 포함한다. 서브스트레이트의 상단 표면과 밑 표면(즉, 서브스트레이트가 위치하는 평면) 방향에서, 두 개의 서로 사귀는(예를 들어 서로 수직됨) 방향을 정의하고, 예를 들어 캐패시터 구조의 연장 방향을 제3 방향으로 정의할 수 있고, 적층 구조와 분리 구조가 번갈아 배치되는 방향을 제1 방향으로 정의할 수 있으며, 제3 방향과 제1 방향에 기반하여 서브스트레이트의 평면 방향을 결정할 수 있다. 서브스트레이트는 정면에 위치하는 상단 표면 및 정면과 상대되는 후면에 위치하는 밑 표면을 포함할 수 있고; 상단 표면과 밑 표면의 편평도를 무시하는 경우, 서브스트레이트의 상단 표면과 밑 표면에 수직되는 방향을 제2 방향으로 정의한다. 이로부터, 제1 방향, 제2 방향 및 제3 방향은 둘씩 수직되는 것을 알 수 있다. 본 발명의 실시예에 있어서, 제1 방향을 X축 방향으로 정의하고, 제2 방향을 Y축 방향으로 정의하며, 제3 방향을 Z축 방향으로 정의한다.
본 발명의 실시예는 반도체 구조의 형성 방법을 제공하고, 도 1은 본 발명의 실시예에서 제공하는 반도체 구조의 형성 방법의 흐름 예시도이고, 도 1에 도시된 바와 같이, 반도체 구조의 형성 방법은 아래의 단계를 포함한다.
단계 S101에 있어서, 반도체 베이스를 제공하고, 반도체 베이스에는 제1 방향을 따라 번갈아 배치되는 적층 구조와 분리 구조가 형성된다.
본 발명의 실시예에 있어서, 반도체 베이스는 규소 베이스일 수 있고, 반도체 베이스는 예를 들어, 게르마늄(Ge) 과 같은 다른 반도체 원소를 포함할 수도 있으며, 또는, 예를 들어, 탄화 규소(SiC), 갈륨 비소(GaAs), 인화 갈륨(GaP), 인화 인듐(InP), 비화 인듐(InAs) 또는 안티몬화 인듐(InSb)과 같은 반도체 화합물을 포함할 수 있고, 또는, 예를 들어, 규소 게르마늄(SiGe), 인화 비소 갈륨(GaAsP), 비소 인듐 알루미늄(AlInAs), 갈륨 비소 알루미늄(AlGaAs), 비화 인듐 갈륨(GaInAs), 인화 인듐 갈륨(GaInP) 및/또는 인비화 인듐 갈륨(GaInAsP) 또는 이들의 조합과 같은 다른 반도체 합금을 포함할 수 있다.
본 발명의 실시예에 있어서, 분리 구조의 재료는 산화 규소, 질화 규서, 질소 산화 규소 또는 다른 적합한 재료일 수 있다.
본 발명의 실시예에 있어서, 적층 구조는 제2 방향을 따라 번갈아 적층된 제1 반도체층과 제2 반도체층을 포함하고; 제1 반도체층의 재료는 게르마늄, 또는 게르마늄화 규소(SiGe), 탄화 규소일 수 있고, 절연체의 규소(Silicon-On-Insulator, SOI) 또는 절연체의 게르마늄(Germanium-on-Insulator, GOI)일 수도 있다. 제2 반도체층은 규소층일 수 있고, 예를 들어, 게르마늄과 같은 다른 반도체 원소를 포함할 수도 있으며, 또는, 예를 들어, 탄화 규소, 갈륨 비소, 인화 갈륨, 인화 인듐, 비화 인듐 또는 안티몬화 인듐과 같은 반도체 화합물을 포함할 수 있고, 또는, 예를 들어, 규소 게르마늄, 인화 비소 갈륨, 비소 인듐 알루미늄, 갈륨 비소 알루미늄, 비화 인듐 갈륨, 인화 인듐 갈륨, 및/또는 인 비화 인듐 갈륨 또는 이들의 조합과 같은 다른 반도체 합금을 포함할 수 있다.
본 발명의 실시예에 있어서, 향후 적층 구조에서의 제1 반도체층을 제거하고, 제2 반도체층을 보류해야하므로, 제1 반도체층과 제2 반도체층의 재료는 상이해야 한다. 따라서, 제1 반도체층은 제2 반도체층에 비해 비교적 큰 에칭 선택비를 가지며, 예를 들어 제1 반도체층과 제2 반도체층의 에칭 선택비는 5-15일 수 있음으로써, 에칭 과정에서 제1 반도체층은 제2 반도체층에 비해 더욱 쉽게 에칭되어 제거된다.
단계 S102에 있어서, 적층 구조와 분리 구조에 지지 구조를 형성한다.
본 발명의 실시예에 있어서, 지지 구조의 재료는, 산화 규소, 질화 규소, 질소 탄화 규소, 질소 산화 규소, 질소 붕화 규소 중 적어도 하나를 포함할 수 있다. 지지 구조는 임의의 적합한 증착 공정을 통해 형성될 수 있고, 예를 들어, 화학 기상 증착(Chemical Vapor(D)eposition, CVD) 공정, 물리 기상 증착(Physical Vapor(D)eposition, PVD) 공정, 원자층 증착(Atomic Layer(D)eposition, ALD) 공정, 스핀 코팅 공정, 코팅 공정 또는 박막 공정등을 통해 형성될 수 있다.
단계 S103에 있어서, 적층 구조와 분리 구조를 에칭하여, 제1 방향과 제2 방향을 따라 어레이 배치되는 복수 개의 톱니형 제1 반도체 기둥을 형성하며, 톱니형 제1 반도체 기둥 사이에는 공극이 형성되고; 여기서, 톱니형 제1 반도체 기둥은 제3 방향을 따라 순차적으로 번갈아 배열되는 제1 엠보싱 구조와 제1 함몰 구조를 포함하고, 톱니형 제1 반도체 기둥은 지지 구조를 통해 지지된다.
본 발명의 실시예에 있어서, 드라이 에칭 공정(예를 들어, 플라즈마 에칭 공정, 반응 이온 에칭 공정 또는 이온 밀링 공정)을 채택하여 적층 구조와 분리 구조를 에칭하여, 톱니형의 제1 반도체 기둥을 형성할 수 있다. 드라이 에칭에 채택되는 기체는 트리플루오로메탄(CHF3), 테트라플루오로카본(CF4), 디플루오로메탄(CH2F2), 브롬화수소산(HBr), 염소(Cl2) 또는 육불화황(SF6) 중의 하나 또는 임의의 조합일 수 있다.
본 발명의 실시예에 있어서, 번갈아 배치되는 제1 엠보싱 구조와 제1 함몰 구조로 구성되는 톱니형 제1 반도체 기둥은 관련 기술의 원주 형태의 제1 반도체 기둥과 비해 표면적이 증가되며, 이와 같이, 톱니형 제1 반도체 기둥 사이의 공극에 캐패시터 구조를 형성할 때, 캐패시터 구조 전극 사이의 유효 면적을 증가함으로써, 캐패시터 구조의 캐패시턴스 증가를 구현할 수 있다.
단계 S104에 있어서, 공극에 캐패시터 구조를 형성한다.
본 발명의 실시예에 있어서, 캐패시터 구조가 톱니형 제1 반도체 기둥 사이의 공극에 형성되고, 톱니형의 제1 반도체 기둥이 비교적 큰 표면적을 가지므로, 본 발명의 실시예에서의 캐패시터 구조 전극 사이의 유효 면적은 비교적 크고, 형성된 캐패시터 구조의 캐패시턴스가 높으며, 이로써, 감지 엠프의 감지 효과를 향상시키고, 데이터의 유지 시간을 증가할 수 있다.
도 2a~2s, 3a~3e, 4a~4e, 5a~5e는 본 발명의 실시예에서 제공하는 반도체 구조 형성 과정에서의 구조 예시도이고, 여기서, a-a', b-b’, c-c',d-d’ 방향의 단면도는 다만 반도체의 내부 구조를 명확하게 설명하기 위한 것이고, 비례에 따라 그린 것은 아니다. 아래에 도 2a~2s, 3a~3e, 4a~4e, 5a~5e를 결합하여 본 발명의 실시예에서 제공하는 반도체 구조의 형성 과정에 대해 상세하게 설명한다.
먼저, 도 2a~2f를 참조하여, 반도체 베이스(10)를 제공하고; 반도체 베이스(10)에는 제1 방향을 따라 번갈아 배치되는 적층 구조(11)와 분리 구조(14)가 형성되는 단계 S101를 실행할 수 있고, 여기서, 도 2a, 2c, 2e는 삼차원 도이고, 도 2b, 2d, 2f는 각각 도 2a, 2c, 2e의 단면도이다.
일부 실시예에 있어서, 분리 구조(14)는, 반도체 베이스(10)에 초기 적층 구조(11a)를 형성하는 단계 - 초기 적층 구조(11a)는 번갈아 적층된 제1 반도체층(111)과 제2 반도체층(112)을 포함함 - ; 초기 적층 구조(11a)를 그래픽화하여, 적층 구조(11)와 분리 그루브(13)를 형성하는 단계; 및 분리 그루브(13)에 분리 재료를 충진하여, 분리 구조(14)를 형성하는 단계를 통해 형성될 수 있다.
도 2a와 2b에 도시된 바와 같이, 반도체 베이스(10)에 초기 적층 구조(11a)를 형성하고, 여기서, 초기 적층 구조(11a)는 Y축 방향을 따라 아래로부터 위로 순차적으로 번갈아 적층된 제1 반도체층(111)과 제2 반도체층(112)을 포함한다.
본 발명의 실시예에 있어서, 에피택셜 공정을 통해 제1 반도체층(111)과 제2 반도체층(112)을 형성할 수 있다. 제1 반도체층(111)과 제2 반도체층(112)은 번갈아 적층되어 반도체 초격자를 형성할 수 있고, 반도체층의 각 층의 두께는 몇 개의 원자로부터 몇 십개의 원자층까지 다양하며, 밴드갭과 도핑 수준과 같은 각 반도체층의 주요 반도체 성질은 독립적으로 제어될 수 있다. 적층 구조(11)에서 제1 반도체층(111)과 제2 반도체층(112)의 층수는 수요되는 캐패시터 밀도(또는 저장 밀도)에 따라 설정될 수 있고, 제1 반도체층(111)과 제2 반도체층(112)의 층수가 많을수록, 형성된 삼차원 반도체 구조의 집성 밀도는 더 크고 캐패시터 밀도도 더 커진다. 예를 들어, 제1 반도체층(111)과 제2 반도체층(112)의 층수는 2~2000층일 수 있다.
도 2c와 2d에 도시된 바와 같이, 적층 구조(11)와 분리 그루브(13)는, 초기 적층 구조(11a)의 표면에 제1 기설정 패턴을 가지는 제1 마스크층(12)을 형성하는 단계 - 제1 기설정 패턴은 X축 방향을 따라 순차적으로 배열되는 복수 개의 제1 기설정 서브 패턴(H)를 포함하고, 제1 기설정 서브 패턴(H)은 일부 초기 적층 구조(11a)를 노출시킴 - ; 및 제1 마스크층(12)을 통해 초기 적층 구조(11a)를 에칭하여, 제1 마스크층(12)에 의해 노출된 초기 적층 구조(11a)를 제거하여, 적층 구조(11)와 분리 그루브(13)를 형성하는 단계를 통해 형성될 수 있다.
본 발명의 실시예에 있어서, 고종횡비 에칭(High Aspect Ratio, HAR) 기술을 통해 초기 적층 구조(11a)를 에칭하는 것을 통해, 적층 구조(11)와 분리 그루브(13)를 형성할 수 있다.
일부 실시예에 있어서, 적층 구조(11)와 분리 그루브(13)를 형성한 후, 드라이 에칭 기술 또는 습식 에칭 기술을 채택하여 제1 마스크층(12)을 제거하여, 적층 구조(11)의 윗 표면을 노출시킬 수 있다.
도 2e와 2f에 도시된 바와 같이, 분리 그루브(13)에 분리 재료를 충진하여, 분리 구조(14)를 형성한다. 분리 재료는 산화 규소, 질화 규소 또는 질소 산화 규소 등일 수 있다.
설명해야 할 것은, 분리 그루브(13)에 분리 재료를 충진하여, 분리 구조(14)를 형성하는 과정에서, 흔히 적층 구조(11)의 표면에도 일부 분리 재료가 증착되며, 다음 화학 기계 연마(Chemical Mechanical Polishing, CMP) 처리를 거쳐, 적층 구조(11)의 표면이 한 층의 평평하고 매끄러운 분리 재료를 갖도록 하며, 적층 구조(11) 표면에 위치하는 한 층의 분리 재료는 향후 적층 구조(11)에 처리를 수행할 때, 적층 구조(11) 상단 표면의 제2 반도체층(112)이 손상 받지 않도록 보호하기 위한 것이다. 본 발명의 실시예에 있어서, 반도체 구조의 형성 방법을 용이하게 설명하기 위해, 도 2e~2j에 적층 구조(11) 표면에 위치하는 분리 재료를 도시 하지 않았다.
계속하여, 도 2g~2j를 참조하여, 적층 구조와 분리 구조에 지지 구조를 형성하는 단계 S102를 실행할 수 있고, 여기서, 도 2g와 2i는 삼차원 도이고, 도 2h와 2j는 각각 도 2g와 2i의 단면도이다.
일부 실시예에 있어서, 지지 구조(15)는, 적층 구조(11)와 분리 구조(14)의 표면에 제2 기설정 패턴을 가지는 제2 마스크층(도시하지 않음)을 형성하는 단계 - 제2 기설정 패턴은 일부 적층 구조(11)와 일부 분리 구조(14)를 노출시킴 - ; 제2 마스크층을 통해, 노출된 분리 구조(14)와 노출된 적층 구조(11)에서의 제1 반도체층(111)을 에칭하여 제거하고, 도 2g와 2h에 도시된 바와 같은 에칭 요홈(16)을 형성하는 단계; 및 에칭 요홈(16)에 지지 재료를 충진하여, 도 2i와 2j에 도시된 바와 같은 지지 구조(15)를 형성하는 단계를 통해 형성될 수 있다. 본 발명의 실시예에 있어서, 지지 재료는 질화 규소 또는 탄 질화 규소일 수 있다.
일부 실시예에 있어서, 에칭 요홈(16)을 형성한 후, 반도체 구조의 형성 방법은, 제2 기설정 패턴을 가지는 제2 마스크층을 제거하는 단계를 더 포함한다. 실시할 때, 드라이 에칭 기술 또는 습식 에칭 기술을 채택하여 제2 마스크층을 제거하고, 분리 구조(14)의 윗 표면을 노출시킬 수 있다.
본 발명의 실시예에 있어서, 캐패시터 구조가 제2 반도체층(112) 사이의 공극에 형성되므로, 지지 구조(15)는 또한, 캐패시터 구조를 지지하기 위한 것임으로써, 캐패시터 구조 적층의 안정성을 향상시킨다.
계속하여, 도 2k~2o를 참조하여, 적층 구조(11)와 분리 구조(14)를 에칭하여, 제1 방향과 제2 방향을 따라 어레이 배치되는 복수 개의 톱니형 제1 반도체 기둥(17)을 형성하며, 톱니형 제1 반도체 기둥(17) 사이에는 공극이 형성되는 단계 S103을 실행할 수 있고, 톱니형 제1 반도체 기둥(17)은 제3 방향을 따라 순차적으로 번갈아 배열되는 제1 엠보싱 구조(21)와 제1 함몰 구조(20)를 포함하고, 톱니형 제1 반도체 기둥(17)은 지지 구조(15)를 통해 지지되며; 여기서, 도 2k, 2l는 삼차원 도이고, 도 2m은 2l의 단면도이며, 도 2n와 2o는 모두 단면도이다.
일부 실시예에 있어서, 톱니형 제1 반도체 기둥(17)은,
도 2k에 도시된 바와 같이, 적층 구조(11)와 분리 구조(14)의 표면에 특정 패턴(D)를 가지는 마스크층(19)을 형성하는 단계를 통해 형성될 수 있고, 여기서, 특정 패턴(D)은 Z축 방향을 따라 순차적으로 배열되는 복수 개의 서브 패턴(E)를 포함하고, 서브 패턴(E)은 일부 적층 구조(11)와 일부 분리 구조(14)를 노출시킨다.
도 2l와 2m에 도시된 바와 같이, 드라이 에칭 기술 또는 습식 에칭 기술을 채택하여 서브 패턴(E)에 의해 노출된 분리 구조(14)와 적층 구조(11)에서의 제1 반도체층(111)을 제거한다. 본 발명의 실시예에 있어서, 제1 반도체층(111)이 제2 반도체층(112)에 비해 높은 에칭 선택비를 가지므로, 제1 반도체층(111)을 제거할 때 제2 반도체층(112)을 손상시키지 않을 수 있다.
도 2n에 도시된 바와 같이, 서브 패턴(E)에 의해 노출된 적층 구조(11)에서의 제2 반도체층(112)에 대해 리덕션 처리를 수행하여, 제1 함몰 구조(20)를 형성하고; 여기서, 제2 반도체층(112)의 미처리된 부분은 제1 엠보싱 구조(21)를 구성하며; 제1 엠보싱 구조(21)가 Z축 방향에서의 투영 면적은 제1 함몰 구조(20)가 Z축 방향에서의 투영 면적보다 크다.
도 2o에 도시된 바와 같이, 제1 함몰 구조(20)를 형성한 후, 반도체 구조의 형성 방법은, 마스크층(19), 나머지 제1 반도체층(111) 및 나머지 분리 구조(14)를 제거하여, 제1 엠보싱 구조(21)를 노출시키는 단계를 더 포함한다.
일부 실시예에 있어서, 톱니형 제1 반도체 기둥(17)을 형성한 후, 반도체 구조의 형성 방법은, 톱니형 제1 반도체 기둥(17)에 대해 이온 주입을 수행하는 단계를 더 포함한다. 예를 들어, 금속 이온을 채택하여 톱니형 제1 반도체 기둥(17)에 대해 이온 주입을 수행하며, 예를 들어, 나트륨 이온을 주입한다. 톱니형 제1 반도체 기둥(17)이 캐패시터 구조의 하부 전극의 일부로 사용될 수 있으므로, 톱니형 제1 반도체 기둥(17)에 대해 이온 주입을 수행하여, 하부 전극과 드레인 사이의 접촉 저항을 낮춤으로써, 반도체 구조의 전력 소비를 낮출 수 있다.
일부 실시예에 있어서, 톱니형 제1 반도체 기둥(17)에 대해 이온 주입을 수행한 후, 반도체 구조의 형성 방법은, 톱니형 제1 반도체 기둥(17)의 표면에 금속 실리사이드를 형성하는 단계를 더 포함한다. 실시할 때, 톱니형 제1 반도체 기둥(17)에 한 층의 금속 재료를 증착할 수 있고, 예를 들어, 코발트(Co), 티타늄(Ti), 탄탈(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 팔라듐(Pd) 중의 임의의 하나일 수 있고; 다음 급속 열 어닐링 처리를 통해 금속 재료가 톱니형 제1 반도체 기둥(17)과 서로 반응하여, 톱니형 제1 반도체 기둥(17)의 표면에 금속 실리사이드를 형성한다. 금속 실리사이드는 비교적 낮은 저항값을 가지므로, 하부 전극과 드레인 사이의 접촉 저항을 낮출 수 있음으로써, 반도체 구조의 전력 소비를 낮출 수 있다.
마지막으로, 도 2p~2s를 참조하여, 공극에 캐패시터 구조(22)를 형성하는 단계 S104를 실행할 수 있다.
여기서, 도 2p는 삼차원 도이고, 도 2q, 2r, 2s는 각각 도 2p의 a-a', b-b’ 및 d-d'를 따른 단면도이며, 설명해야 할 것은 도 2p에는 다만 하나의 톱니형 제1 반도체 기둥(17)의 삼차원 도를 도시하고, 실제에 있어서, 반도체 구조에는 X축과 Y축 방향을 따라 어레이 배치되는 복수 개의 톱니형 제1 반도체 기둥(17)이 포함된다.
도 2p~2s에 도시된 바와 같이, 일부 실시예에 있어서, 캐패시터 구조(22)는, 톱니형 제1 반도체 기둥(17) 사이의 공극에 제1 전극층 재료, 유전체 재료와 제2 전극 재료를 순차적으로 증착하여, 제1 전극층(221), 유전체층(222)과 제2 전극층(223)을 형성하여, 캐패시터 구조(22)를 형성하는 단계를 통해 형성될 수 있다.
본 발명의 실시예에 있어서, 제1 전극 재료, 유전체 재료와 제2 전극 재료는, 선택성 원자층 증착 공정, 화학 기상 증착 공정, 물리 기상 증착 공정 및 스핀 코팅 공정 중의 임의의 하나의 증착 공정을 통해 형성될 수 있다. 제1 전극 재료와 제2 전극 재료는 금속 또는 금속 질화물을 포함할 수 있고, 예를 들어, 루테늄(Ru) 또는 질화 티타늄이다. 유전체 재료는 높은 K 유전체 재료를 포함할 수 있고, 예를 들어, 산화 랜턴(La2O3), 산화 알루미늄(Al2O3), 산화 하프늄(HfO2), 질소 산화 하프늄(HfON), 하프늄 규산염(HfSiOx) 또는 산화 지르코늄(ZrO2) 중의 하나 또는 임의의 조합일 수 있다. 다른 실시예에 있어서, 제1 전극 재료와 제2 전극 재료는 또한 폴리실리콘일 수 있다.
일부 실시예에 있어서, 계속하여 도 2p~2s를 참조하면, 반도체 구조의 형성 방법은, 제2 전극층(223) 사이의 공극에 전도 재료를 충진하여, 전도층(23)을 형성하는 단계를 더 포함한다. 본 발명의 실시예에 있어서, 전도 재료는 폴리실리콘일 수 있고, 다른 임의의 적합한 전도 재료일 수도 있으며, 예를 들어, 게르마늄 규소 또는 폴리실리콘이 도핑된 재료일 수 있다.
본 발명의 실시예에 있어서, 제1 엠보싱 구조(21)와 제1 함몰 구조(20)는 함께 톱니형 제1 반도체 기둥(17)을 구성하고, 향후 톱니형 제1 반도체 기둥(17) 사이의 공극에 캐패시터 구조를 형성하며, 제1 엠보싱 구조(21)가 제3 방향에서의 투영 면적(S1)이 제1 함몰 구조(20)가 제3 방향에서의 투영 면적(S2)보다 크므로, 본 발명의 실시예에서의 톱니형 제1 반도체 기둥(17)의 표면적이 관련 기술의 원주 형태의 반도체 기둥의 표면적에 비해 큼으로써, 형성된 캐패시터 구조 전극 사이의 유효 면적이 비교적 크고, 형성된 캐패시터 구조 캐패시턴스가 높도록 하므로, 감지 엠프의 감지 효과를 향상시키고, 데이터의 유지 시간을 증가할 수 있다.
일부 실시예에 있어서, 제1 엠보싱 구조(21)와 제1 함몰 구조(20)는 각각 직육면체이고, 여기서, 제1 함몰 구조(20)의 Z축에 수직되는 방향에서의 횡단면은 변의 길이가 A인 정방형이고, 제1 엠보싱 구조(21)의 Z축에 수직되는 방향에서의 횡단면은 변의 길이가 B인 정방형이며, 제1 엠보싱 구조(21)와 제1 함몰 구조(20)가 Z축 방향에서의 길이가 각각 L이면, A, B, L는 식: 4L＜B+A에 부합되며, 여기서 B＞A이다.
일부 실시예에 있어서, A의 범위는 10-30nm일 수 있고, B의 범위는 30-50nm일 수 있으며, L의 범위는 5nm-20nm일 수 있다.
일부 실시예에 있어서, 캐패시터 구조를 형성하기 전, 반도체 구조의 형성 방법은, 풀 링 게이트구조와 비트 라인 구조를 형성하는 단계를 더 포함한다.
일부 실시예에 있어서, 도 3a에 도시된 바와 같이, 제1 함몰 구조(20)를 형성한 후, 반도체 구조의 형성 방법은, 제1 함몰 구조(20)에 대해 원주화 처리를 수행하여, 제1 원주(201)를 형성하는 단계를 더 포함한다. 예를 들어, 수산화 테트라메틸 암모늄(Tetramethylammonium hydroxide, TMAH) 용액을 통해 제1 함몰 구조(20)를 에칭하여, 제1 원주(201)를 형성할 수 있다.
일부 실시예에 있어서, 제1 원주을 형성한 후, 반도체 구조의 형성 방법은, TMAH 용액을 통해 제1 엠보싱 구조(21)를 에칭하여, 제1 엠보싱 구조(21)에 대해 원주화 처리를 수행하여, 제2 원주(211)를 형성하는 단계를 더 포함하고; 여기서, 제1 원주(201)와 제2 원주(211)는 함께 톱니형 제2 반도체 기둥(18a)을 형성한다.
일부 실시예에 있어서, 제1 엠보싱 구조(21)에 대해 원주화 처리를 수행하는 과정 이전, 제1 원주(201)의 표면에 차단층을 형성해야 하고, 차단층은 톱니형 제2 반도체 기둥(18a)과 상이한 에칭 선택비를 가지며, 차단층은 제1 엠보싱 구조(21)에 대해 원주화 처리를 수행할 때 제1 원주(201)가 손상 받지않도록 보호하기 위한 것이며, 예를 들어, 차단층의 재료는 이산화 규소, 질화 규소, 탄 질화 규소, 수산화 규소 등일 수 있다. 본 발명의 실시예에 있어서, 제1 함몰 구조(20)에 대해 원주화 처리를 수행하는 과정에 있어서, 제1 엠보싱 구조(21)의 둘레에는 분리 구조(14)와 마스크층(19)이 보류되므로, 제1 엠보싱 구조(21)가 손상 받지 않도록 보호할 수 있으므로, 제1 엠보싱 구조(21)의 표면에 차단층을 형성할 필요가 없다.
일부 실시예에 있어서, 톱니형 제2 반도체 기둥(18a)을 형성한 후, 반도체 구조의 형성 방법은, 톱니형 제2 반도체 기둥(18a)에 대해 이온 주입을 수행하고, 또는, 톱니형 제2 반도체 기둥(18a)의 표면에 금속 실리사이드를 형성하는 단계를 더 포함할 수 있고; 예를 들어, 금속 이온(예를 들어, 나트륨 이온)을 채택하여 톱니형 제2 반도체 기둥(18a)에 대해 이온 주입을 수행할 수 있다.
본 발명의 실시예에 있어서, 톱니형 제2 반도체 기둥(18a)이 캐패시터 구조의 하부 전극의 일부로 사용될 수 있으므로, 톱니형 제2 반도체 기둥(18a)에 대해 금속 이온 주입을 수행하여, 하부 전극과 드레인 사이의 접촉 저항을 낮출 수 있음으로써, 반도체 구조의 전력 소비를 낮출 수 있다.
일부 실시예에 있어서, 톱니형 제2 반도체 기둥(18a)에 대해 이온 주입을 수행한 후, 또는, 톱니형 제2 반도체 기둥(18a)의 표면에 금속 실리사이드를 형성한 후, 반도체 구조의 형성 방법은, 톱니형 제2 반도체 기둥(18a)의 공극에 제1 전극층(221), 유전체층(222)과 제2 전극층(223)을 순차적으로 형성하여, 도 3b~3e에 도시된 바와 같은 캐패시터 구조(22)를 형성하는 단계를 더 포함하고; 여기서, 도 3b는 삼차원 도이고, 도 3c, 3d, 3e는 각각 도 3b에서 a-a', b-b’ 및 d-d'를 따른 단면도이며, 설명해야 할 것은 도 3b에서는 다만 하나의 톱니형 제2 반도체 기둥(18a)의 삼차원 도를 도시하고, 실제에 있어서, 반도체 구조에는 X축과 Y축 방향을 따라 어레이 배치되는 복수 개의 톱니형 제2 반도체 기둥(18a)이 포함된다.
일부 실시예에 있어서, 계속하여 도 3b~3e를 참조하면, 반도체 구조의 형성 방법은, 제2 전극층(223) 사이의 공극에 전도 재료를 충진하여, 전도층(23)을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 있어서, 제1 원주(201)와 제2 원주(211)는 함께 톱니형 제2 반도체 기둥(18a)을 구성하고, 향후 톱니형 제2 반도체 기둥(18a) 사이의 공극에 캐패시터 구조를 형성하며, 제2 원주(211)가 제3 방향에서의 투영 면적(S4)이 제1 원주(201)가 제3 방향에서의 투영 면적(S3)보다 크므로, 이와 같이, 본 발명의 실시예에서의 톱니형 제2 반도체 기둥(18a)의 표면적은 관련 기술의 원주 형태의 반도체 기둥의 표면적에 비해 큼으로써, 형성된 캐패시터 구조 전극 사이의 유효 면적은 비교적 크고, 형성된 캐패시터 구조 캐패시턴스가 높도록 하므로, 감지 엠프의 감지 효과를 향상시키고, 데이터의 유지 시간을 증가할 수 있다.
일부 실시예에 있어서, 제1 원주(201)와 제2 원주(211)는 각각 실린더이며, 여기서, 제1 원주(201)의 Z축에 수직되는 방향에서의 횡단면은 반경이 r인 원형이고, 제2 원주(211)의 Z축에 수직되는 방향에서의 횡단면은 반경이 R인 원형이며, 제1 원주(201)와 제2 원주(211)가 Z축 방향에서의 길이가 각각 L이면, r, R, L는 식: 2L＜r+R에 부합되고, 여기서, R은 r보다 크다.
일부 실시예에 있어서, r의 범위는 5-15nm일 수 있고, R의 범위는 15-30nm일 수 있으며, L의 범위는 5nm-20nm일 수 있다.
일부 실시예에 있어서, 도 4a에 도시된 바와 같이, 제1 함몰 구조(20)를 형성한 후, 반도체 구조의 형성 방법은, 제1 함몰 구조(20)에 대해 원주화 처리를 수행하여, 제1 원주(201)를 형성하는 단계를 더 포함한다. 예를 들어, TMAH 용액을 통해 제1 함몰 구조(20)를 에칭하여, 제1 원주(201)를 형성할 수 있다. 제1 원주(201)와 제1 엠보싱 구조(21)는 함께 톱니형 제3 반도체 기둥(18b)을 형성한다.
일부 실시예에 있어서, 톱니형 제3 반도체 기둥(18b)을 형성한 후, 반도체 구조의 형성 방법은, 톱니형 제3 반도체 기둥(18b)에 대해 이온 주입을 수행하고, 또는, 톱니형 제3 반도체 기둥(18b)의 표면에 금속 실리사이드를 형성하는 단계를 더 포함하며; 예를 들어, 금속 이온(예를 들어, 나트륨 이온)을 채택하여 톱니형 제3 반도체 기둥(18b)에 대해 이온 주입을 수행할 수 있다.
본 발명의 실시예에 있어서, 톱니형 제3 반도체 기둥(18b)이 캐패시터 구조의 하부 전극의 일부로 사용될 수 있으므로, 톱니형 제3 반도체 기둥(18b)에 대해 금속 이온 주입을 수행하여, 하부 전극과 드레인 사이의 접촉 저항을 낮출 수 있음으로써, 반도체 구조의 전력 소비를 낮출 수 있다.
일부 실시예에 있어서, 톱니형 제3 반도체 기둥(18b)에 대해 이온 주입을 수행한 후, 또는, 톱니형 제3 반도체 기둥(18b)의 표면에 금속 실리사이드를 형성한 후, 반도체 구조의 형성 방법은, 톱니형 제3 반도체 기둥(18b)의 공극에 제1 전극층(221), 유전체층(222) 및 제2 전극층(223)을 순차적으로 형성하여, 도 4b~4e에 도시된 바와 같은 캐패시터 구조(22)를 형성하는 단계를 더 포함하고; 여기서, 도 4b는 삼차원 도이고, 도 4c, 4d, 4e는 각각 도 4b의 a-a', b-b’ 및 d-d'를 따른 단면도이며, 설명해야 할 것은 도 4b에는 다만 하나의 톱니형 제3 반도체 기둥(18b)의 삼차원 도를 도시하고, 실제에 있어서, 반도체 구조에는 X축과 Y축 방향을 따라 어레이 배치되는 복수 개의 톱니형 제3 반도체 기둥(18b)이 포함된다.
일부 실시예에 있어서, 계속하여 도 4b~4e를 참조하면, 반도체 구조의 형성 방법은, 제2 전극층(223) 사이의 공극에 전도 재료를 충진하여, 전도층(23)을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 있어서, 제1 원주(201)와 제1 엠보싱 구조(21)는 함께 톱니형 제3 반도체 기둥(18b)을 형성하고, 향후 톱니형 제3 반도체 기둥(18b) 사이의 공극에 캐패시터 구조를 형성하며, 제1 엠보싱 구조(21)가 제3 방향에서의 투영 면적(S1)이 제1 원주(201)가 제3 방향에서이 투영 면적(S3)보다 크므로, 이와 같이, 본 발명의 실시예에서의 톱니형 제3 반도체 기둥(18b)의 표면적이 관련 기술의 원주 형태의 반도체 기둥의 표면적보다 큼으로써, 형성된 캐패시터 구조 전극 사이의 유효 면적이 비교적 크고, 형성된 캐패시터 구조 캐패시턴스가 높도록 하므로, 감지 엠프의 감지 효과를 향상시키고, 데이터의 유지 시간을 증가할 수 있다.
일부 실시예에 있어서, 도 5a에 도시된 바와 같이, 제1 함몰 구조(20)와 제1 엠보싱 구조(21)를 형성한 후, 반도체 구조의 형성 방법은, TMAH 용액을 통해 제1 엠보싱 구조(21)를 에칭하고, 제1 엠보싱 구조(21)에 대해 원주화 처리를 수행하여, 제2 원주(211)를 형성하는 단계를 더 포함하고; 여기서, 제1 함몰 구조(20)와 제2 원주(211)는 함께 톱니형 제4 반도체 기둥(18c)을 형성한다.
일부 실시예에 있어서, 제1 엠보싱 구조(21)에 대해 원주화 처리를 수행하는 과정 이전, 제1 원주(201)의 표면에 차단층을 형성해야하고, 차단층은 톱니형 제4 반도체 기둥(18c)과 상이한 에칭 선택비를 가지며, 차단층은 제1 엠보싱 구조(21)에 대해 원주화 처리를 수행할 때 제1 원주(201)가 손상 받지 않도록 보호하기 위한 것이며, 예를 들어, 차단층의 재료는 이산화 규소, 질화 규소, 탄 질화 규소, 수산화 규소 등일 수 있다.
일부 실시예에 있어서, 톱니형 제4 반도체 기둥(18c)을 형성한 후, 반도체 구조의 형성 방법은, 톱니형 제4 반도체 기둥(18c)에 대해 이온 주입을 수행하고, 또는, 톱니형 제4 반도체 기둥(18c)의 표면에 금속 실리사이드를 형성하는 단계를 더 포함하며; 예를 들어, 금속 이온(예를 들어, 나트륨 이온)을 채택하여 톱니형 제4 반도체 기둥(18c)에 대해 이온 주입을 수행할 수 있다.
본 발명의 실시예에 있어서, 톱니형 제4 반도체 기둥(18c)이 캐패시터 구조의 하부 전극의 일부로 사용될 수 있으므로, 톱니형 제4 반도체 기둥(18c)에 대해 금속 이온 주입을 수행하여, 하부 전극과 드레인 사이의 접촉 저항을 낮출 수 있음으로써, 반도체 구조의 전력 소비를 낮출 수 있다.
일부 실시예에 있어서, 톱니형 제4 반도체 기둥(18c)에 대해 이온 주입을 수행한 후, 또는, 톱니형 제4 반도체 기둥(18c)의 표면에 금속 실리사이드를 형성한 후, 반도체 구조의 형성 방법은, 톱니형 제4 반도체 기둥(18c)의 공극에 제1 전극층(221), 유전체층(222) 및 제2 전극층(223)을 순차적으로 형성하여, 도 5b~5e에 도시된 바와 같은 캐패시터 구조(22)를 형성하는 단계를 더 포함하고; 여기서, 도 5b는 삼차원 도이고, 도 5c, 5d, 5e는 각각 도 5b의 a-a', b-b’ 및 d-d'를 따른 단면도이며, 설명해야 할 것은 도 5b는 다만 하나의 톱니형 제4 반도체 기둥(18c)의 삼차원 도를 도시하고, 실제에 있어서, 반도체 구조에는 X축과 Y축 방향을 따라 어레이 배치되는 복수 개의 톱니형 제4 반도체 기둥(18c)이 포함된다.
일부 실시예에 있어서, 계속하여 도 5b~5e를 참조하면, 반도체 구조의 형성 방법은, 제2 전극층(223) 사이의 공극에 전도 재료를 충진하여, 전도층(23)을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 있어서, 제1 함몰 구조(20)와 제2 원주(211)는 함께 톱니형 제4 반도체 기둥(18c)을 구성하고, 향후 톱니형 제4 반도체 기둥(18c) 사이의 공극에 캐패시터 구조를 형성하며, 제2 원주(211)가 제3 방향에서의 투영 면적(S4)이 제1 함몰 구조(20)가 제3 방향에서의 투영 면적(S2)보다 크므로, 이와 같이, 본 발명의 실시예에서의 톱니형 제4 반도체 기둥(18c)의 표면적은 관련 기술의 원주 형태의 반도체 기둥의 표면적에 비해 큼으로써, 형성된 캐패시터 구조 전극 사이의 유효 면적이 비교적 크고, 형성된 캐패시터 구조 캐패시턴스가 높도록 하므로, 감지 엠프의 감지 효과를 향상시키고, 데이터의 유지 시간을 증가할 수 있다.
이외에, 본 발명의 실시예는 반도체 구조를 더 제공하고, 반도체 구조는 상기 실시예의 반도체 구조의 형성 방법을 통해 형성되며, 도 6a~6d는 본 발명의 실시예에서 제공하는 반도체 구조의 구조 예시도이고, 여기서, 도 6a는 일부 반도체 구조의 삼차원 도이며, 도 6b~6d는 도 6a의 a-a', b-b’ 및 d-d'를 따른 단면도이고, 반도체 구조(100)는, 반도체 베이스(10) 및 반도체 베이스(10) 표면에 위치하는 지지 구조(15)와 복수 개의 톱니형 제1 반도체 기둥(17)을 포함한다.
여기서, 복수 개의 톱니형 제1 반도체 기둥(17)은 제1 방향(즉, X축 방향)과 제2 방향(즉, Y축 방향)을 따라 어레이 배치되고, 복수 개의 톱니형 제1 반도체 기둥(17)은 지지 구조(15)를 통해 지지되며; 톱니형 제1 반도체 기둥(17)은 제3 방향(즉. Z축 방향)을 따라 순차적으로 번갈아 배열되는 제1 엠보싱 구조(21)와 제1 함몰 구조(20)를 포함한다.
본 발명의 실시예에 있어서, 제1 엠보싱 구조(21)가 Z축 방향에서의 투영 면적(S1)은 제1 함몰 구조(20)가 Z축 방향에서의 투영 면적(S2)보다 크다.
일부 실시예에 있어서, 제1 엠보싱 구조(21)는 사각 기둥, 다각형 기둥 또는 원형 기둥일 수 있고, 제1 함몰 구조(20)는 사각 기둥, 다각형 기둥 또는 원형 기둥일 수 있다.
일부 실시예에 있어서, 계속하여 도 6a~6d를 참조하면, 반도체 구조(100)는, 캐패시터 구조(22)를 더 포함하고, 캐패시터 구조(22)는 톱니형 제1 반도체 기둥(17) 사이에 충진된다. 캐패시터 구조(22)는 제1 전극층(221), 유전체층(222) 및 제2 전극층(223)을 포함한다.
일부 실시예에 있어서, 반도체 구조(100)는, 전도층(23)을 더 포함하고; 전도층(23)은 제2 전극층(223) 사이에 충진된다.
본 발명의 실시예에서 제공하는 반도체 구조는 상기 실시예에서의 반도체 구조의 형성 방법과 유사하며, 본 발명의 실시예에서 상세하게 공개하지 않은 기술 특징에 있어서, 상기 실시예를 참조하여 이해를 수행하고, 여기서 더이상 설명하지 않는다.
본 발명의 실시예에 있어서, 반도체 구조에서의 캐패시터 구조가 톱니형이므로, 캐패시터 구조 전극 사이의 유효 면적은 비교적 크고, 캐패시터 구조 캐패시턴스는 높으며, 이로써, 감지 엠프의 감지 효과를 향상시키고, 데이터의 유지 시간을 증가할 수 있다.
본 발명에서 제공된 몇 개의 실시예에 있어서, 개시된 기기와 방법은 비 타깃 방식을 통해 구현될 수 있음을 이해해야 한다. 전술한 기기 실시예는 다만 예시적일 뿐이고, 예를 들어, 유닛에 대한 분할은 다만 논리적 기능 분할이고, 실제로 구현될 경우 다른 분할 방식이 있을 수 있으며, 예를 들어, 복수 개의 유닛 또는 컴포넌트는 다른 시스템에 결합될 수 있거나, 또는 일부 특징을 무시하거나 실행하지 않을 수 있다. 또한, 나타내거나 논의되는 각 구성 요소는 서로 결합되거나 직접 결합된다.
본 발명에서 제공한 몇 개의 방법 또는 기기 실시예에서 언급된 특징은, 충돌되지 않는 경우 임의로 조합되어, 새로운 방법 실시예 또는 기기 실시예를 얻을 수 있다.
이상의 설명은 다만 본 발명의 일부 실시 형태일 뿐이고, 본 발명의 보호 범위는 이에 한정되지 않는다. 본 출원이 속하는 기술 분야의 통상의 기술자라면, 본 발명에서 개시된 기술적 범위 내의 변화 또는 교체가 모두 본 발명의 보호 범위 내에 속해야 함을 쉽게 알 수 있을 것이다. 따라서, 본 발명의 보호 범위는 특허청구범위의 보호 범위를 기준으로 해야 한다.
[산업상 실용 가능성]
본 발명의 실시예에서 제공하는 반도체 구조 및 그 형성 방법은, 캐패시터 구조가 톱니형 제1 반도체 기둥 사이의 공극에 형성되고, 톱니형의 제1 반도체 기둥이 비교적 큰 표면적을 가지므로, 형성된 캐패시터 구조 전극 사이의 유효 면적이 비교적 크고, 형성된 캐패시터 구조의 캐패시턴스가 높으며, 이로써, 감지 엠프의 감지 효과를 향상하고, 데이터의 유지 시간을 증가할 수 있다.

Claims (17)

  1. 반도체 구조의 형성 방법으로서,
    반도체 베이스를 제공하는 단계 - 상기 반도체 베이스에는 제1 방향을 따라 번갈아 배치되는 적층 구조와 분리 구조가 형성됨 - ;
    상기 적층 구조와 상기 분리 구조에 지지 구조를 형성 하는 단계;
    상기 적층 구조와 상기 분리 구조를 에칭하여, 상기 제1 방향과 제2 방향을 따라 어레이 배치되는 복수 개의 톱니형 제1 반도체 기둥을 형성하며, 상기 톱니형 제1 반도체 기둥 사이에는 공극이 형성되는 단계 - 상기 톱니형 제1 반도체 기둥은 제3 방향을 따라 순차적으로 번갈아 배열되는 제1 엠보싱 구조와 제1 함몰 구조를 포함하고, 상기 톱니형 제1 반도체 기둥은 상기 지지 구조를 통해 지지되며, 상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 둘씩 서로 수직되고, 상기 제2 방향은 상기 반도체 베이스의 윗 표면에 수직됨 - ; 및
    상기 공극에 캐패시터 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  2. 제1항에 있어서,
    상기 적층 구조는 상기 제2 방향을 따라 번갈아 적층된 제1 반도체층과 제2 반도체층을 포함하고;
    상기 톱니형 제1 반도체 기둥은,
    상기 적층 구조와 상기 분리 구조의 표면에 특정 패턴을 가지는 마스크층을 형성하는 단계 - 상기 특정 패턴은 제3 방향을 따라 순차적으로 배열되는 복수 개의 서브 패턴을 포함하고, 상기 서브 패턴은 일부 적층 구조와 일부 분리 구조를 노출시킴 - ; 및
    상기 서브 패턴에 의해 노출된 적층 구조에서의 제2 반도체층에 대해 리덕션 처리를 수행하여, 상기 제1 함몰 구조를 형성하는 단계 - 제2 반도체층의 미처리된 부분은 상기 제1 엠보싱 구조를 구성하고, 상기 제1 엠보싱 구조가 상기 제3 방향에서의 투영 면적은 상기 제1 함몰 구조가 상기 제3 방향에서의 투영 면적보다 큼 - 를 통해 형성되는 것을 특징으로 하는 반도체 구조의 형성 방법.
  3. 제2항에 있어서,
    상기 제1 함몰 구조를 형성하기 전, 상기 방법은,
    상기 마스크층을 통해, 상기 서브 패턴에 의해 노출된 분리 구조와 상기 서브 패턴에 의해 노출된 적층 구조에서의 상기 제1 반도체층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  4. 제3항에 있어서,
    상기 제1 함몰 구조를 형성한 후, 상기 방법은,
    상기 마스크층, 나머지의 상기 제1 반도체층 및 상기 분리 구조를 순차적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  5. 제2항에 있어서,
    상기 적층 구조와 상기 분리 구조는,
    상기 반도체 베이스에 초기 적층 구조를 형성하는 단계 - 상기 초기 적층 구조는 번갈아 적층된 상기 제1 반도체층과 상기 제2 반도체층을 포함함 - ;
    상기 초기 적층 구조를 그래픽화하여, 상기 적층 구조와 분리 그루브를 형성하는 단계; 및
    상기 분리 그루브에 분리 재료를 충진하여, 상기 분리 구조를 형성하는 단계를 통해 형성되는 것을 특징으로 하는 반도체 구조의 형성 방법.
  6. 제5항에 있어서,
    상기 초기 적층 구조를 그래픽화하여, 상기 적층 구조와 분리 그루브를 형성하는 단계는,
    상기 초기 적층 구조의 표면에 제1 기설정 패턴을 가지는 제1 마스크층을 형성하는 단계 - 상기 제1 기설정 패턴은 상기 제1 방향을 따라 순차적으로 배열되는 복수 개의 제1 기설정 서브 패턴을 포함하고, 상기 제1 기설정 패턴은 일부 초기 적층 구조를 노출시킴 - ; 및
    상기 제1 마스크층을 통해 상기 초기 적층 구조를 에칭하여, 상기 제1 기설정 서브 패턴에 의해 노출된 상기 초기 적층 구조를 제거하여, 상기 적층 구조와 상기 분리 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 적층 구조와 상기 분리 구조에 지지 구조를 형성하는 단계는,
    상기 적층 구조와 상기 분리 구조의 표면에 제2 기설정 패턴을 가지는 제2 마스크층을 형성하는 단계 - 상기 제2 기설정 패턴은 일부 적층 구조와 일부 분리 구조를 노출시킴 - ;
    상기 제2 마스크층을 통해, 노출된 분리 구조와 노출된 적층 구조에서의 제2 반도체층을 에칭하여 제거하여, 에칭 요홈을 형성하는 단계; 및
    상기 에칭 요홈에 지지 재료를 충진하여, 상기 지지 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  8. 제1항에 있어서,
    상기 공극에 캐패시터 구조를 형성하는 단계는,
    상기 톱니형 제1 반도체 기둥의 표면에 제1 전극층, 유전체층 및 제2 전극층을 순차적으로 형성하여, 상기 캐패시터 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  9. 제8항에 있어서,
    상기 방법은,
    상기 제2 전극층 사이의 공극에 전도 재료를 충진하여, 전도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  10. 제7항에 있어서,
    상기 제1 함몰 구조를 형성한 후, 상기 마스크층, 나머지의 상기 제1 반도체층 및 상기 분리 구조를 순차적으로 제거하기 전, 상기 방법은,
    상기 제1 함몰 구조에 대해 원주화 처리를 수행하여, 제1 원주를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  11. 제10항에 있어서,
    상기 마스크층, 상기 제1 반도체층 및 상기 분리 구조를 순차적으로 제거한 후, 상기 방법은,
    상기 제1 엠보싱 구조에 대해 원주화 처리를 수행하여, 제2 원주를 형성하는 단계를 더 포함하고; 상기 제1 원주와 상기 제2 원주는 함께 톱니형 제2 반도체 기둥을 구성하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  12. 제11항에 있어서,
    상기 방법은,
    상기 톱니형 제2 반도체 기둥 사이의 공극에 캐패시터 구조를 형성하여, 상기 반도체 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  13. 제12항에 있어서,
    상기 방법은,
    상기 톱니형 제1 반도체 기둥 또는 상기 톱니형 제2 반도체 기둥에 대해 이온 주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  14. 제13항에 있어서,
    상기 방법은,
    상기 톱니형 제1 반도체 기둥 또는 상기 톱니형 제2 반도체 기둥의 표면에 금속 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 형성 방법.
  15. 반도체 구조로서,
    상기 반도체 구조는,
    반도체 베이스;
    상기 반도체 베이스 표면에 위치하는 복수 개의 톱니형 제1 반도체 기둥과 지지 구조 - 복수 개의 상기 톱니형 제1 반도체 기둥은 제1 방향과 제2 방향을 따라 어레이 배치되며, 상기 지지 구조를 통해 지지되고, 상기 톱니형 제1 반도체 기둥은 제3 방향을 따라 순차적으로 번갈아 배열되는 제1 엠보싱 구조와 제1 함몰 구조를 포함하고, 상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 둘씩 서로 수직되고, 상기 제2 방향은 상기 반도체 베이스가 위치하는 평면에 수직됨 - ; 및
    상기 톱니형 제1 반도체 기둥 사이를 충진하기 위한 캐패시터 구조를 포함하는 것을 특징으로 하는 반도체 구조.
  16. 제15항에 있어서,
    상기 제1 엠보싱 구조가 상기 제3 방향에서의 투영 면적이 상기 제1 함몰 구조가 상기 제3 방향에서의 투영 면적보다 큰 것을 특징으로 하는 반도체 구조.
  17. 제15항 또는 제16항에 있어서,
    상기 캐패시터 구조는 제1 전극층, 유전체층 및 제2 전극층을 포함하고; 상기 반도체 구조는 전도층을 더 포함하며;
    상기 전도층은 상기 제2 전극층 사이에 충진되는 것을 특징으로 하는 반도체 구조.
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