KR20230170627A - 표시장치 - Google Patents

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KR20230170627A
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transistor
pixel
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박준현
김동우
문성재
조강문
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시장치는, 반도체층, 상기 반도체층의 소스영역과 드레인영역에 각각 전기적으로 연결된 제1 전극과 제2 전극, 및 상기 반도체층의 채널영역에 대응하며 서로 마주하는 제1 게이트전극과 제2 게이트전극을 포함하는 제1 트랜지스터; 및 제1 커패시터전극, 상기 제1 커패시터전극 상부의 제2 커패시터전극, 및 상기 제1 커패시터전극 하부의 제3 커패시터전극을 포함하는 커패시터;를 포함한다.

Description

표시장치{Display apparatus}
본 발명의 실시예들은 표시장치, 보다 구체적으로 더블 게이트 트랜지스터를 포함하는 표시장치에 관한 것이다.
유기 발광 디스플레이 장치, 액정 디스플레이 장치 등과 같은 디스플레이 장치는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터 및 복수의 배선을 포함하는 어레이 기판을 포함한다. 어레이 기판은 TFT, 커패시터, 및 배선 등의 미세 패턴으로 이루어지고, 상기 TFT, 커패시터 및 배선 간의 복잡한 연결에 의해 디스플레이 장치가 작동된다.
최근 콤팩트하고 해상도가 높은 디스플레이 장치에 대한 요구가 증가함에 따라, 디스플레이 장치에 포함된 TFT, 커패시터 및 배선들 간의 효율적인 공간 배치, 연결 구조, 구동 방식 및 구현되는 영상의 품질 개선에 대한 요구가 높아지고 있다.
본 발명의 실시예들은 트랜지스터의 특성을 향상시키고, 커패시터의 용량을 확보할 수 있는 표시장치를 제공한다.
본 발명의 일 실시예에 따른 표시장치는, 반도체층, 상기 반도체층의 소스영역과 드레인영역에 각각 전기적으로 연결된 제1 전극과 제2 전극, 및 상기 반도체층의 채널영역에 대응하며 서로 마주하는 제1 게이트전극과 제2 게이트전극을 포함하는 제1 트랜지스터; 및 제1 커패시터전극, 상기 제1 커패시터전극 상부의 제2 커패시터전극, 및 상기 제1 커패시터전극 하부의 제3 커패시터전극을 포함하는 커패시터;를 포함한다. 상기 제1 트랜지스터의 상기 제1 게이트전극이 상기 제1 전극 및 상기 제2 전극 중 하나와 전기적으로 연결되고, 상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나가 상기 제3 커패시터 전극과 전기적으로 연결된다.
상기 커패시터의 상기 제2 커패시터전극과 상기 제3 커패시터전극이 전기적으로 연결될 수 있다.
상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와, 상기 커패시터의 제2 커패시터전극이 화소전극에 전기적으로 연결될 수 있다.
상기 표시장치는, 상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와, 상기 커패시터의 제2 커패시터전극에 전기적으로 연결된 연결전극;을 더 포함하고, 상기 화소전극이 상기 연결전극에 전기적으로 연결될 수 있다.
상기 제1 트랜지스터의 제1 게이트전극은 상기 커패시터의 제3 커패시터전극으로부터 연장된 전극일 수 있다.
상기 제1 트랜지스터의 제2 게이트전극은 상기 커패시터의 제1 커패시터전극으로부터 연장된 전극일 수 있다.
상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나는 상기 커패시터의 제2 커패시터전극으로부터 연장된 전극일 수 있다.
상기 제1 트랜지스터의 제1 게이트전극과 상기 커패시터의 제3 커패시터전극이 동일층에 배치되고, 상기 제1 트랜지스터의 제2 게이트전극과 상기 커패시터의 제1 커패시터전극이 동일층에 배치되고, 상기 제1 트랜지스터의 제1 전극 및 제2 전극과 상기 커패시터의 제2 커패시터전극이 동일층에 배치될 수 있다.
상기 표시장치는, 상기 제1 트랜지스터의 제2 게이트전극과 데이터선 사이에 연결된 제2 트랜지스터;를 더 포함할 수 있다.
상기 제1 트랜지스터의 상기 제1 게이트전극에 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와 센싱선 사이에 연결된 제3 트랜지스터;를 더 포함할 수 있다.
상기 표시장치는, 상기 제1 트랜지스터에 연결된 발광소자;를 더 포함하고, 상기 발광소자가, 상기 제1 트랜지스터의 상기 제1 게이트전극에 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와 연결된 화소전극; 상기 화소전극을 마주하는 대향전극; 및 상기 화소전극과 상기 대향전극 사이의 발광층;을 포함할 수 있다.
상기 표시장치는, 상기 대향전극과 전기적으로 연결되고, 상기 제1 트랜지스터에 인접 배치된 전원선;을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 제1 전원선; 제2 전원선; 및 상기 제1 전원선에 전기적으로 연결된 제1 트랜지스터와 커패시터, 및 상기 제2 전원선과 전기적으로 연결된 발광소자를 포함하는 화소;를 포함한다. 상기 제1 트랜지스터는, 반도체층, 상기 반도체층의 소스영역과 드레인영역에 각각 전기적으로 연결된 제1 전극과 제2 전극, 및 상기 반도체층의 채널영역에 대응하며 서로 마주하는 제1 게이트전극과 제2 게이트전극을 포함하고, 상기 제1 트랜지스터의 상기 제1 게이트전극이 상기 제1 전극 및 상기 제2 전극 중 하나와 전기적으로 연결된다. 상기 제1 전원선은, 제1 방향으로 연장된 제1-1 전원선과 상기 제1 방향과 상이한 제2 방향으로 연장되고 상기 제1-1 전원선과 전기적으로 연결된 제1-2 전원선을 포함한다. 상기 제2 전원선은, 상기 제1 방향으로 연장된 제2-1 전원선과 상기 제2 방향으로 연장되고 상기 제2-1 전원선과 전기적으로 연결된 제2-2 전원선을 포함한다.
행마다 상기 제1 전원선의 상기 제1-2 전원선 및 상기 제2 전원선의 상기 제2-2 전원선 중 하나가 배치되고, 상기 제1-2 전원선과 상기 제2-2 전원선이 상기 제1 방향을 따라 교대로 배치될 수 있다.
상기 커패시터가, 제1 커패시터전극, 상기 제1 커패시터전극 상부의 제2 커패시터전극, 및 상기 제1 커패시터전극 하부의 제3 커패시터전극을 포함하고, 상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나가 상기 제3 커패시터 전극과 전기적으로 연결될 수 있다.
행마다 상기 제1 전원선의 상기 제1-2 전원선 및 상기 제2 전원선의 상기 제2-2 전원선이 배치될 수 있다.
상기 커패시터의 상기 제2 커패시터전극과 상기 제3 커패시터전극이 전기적으로 연결될 수 있다.
상기 발광소자가, 상기 제1 트랜지스터의 상기 제1 게이트전극에 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와 연결된 화소전극; 상기 화소전극을 마주하는 대향전극; 및 상기 화소전극과 상기 대향전극 사이의 발광층;을 포함하고, 상기 제2 전원선이 상기 대향전극과 전기적으로 연결될 수 있다.
상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와, 상기 커패시터의 제2 커패시터전극이 상기 화소전극에 전기적으로 연결될 수 있다.
상기 표시장치는, 상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와, 상기 커패시터의 제2 커패시터전극에 전기적으로 연결된 연결전극;을 더 포함하고, 상기 화소전극이 상기 연결전극에 전기적으로 연결될 수 있다.
본 발명의 실시예들은 더블 게이트 트랜지스터를 채용하여 트랜지스터의 특성을 향상시키고, 적은 면적으로 커패시터의 용량을 충분히 확보함으로써 영상 품질 저하를 방지하는 표시장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 구조를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시된 화소의 예를 나타내는 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 화소부의 배선 배열을 개략적으로 나타낸 도면이다.
도 4a는 본 발명의 일 실시예에 따른 도 3a에 도시된 화소의 평면도이다. 도 4b는 도 4a의 A-A'를 따라 자른 단면도이다. 도 4c는 도 4b의 일부에 대한 다른 예를 나타낸 단면도이다. 도 4d는 단위 화소의 배열을 나타낸 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 도 3b에 도시된 화소의 평면도이다. 도 5b는 도 5a의 B-B'를 따라 자른 단면도이다. 도 5c는 도 5b의 일부에 대한 다른 예를 나타낸 단면도이다. 도 5d는 단위 화소의 배열을 나타낸 평면도이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "대응하는" 또는 "대응하게"라는 용어는 문맥에 따라서 동일한 열 또는 행에 배치된다 또는 연결된다는 것을 의미할 수 있다. 예컨대, 제1 부재가 복수의 제2 부재들 중에서 "대응하는" 제2 부재에 연결된다는 것은 제1 부재와 동일 열 또는 동일 행에 배치된 제2 부재에 연결된다는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 구조를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치(10)는 주사 구동부(100), 데이터 구동부(200), 제어선 구동부(300), 센싱부(400), 화소부(500) 및 제어부(600)를 포함할 수 있다.
주사 구동부(100)는 제어부(600)의 제어에 대응하여 주사신호를 생성하고, 주사신호를 주사선들(SL1 내지 SLn)로 공급할 수 있다. 주사 구동부(100)는 주사선들(SL1 내지 SLn)로 주사신호를 순차적으로 공급할 수 있다. 주사선들(SL1 내지 SLn)로 주사신호가 순차적으로 공급되면 화소(PX)들이 수평 라인(행) 단위로 선택될 수 있다. 주사신호는 화소(PX)들에 포함된 트랜지스터가 턴-온될 수 있는 게이트 온 전압으로 설정될 수 있다.
데이터 구동부(200)는 제어부(600)로부터 공급되는 제2 데이터(Data2)에 대응하여 데이터신호를 생성하고, 데이터신호를 데이터선들(DL1 내지 DLm)로 공급할 수 있다. 데이터선들(DL1 내지 DLm)로 공급된 데이터신호는 주사신호에 의하여 선택된 화소(PX)들로 공급될 수 있다. 화소(PX)들은 데이터신호에 대응하여 소정 휘도의 빛을 방출하고, 이에 따라 화소부(500)에서 소정의 영상이 표시된다.
제2 데이터(Data2)는 화소부(500)에 표시하고자 하는 영상에 대응하여 외부로부터 입력되는 제1 데이터(Data1)에 기초한 값으로서, 특히 화소(PX) 각각에 포함된 구동 트랜지스터의 편차가 보상될 수 있도록 제1 데이터(Data1)를 변경한 값으로 설정될 수 있다.
제어선 구동부(300)는 제어부(600)의 제어에 대응하여 제어선들(CL1 내지 CLn)로 제어신호를 공급한다. 제어선 구동부(300)는 화소(PX) 각각의 특성정보가 센싱되는 기간(센싱 기간) 동안 제어선들(CL1 내지 CLn)로 제어신호를 순차적으로 공급할 수 있다. 제어신호는 화소(PX)들에 포함된 트랜지스터가 턴-온 될 수 있는 게이트 온 전압으로 설정될 수 있다. 제어신호를 공급받은 화소(PX)들은 센싱선들(SENL1 내지 SENLm)에 전기적으로 연결될 수 있다.
본 발명의 실시예에서 반드시 제어선 구동부(300)가 구비되어야만 하는 것은 아니다. 예를 들어, 제어선 구동부(300)를 대신하여 주사 구동부(100)가 제어선들(CL1 내지 CLn)로 제어신호를 공급할 수도 있다. 또한, 별도의 제어선들(CL1 내지 CLn)을 형성하는 대신, 주사선들(S1 내지 Sn)을 이용하여 센싱기간 동안 화소(PX)들과 센싱선들(SENL1 내지 SENLm)의 전기적 연결을 제어할 수도 있다.
센싱부(400)는 센싱선들(SENL1 내지 SENLm)에 연결될 수 있다. 센싱부(400)는 센싱선들(SENL1 내지 SENLm) 각각의 편차정보(즉, 채널의 편차정보)를 센싱할 수 있다. 예를 들어, 센싱부(400)는 센싱선들(SENL1 내지 SENLm) 각각에 형성된 기생 커패시터의 용량을 각 채널의 편차정보로서 센싱할 수 있다. 센싱부(400)는 센싱된 채널의 편차정보를 이용하여 화소(PX) 각각의 특성정보를 나타내는 센싱 데이터를 생성할 수 있다. 특성정보는 각 화소(PX)의 구동 트랜지스터의 문턱전압 정보, 이동도 정보 및/또는 유기 발광 다이오드의 열화정보를 포함할 수 있다.
화소부(500)에는 복수의 화소(PX)들이 배열될 수 있다. 각 화소(PX)는 복수의 주사선들(SL1 내지 SLn) 중 대응하는 주사선, 복수의 제어선들(CL1 내지 CLn) 중 대응하는 제어선, 복수의 센싱선들(SENL1 내지 SENLm) 중 대응하는 센싱선 및 복수의 데이터선들(DL1 내지 DLm) 중 대응하는 데이터선에 연결될 수 있다. 화소부(500)는 소정의 영상을 표시하는 표시영역으로 설정될 수 있다. 각 화소(PX)는 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 공급받을 수 있다. 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)은 상이한 전압일 수 있다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다. 예를 들어, 제1 전원전압(ELVDD)은 양전압이고, 제2 전원전압(ELVSS)은 음전압 또는 그라운드 전압일 수 있다. 본 명세서에서, 화소(PX)는 주로 하나의 서브화소를 의미한다. 그러나, 본 발명은 이에 한정되지 않으며, 화소(PX)는 복수의 서브화소들을 포함하는 하나의 단위 화소를 의미할 수도 있다. 즉, 본 명세서에서 화소(PX)라고 기재되어 있더라도, 이는 하나의 서브화소로 해석될 수도 있고, 하나의 단위 화소를 구성하는 복수의 서브화소들로 해석될 수도 있다. 서브화소는 발광소자 및 발광소자에 전기적으로 연결된 화소회로를 포함할 수 있다.
제어부(600)는 주사 구동부(100), 데이터 구동부(200), 제어선 구동부(300), 센싱부(400)를 제어할 수 있다. 제어부(600)는 센싱부(400)로부터의 센싱 데이터를 이용하여 제1 데이터(Data1)를 특성편차가 보상된 제2 데이터(Data2)로 변환할 수 있다.
주사 구동부(100), 데이터 구동부(200), 제어선 구동부(300), 센싱부(400) 및/또는 제어부(600)는 화소부(500)와 함께 기판 상에 직접 형성되거나 별도의 구성 요소(예를 들어, 회로 기판(circuit board))를 통해 화소부(500)와 연결될 수 있다. 다른 실시예에서, 주사 구동부(100), 데이터 구동부(200), 제어선 구동부(300), 센싱부(400) 및 제어부(600) 중 일부는 화소부(500)와 함께 기판 상에 직접 형성되고, 나머지는 별도의 구성 요소(예를 들어, 회로 기판(circuit board))를 통해 화소부(500)와 연결될 수 있다.
도 2는 도 1에 도시된 화소의 예를 나타내는 도면이다. 도 2에서는 설명의 편의를 위하여 제m 데이터선(DLm) 및 제n 주사선(SLn)에 연결된 화소를 예로 설명한다.
도 2를 참조하면, 본 발명의 실시예에 의한 화소(PX)는 발광소자 및 화소회로(510)를 포함할 수 있다. 발광소자는 유기발광다이오드(OLED)일 수 있다.
유기발광다이오드(OLED)의 화소전극(애노드전극)은 화소회로(510)에 연결되고, 대향전극(캐소드전극)은 제2 전원전압(ELVSS)에 연결될 수 있다. 유기발광다이오드(OLED)는 화소회로(510)로부터 공급되는 전류량에 상응하는 휘도로 발광할 수 있다.
화소회로(510)는 데이터신호에 대응하여 제1 전원전압(ELVDD)으로부터 유기발광다이오드(OLED)를 경유하여 제2 전원전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 화소회로(510)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1) 내지 제3 트랜지스터(M3) 중 적어도 하나의 트랜지스터는 산화물 반도체로 구성된 활성층을 포함하는 산화물 반도체 박막 트랜지스터일 수 있다. 제1 트랜지스터(M1) 내지 제3트랜지스터(M3) 중 적어도 하나의 트랜지스터는 폴리 실리콘으로 구성된 활성층을 포함하는 실리콘 반도체 박막 트랜지스터일 수 있다. 트랜지스터의 타입에 따라 제1 전극은 소스전극 및 드레인전극 중 하나일 수 있고, 제2 전극은 소스전극 및 드레인전극 중 다른 하나일 수 있다.
제1 트랜지스터(M1)의 제1 전극은 제1 전원전압(ELVDD)에 연결되고, 제2 전극은 유기발광다이오드(OLED)의 화소전극에 연결될 수 있다. 제1 트랜지스터(M1)는 2개의 게이트전극을 갖는 더블 게이트 트랜지스터일 수 있다. 제1 트랜지스터(M1)의 제1 게이트전극과 제2 게이트전극은 절연층을 사이에 두고 서로 대향되게 위치할 수 있다. 제1 트랜지스터(M1)의 제1 게이트전극은 인가되는 전압에 대응하여 제1 트랜지스터(M1)의 문턱전압을 쉬프트시킬 수 있다. 이에 따라 제1 트랜지스터(M1)의 특성 변화를 보상할 수 있다. 제1 트랜지스터(M1)의 제1 게이트전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(M1)의 제1 게이트전극은 제1 트랜지스터(M1)의 제2 전극에 인가되는 전압이 인가됨으로써, 제1 트랜지스터(M1)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율(기울기)이 작아져 제1 트랜지스터(M1)의 출력 포화(output saturation) 특성을 향상시킬 수 있다. 제1 트랜지스터(M1)의 제2 게이트전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 제1 전원전압(ELVDD)으로부터 유기발광다이오드(OLED)를 경유하여 제2 전원전압(ELVSS)으로 흐르는 전류량을 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(M2)의 제1 전극은 데이터선(DLm)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트전극은 주사선(SLn)에 연결될 수 있다. 제2 트랜지스터(M2)는 주사선(SLn)으로 주사신호가 공급될 때 턴-온되어 데이터선(DLm)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제3 트랜지스터(M3)의 제1 전극은 제1 트랜지스터(M1)의 제2 전극에 연결되고, 제2 전극은 센싱선(SENLm)에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트전극은 제어선(CLn)에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(CLn)으로 제어신호가 공급될 때 턴-온되어 센싱선(SENLm)과 제1 트랜지스터(M1)의 제2 전극을 전기적으로 연결시킬 수 있다. 제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 특성정보를 센싱할 수 있다.
커패시터(Cst)는 제1 노드(N1)와 제1 트랜지스터(M1)의 제2 전극에 사이에 연결되어 제1 노드(N1)의 전압을 저장할 수 있다. 커패시터(Cst)의 제1 전극은 제1 트랜지스터(M1)의 제2 게이트전극에 연결되고, 제2 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다.
도 2에서는 트랜지스터들(M1 내지 M3)을 NMOS로 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 트랜지스터들(M1 내지 M3) 중 적어도 하나는 PMOS로 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 화소부의 배선 배열을 개략적으로 나타낸 도면이다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 화소부(500A)에는 복수의 화소(PX1)들이 제1 방향 및 제2 방향으로 배열될 수 있다. 화소(PX1)는 주사선(SL), 데이터선(DL), 센싱선(SENL), 제어선(CL)에 연결될 수 있다. 화소(PX1)는 제1 전원선(VDL) 및 제2 전원선(VSL)에 연결될 수 있다.
제1 전원선(VDL)은 제1 방향을 따라 연장된 제1-1 전원선(VDL1) 및 제2 방향을 따라 연장되고 제1-1 전원선(VDL1)과 연결된 제1-2 전원선(VDL2)을 포함할 수 있다. 제2 전원선(VSL)은 제1 방향을 따라 연장된 제2-1 전원선(VSL1) 및 제2 방향을 따라 연장되고 제2-1 전원선(VSL1)과 연결된 제2-2 전원선(VSL2)을 포함할 수 있다.
제1-1 전원선(VDL1)과 제2-1 전원선(VSL1)은 화소(PX)의 좌측 또는 우측에 병렬로 배치될 수 있다. 도 3a는 제1-1 전원선(VDL1)과 제2-1 전원선(VSL1)이 화소(PX)의 좌측에 병렬로 배치된 예이다. 제2-1 전원선(VSL1)은 제1-1 전원선(VDL1)의 외측에 배치될 수 있다. 제1-2 전원선(VDL2) 및 제2-2 전원선(VSL2)은 제1 방향을 따라 행 단위로 교대로 배치될 수 있다. 예를 들어, 홀수행의 화소(PX)들은 제2-2 전원선(VSL2)과 연결되고, 짝수행의 화소(PX)들은 제1-2 전원선(VDL2)에 연결될 수 있다. 또는, 짝수행의 화소(PX)들은 제2-2 전원선(VSL2)과 연결되고, 헐수행의 화소(PX)들은 제1-2 전원선(VDL2)에 연결될 수도 있다.
데이터선(DL) 및 센싱선(SENL)은 제1 방향으로 연장될 수 있다. 데이터선(DL)과 센싱선(SENL)은 화소(PX)의 우측 또는 좌측에 병렬로 배치될 수 있다. 도 3a는 데이터선(DL)과 센싱선(SENL)이 화소(PX)의 우측에 병렬로 배치된 예이다. 센싱선(SENL)은 데이터선(DL)의 외측에 배치될 수 있다.
주사선(SL) 및 제어선(CL)은 제2 방향으로 연장될 수 있다. 주사선(SL)은 화소(PX)의 상측에 배치되고, 제어선(CL)은 화소(PX)의 하측에 배치될 수 있다.
도 3b에 도시된 화소부(500B)에는 복수의 화소(PX2)들이 배열될 수 있다. 각 화소(PX2)는 주사선(SL), 데이터선(DL), 센싱선(SENL), 제어선(CL)에 연결될 수 있다. 화소(PX2)는 제1 전원선(VDL) 및 제2 전원선(VSL)에 연결될 수 있다. 도 3b는 제1-2 전원선(VDL2) 및 제2-2 전원선(VSL2)이 행마다 배치된 예로서, 그 외 배선 배열은 도 3a와 유사하다.
도 4a는 본 발명의 일 실시예에 따른 도 3a에 도시된 화소의 평면도이다. 도 4b는 도 4a의 A-A'를 따라 자른 단면도이다. 도 4c는 도 4b의 일부에 대한 다른 예를 나타낸 단면도이다. 도 4d는 단위 화소의 배열을 나타낸 평면도이다. 도 4b에서 패드부의 패드전극을 함께 도시하였다.
도 4a 및 도 4b를 참조하면, 일 실시예에 따른 화소(PX1)는 기판(50) 상에 구비된 제1 내지 제3 트랜지스터(M1 내지 M3)와 커패시터(Cst)를 포함하는 화소회로와, 유기발광다이오드(OLED)를 포함할 수 있다. 제1 내지 제3 트랜지스터(M1 내지 M3)는 각각 두 개의 트랜지스터가 병렬 연결된 구조를 가질 수 있다. 기판(50) 상에 도전층이 배치되고, 도전층은 제1 트랜지스터(M1)의 바텀 게이트전극으로 기능할 수 있다.
제1 트랜지스터(M1)는 더블 게이트 트랜지스터일 수 있다. 제1 트랜지스터(M1)는 바텀 게이트전극으로서 제1 게이트전극(601), 탑 게이트전극으로서 제2 게이트전극(603), 반도체층(602), 제1 전극(604) 및 제2 전극(605)을 포함할 수 있다. 제1 게이트전극(601)과 반도체층(602) 사이에 제1 절연층(51)이 배치될 수 있다. 반도체층(602)과 제2 게이트전극(603) 사이에 제2 절연층(52)이 배치될 수 있다. 제1 게이트전극(601)과 제2 게이트전극(603)은 적어도 반도체층(602)의 소스 영역과 드레인 영역 사이의 채널 영역에 대응하게 구비될 수 있다.
제2 게이트전극(603) 상부에 제3 절연층(53)이 배치되고, 제3 절연층(53) 상부에 제1 전극(604) 및 제2 전극(605)이 배치될 수 있다. 제1 전극(604) 및 제2 전극(605) 상부에 제4 절연층(54)이 배치될 수 있다. 제1 전극(604)은 컨택홀(CNT1)을 통해 반도체층(602)의 소스 영역 및 드레인 영역 중 하나와 컨택하여 전기적으로 연결되고, 제2 전극(605)은 컨택홀(CNT2)을 통해 반도체층(602)의 소스 영역 및 드레인 영역 중 다른 하나와 컨택하여 전기적으로 연결될 수 있다. 제2 전극(605)은 컨택홀(CNT3)을 통해 제1 게이트전극(601)과 컨택하여 전기적으로 연결될 수 있다. 제1 전극(604)은 컨택홀(CNT5)을 통해 제4 절연층(54) 상부의 제1-1 전원선(VDL1)과 컨택하여 전기적으로 연결될 수 있다. 본 발명의 실시예는 소정 전압이 인가되는 제1 게이트전극(601)을 구비하여, 제1 트랜지스터(M1)의 백 채널 전위가 안정적으로 유지되도록 할 수 있다. 제1 게이트전극(601)은 차폐층으로도 기능할 수 있다. 즉, 제1 게이트전극(601)은 제1 트랜지스터(M1)가 외광 및/또는 주변의 전압 변동에 의해 영향을 받지 않으면서 트랜지스터 특성을 향상시킬 수 있다.
제2 트랜지스터(M2)는 게이트전극(613), 반도체층(612), 제1 전극(614) 및 제2 전극(615)을 포함할 수 있다. 반도체층(612)과 게이트전극(613) 사이에 제2 절연층(52)이 배치될 수 있다. 게이트전극(613)은 반도체층(612)의 소스 영역과 드레인 영역 사이의 채널 영역에 대응하게 구비될 수 있다. 게이트전극(613)은 적어도 하나의 연결전극을 이용하여 주사선(SL)과 전기적으로 연결될 수 있다. 게이트전극(613)과 컨택홀을 통해 컨택하는 제3 절연층(53) 상부의 연결전극 및 주사선(SL)과 컨택홀을 통해 컨택하는 제4 절연층(54) 상부의 연결전극이 컨택홀을 통해 서로 컨택함으로써 전기적으로 연결될 수 있다.
게이트전극(613) 상부에 제3 절연층(53)이 배치되고, 제3 절연층(53) 상부에 제1 전극(614) 및 제2 전극(615)이 배치될 수 있다. 제1 전극(614) 및 제2 전극(615) 상부에 제4 절연층(54)이 배치될 수 있다. 제1 전극(614)은 컨택홀을 통해 반도체층(612)의 소스 영역 및 드레인 영역 중 하나와 컨택하여 전기적으로 연결되고, 제2 전극(615)은 컨택홀을 통해 반도체층(612)의 소스 영역 및 드레인 영역 중 다른 하나와 컨택하여 전기적으로 연결될 수 있다. 제1 전극(614)은 컨택홀을 통해 데이터선(DL)과 컨택하여 전기적으로 연결될 수 있다. 제2 전극(615)은 컨택홀을 통해 커패시터(Cst)의 제1 전극(701)과 전기적으로 연결될 수 있다.
제3 트랜지스터(M3)는 게이트전극(623), 반도체층(622), 제1 전극(624) 및 제2 전극(625)을 포함할 수 있다. 반도체층(622)과 게이트전극(623) 사이에 제2 절연층(52)이 배치될 수 있다. 게이트전극(623)은 반도체층(622)의 소스 영역과 드레인 영역 사이의 채널 영역에 대응하게 구비될 수 있다. 제3 트랜지스터(M3)의 반도체층(622)은 제2 트랜지스터(M2)의 반도체층(612)으로부터 연장되어 일체로 형성될 수 있다. 게이트전극(623)은 적어도 하나의 연결전극을 이용하여 제어선(CL)과 연결될 수 있다. 게이트전극(623)과 컨택홀을 통해 컨택하는 제3 절연층(53) 상부의 연결전극 및 제어선(CL)과 컨택홀을 통해 컨택하는 제4 절연층(54) 상부의 연결전극이 컨택홀을 통해 서로 컨택함으로써 전기적으로 연결될 수 있다.
게이트전극(623) 상부에 제3 절연층(53)이 배치되고, 제3 절연층(53) 상부에 제1 전극(624) 및 제2 전극(625)이 배치될 수 있다. 제1 전극(624) 및 제2 전극(625) 상부에 제4 절연층(54)이 배치될 수 있다. 제1 전극(624)은 컨택홀을 통해 반도체층(632)의 소스 영역 및 드레인 영역 중 하나와 컨택하여 전기적으로 연결되고, 제2 전극(625)은 컨택홀을 통해 반도체층(622)의 소스 영역 및 드레인 영역 중 다른 하나와 컨택하여 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)의 제1 전극(624)은 제1 트랜지스터(M1)의 제2 전극(605)과 일체로 형성될 수 있다. 즉, 제3 트랜지스터(M3)의 제1 전극(624)은 컨택홀(CNT2)을 통해 반도체층(632)의 소스 영역 및 드레인 영역 중 하나와 컨택하여 전기적으로 연결될 수 있다. 제2 전극(625)은 컨택홀을 통해 연결전극(CE2)과 컨택하고, 연결전극(CE2)은 센싱선(SENL)과 컨택홀을 통해 컨택하는 연결선(CSENL)과 컨택하여 전기적으로 연결될 수 있다. 이에 따라 제2 전극(625)은 센싱선(SENL)과 전기적으로 연결될 수 있다. 연결선(CSENL)은 제2 절연층(52) 상부에서 제2 방향으로 연장되고, 연결전극(CE2)은 제4 절연층(54) 상부에서 제1 방향으로 연장되며 제어선(CL)을 가로지를 수 있다.
주사선(SL) 및 제어선(CL)은 제2 절연층(52) 상부에서 제2 방향으로 연장될 수 있다. 제1-1 전원선(VDL1)과 제2-1 전원선(VSL1)은 제4 절연층(54) 상부에서 제1 방향으로 연장될 수 있다. 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 제3 절연층(53) 상부에서 제2 방향으로 연장될 수 있다. 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 행 단위로 교대로 배치될 수 있다. 제2-1 전원선(VSL1)과 제2-2 전원선(VSL2)은 컨택홀(CNT4)을 통해 전기적으로 연결될 수 있다. 도시되지 않았으나 이웃하는 행의 제1-1 전원선(VDL1)과 제1-2 전원선(VDL2)은 컨택홀을 통해 전기적으로 연결될 수 있다. 제2-1 전원선(VSL1)은 제1-1 전원선(VDL1)보다 큰 폭 및 큰 면적을 가질 수 있다. 제2-2 전원선(VSL2)은 제1-2 전원선(VDL2)보다 큰 폭 및 큰 면적을 가질 수 있다.
커패시터(Cst)는 제1 전극(701) 및 제2 전극(702)을 포함할 수 있다. 제1 전극(701)은 제2 절연층(52) 상부에 배치되고, 제2 전극(702)은 제1 전극(701)을 커버하며 제3 절연층(53) 상부에 배치될 수 있다. 제1 전극(701)의 일부로부터 연장된 부분은 제1 트랜지스터(M1)의 제2 게이트전극(603)으로 기능하고, 다른 일부로부터 연장된 부분은 제2 트랜지스터(M2)의 제2 전극(615)과 전기적으로 연결될 수 있다. 제2 전극(702)의 일 단으로부터 연장된 부분은 제1 트랜지스터(M1)의 제2 전극(605)으로 기능하고, 타 단으로부터 연장된 부분은 연결전극(CE3)과 전기적으로 연결될 수 있다.
제1-1 전원선(VDL1)과 제2-1 전원선(VSL1) 상부에 제5 절연층(55)이 배치될 수 있다. 제5 절연층(55) 상부에 화소전극(801)이 배치될 수 있다. 화소전극(801)은 컨택홀(CNT7)을 통해 연결전극(CE3)과 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(M1)의 제1 게이트전극(601)은 화소전극(801)에 인가되는 전압을 인가받을 수 있다.
화소전극(801)의 가장자리를 덮으며 제5 절연층(55) 상부에 제6 절연층(56)이 배치될 수 있다. 화소전극(801)의 상부에 발광층을 포함하는 중간층(802)이 배치될 수 있다. 중간층(802) 상부에 화소전극(801)을 마주하는 대향전극(803)이 배치될 수 있다. 대향전극(803)은 컨택홀(CNT8)을 통해 제2-1 전원선(VSL1)과 컨택하여 전기적으로 연결될 수 있다. 발광다이오드(OLED)는 전면 발광소자일 수 있다.
표시영역 주변의 비표시영역에 패드부(PAD1)가 구비되고, 패드부(PAD1)에는 제4 절연층(54) 상부의 패드전극(901)이 구비될 수 있다. 패드전극(901) 상부의 제5 절연층(55) 및 제6 절연층(56)은 제거되어 패드전극(901)의 일부가 외부에 노출될 수 있다.
제1 절연층(51) 내지 제6 절연층(56)은 무기물 및/또는 유기물을 포함하는 단층 또는 다층으로 형성될 수 있다.
도 4b에서는 제2 절연층(52)이 기판(50)의 전면에 형성된 예를 도시하였으나, 도 4c에 도시된 바와 같이, 제2 절연층(52)이 게이트전극(603, 613, 623)의 폭과 실질적으로 동일하고, 커패시터(Cst)의 제1 전극(701)의 폭과 실질적으로 동일하게 형성될 수 있다. 예를 들어, 제2 절연층(52)은 게이트전극(603, 613, 623) 및 커패시터(Cst)의 제1 전극(701)과 동일 마스크 공정을 통해 형성될 수 있으며, 따라서 제2 절연층(52)의 측면과 게이트전극(603, 613, 623) 및 커패시터(Cst)의 제1 전극(701)의 측면은 일치하고, 동일한 평면상에 배치될 수 있다.
도 4d는 단위 화소(PX1)를 구성하는 제1 서브화소(SPX11), 제2 서브화소(SPX12), 제3 서브화소(SPX13)와 배선 배치를 도시한다. 제1 내지 제3 서브화소(SPX11 내지 SPX13)는 동일 행에 인접하게 배치될 수 있다. 제1 서브화소(SPX11)는 제1 열에 배치되고, 제2 서브화소(SPX12)는 제2 열에 배치되고, 제3 서브화소(SPX13)는 제3 열에 배치될 수 있다. 제1 서브화소(SPX11)는 제1 색을 발광하는 화소, 제2 서브화소(SPX12)는 제2 색을 발광하는 화소, 제3 서브화소(SPX13)는 제3 색을 발광하는 화소일 수 있다. 제1 서브화소(SPX11)는 적색 화소이고, 제2 서브화소(SPX12)는 녹색 화소이고, 제3 서브화소(SPX13)는 청색 화소일 수 있다. 본 발명의 실시예는 이에 한정되지 않고, 단위 화소(PX1)는 서로 다른 색을 발광하는 하나 이상의 서브화소들을 포함할 수 있다.
도 4d를 참조하면, 단위 화소(PX1)마다 제2-1 전원선(VSL1)이 화소(PX)의 좌측에 제1 방향으로 연장되며 배치되고, 센싱선(SENL)이 화소(PX1)의 우측에 제1 방향으로 연장되며 배치될 수 있다. 제1 내지 제3 서브화소(SPX11 내지 SPX13) 각각의 좌측에 제1-1 전원선(VDL1)이 제1 방향으로 연장되며 배치되고, 우측에 데이터선(DL)이 제1 방향으로 연장되며 배치될 수 있다. 제2-1 전원선(VSL1)은 제1 서브화소(SPX11)의 좌측에 배치된 제1-1 전원선(VDL1)의 외측에 배치될 수 있다. 센싱선(SENL)은 제3 서브화소(SPX13)의 우측에 배치된 데이터선(DL)의 외측에 배치될 수 있다. 센싱선(SENL)은 제2 방향으로 연장되는 연결선(CSENL)과 전기적으로 연결될 수 있다. 연결선(CSENL)은 제1 내지 제3 서브화소(SPX11 내지 SPX13) 각각의 제3 트랜지스터(M3)의 제2 전극과 연결전극(CE2)을 이용하여 전기적으로 연결될 수 있다. 화소(PX)에는 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2) 중 하나가 제1 방향을 따라 연장되며 배치될 수 있다. 즉, 제1 내지 제3 서브화소(SPX11 내지 SPX13)는 제1-2 전원선(VDL2) 또는 제2-2 전원선(VSL2)과 연결될 수 있다. 도 4d의 실시예에서는 첫번째 행의 화소(PX)는 제2-2 전원선(VSL2)과 연결되고, 두번째 행의 화소(PX)는 제1-2 전원선(VDL2)과 연결되어 있다.
제1 내지 제3 서브화소(SPX11 내지 SPX13) 각각은 동일한 주사선(SL) 및 제어선(CL)에 연결될 수 있다. 주사선(SL)은 제2 방향으로 연장되며 제1 내지 제3 서브화소(SPX11 내지 SPX13)의 상측에 배치될 수 있다. 주사선(SL)은 제1 내지 제3 서브화소(SPX11 내지 SPX13) 각각의 제2 트랜지스터(M2)의 게이트전극과 적어도 하나의 연결전극을 이용하여 전기적으로 연결될 수 있다. 제어선(CL)은 제2 방향으로 연장되며 제1 내지 제3 서브화소(SPX11 내지 SPX13)의 하측에 배치될 수 있다. 제어선(CL)은 제1 내지 제3 서브화소(SPX11 내지 SPX13) 각각의 제3 트랜지스터(M3)의 게이트전극과 적어도 하나의 연결전극을 이용하여 전기적으로 연결될 수 있다.
제1 내지 제3 서브화소(SPX11 내지 SPX13) 각각의 커패시터(Cst)의 용량(사이즈)은 상이할 수 있다. 제1 내지 제3 서브화소(SPX11 내지 SPX13) 각각의 커패시터(Cst)의 제1 전극(701)의 면적을 달리함으로써 제1 전극(701)을 커버하는 제2 전극(702)과의 중첩 면적을 달리하고, 이에 따라 커패시터(Cst)의 용량이 달라질 수 있다. 커패시터(Cst)의 용량은 서브화소의 발광특성을 고려하여 결정될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 도 3b에 도시된 화소의 평면도이다. 도 5b는 도 5a의 B-B'를 따라 자른 단면도이다. 도 5c는 도 5b의 일부에 대한 다른 예를 나타낸 단면도이다. 도 5d는 단위 화소의 배열을 나타낸 평면도이다. 도 5b에서 패드부의 패드전극을 함께 도시하였다. 도 5a에 도시된 화소(PX2)는 커패시터(Cst)의 구조 및 전원선의 배치가 도 4a에 도시된 화소(PX1)와 상이하고, 그 외 구조는 동일하다. 이하에서는 도 4a 내지 도 4d와 차이점을 중심으로 설명하겠다.
도 5a 및 도 5b를 참조하면, 일 실시예에 따른 화소(PX2)는 기판(50) 상에 구비된 제1 내지 제3 트랜지스터(M1 내지 M3)와 커패시터(Cst)를 포함하는 화소회로와, 유기발광다이오드(OLED)를 포함할 수 있다. 기판(50) 상에 도전층이 배치되고, 도전층은 일부가 제1 트랜지스터(M1)의 바텀 게이트전극으로 기능하고, 다른 일부가 커패시터(Cst)의 일 전극으로 기능할 수 있다.
제1 내지 제3 트랜지스터(M1 내지 M3)는 각각 두 개의 트랜지스터가 병렬 연결된 구조를 가질 수 있다. 커패시터(Cst)는 두 개의 커패시터가 병렬 연결된 구조를 가질 수 있다. 제1 트랜지스터(M1)는 더블 게이트 트랜지스터일 수 있다.
커패시터(Cst)는 제1 전극(701), 제2 전극(702) 및 제3 전극(703)을 포함할 수 있다. 제3 전극(703)과 제1 전극(701) 사이에 제1 절연층(51) 및 제2 절연층(52)이 배치되고, 제1 전극(701)과 제2 전극(702) 사이에 제3 절연층(53)이 배치될 수 있다. 제3 전극(703)은 기판(50) 상부에 배치되고, 제1 전극(701)은 제3 전극(703)을 커버하며 제2 절연층(52) 상부에 배치되고, 제2 전극(702)은 제1 전극(701)을 커버하며 제3 절연층(53) 상부에 배치될 수 있다. 제1 전극(701)의 일부로부터 연장된 부분은 제1 트랜지스터(M1)의 제2 게이트전극(603)으로 기능하고, 타 부분으로부터 연장된 부분은 제2 트랜지스터(M2)의 제2 전극(615)과 전기적으로 연결될 수 있다. 제2 전극(702)의 일 단으로부터 연장된 부분은 제1 트랜지스터(M1)의 제2 전극(605)으로 기능하고, 타 단으로부터 연장된 부분은 연결전극(CE3)과 전기적으로 연결될 수 있다. 제3 전극(703)으로부터 연장된 부분은 제1 트랜지스터(M1)의 제1 게이트전극(601)으로 기능할 수 있다. 제3 전극(703)은 컨택홀(CNT3)을 통해 제2 전극(702)과 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(M1)의 제1 게이트전극(601) 및 커패시터(Cst)의 제3 전극(703)은 화소전극(801)에 인가되는 전압을 인가받을 수 있다.
제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 행마다 배치될 수 있다. 제2-1 전원선(VSL1)과 제2-2 전원선(VSL2)은 컨택홀(CNT4)을 통해 전기적으로 연결될 수 있다. 제1-1 전원선(VDL1)과 제1-2 전원선(VDL2)은 컨택홀(CNT9)을 통해 전기적으로 연결될 수 있다. 제2-1 전원선(VSL1)은 제1-1 전원선(VDL1)보다 큰 폭 및 큰 면적을 가질 수 있다. 제2-2 전원선(VSL2)은 제1-2 전원선(VDL2)보다 큰 폭 및 큰 면적을 가질 수 있다.
비표시영역의 패드부(PAD2)에는 제4 절연층(54) 상부에 패드전극(901)이 구비될 수 있다. 패드전극(901) 상부의 제5 절연층(55) 및 제6 절연층(56)은 제거되어 패드전극(901)의 일부가 외부에 노출될 수 있다.
도 5a에 도시된 화소(PX2)는, 도 4a에 도시된 화소(PX1)에 비해 적은 면적으로 커패시터 용량을 충분히 확보할 수 있고, 이에 따라 제2 전원선(VSL)의 제2-2 전원선(VSL2)을 행마다 배치할 수 있어 제2 전원전압(ELVSS)의 전압강하를 방지할 수 있다.
도 5b에서는 제2 절연층(52)이 기판(50)의 전면에 형성된 예를 도시하였으나, 도 5c에 도시된 바와 같이, 제2 절연층(52)이 게이트전극(603, 613, 623)의 폭과 실질적으로 동일하고, 커패시터(Cst)의 제1 전극(701)의 폭과 실질적으로 동일하게 형성될 수 있다.
도 5d는 단위 화소(PX2)를 구성하는 제1 서브화소(SPX21), 제2 서브화소(SPX22), 제3 서브화소(SPX23)와 배선 배치를 도시한다. 도 5d를 참조하면, 제1 내지 제3 서브화소(SPX21 내지 SPX23) 각각의 커패시터(Cst)는 제3 전극(703)과 제1 전극(701)에 의한 커패시터와 제1 전극(701)과 제2 전극(702)에 의한 커패시터가 병렬 연결된 구조를 가짐으로써, 도 4a에 도시된 커패시터(Cst)보다 적은 면적으로 큰 용량을 확보할 수 있다. 이에 따라 행마다 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)을 모두 배치할 수 있는 공간이 확보될 수 있다. 제1 내지 제3 서브화소(SPX21 내지 SPX23) 각각의 커패시터(Cst)의 용량(사이즈)은 상이할 수 있다.
화소(PX2)마다 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)이 제1 방향을 따라 연장되며 배치될 수 있다. 즉, 제1 내지 제3 서브화소(SPX21 내지 SPX23)는 제1-2 전원선(VDL2) 및 제2-2 전원선(VSL2)과 연결될 수 있다. 제1-2 전원선(VDL2)이 제2-2 전원선(VSL2)의 외측에 배치될 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 6a는 화소(PX3)의 제1 트랜지스터(M1) 및 커패시터(Cst)만을 도시한다.
기판(50) 상에 도전층(60)이 배치되고, 도전층(60) 상부에 제1 절연층(51)이 배치될 수 있다. 도전층(60)의 일부는 제1 트랜지스터(M1)의 제1 게이트전극(601)으로 기능하고, 다른 일부는 커패시터(Cst)의 제3 전극(703)으로 기능할 수 있다.
제1 절연층(51) 상부에 제1 트랜지스터(M1)의 반도체층(602)이 배치될 수 있다. 반도체층(602) 상부에 제2 절연층(52)이 배치될 수 있다. 제2 절연층(52) 상부에 제1 트랜지스터(M1)의 제2 게이트전극(603)과 커패시터(Cst)의 제1 전극(701)이 배치될 수 있다. 제1 트랜지스터(M1)의 제2 게이트전극(603)과 커패시터(Cst)의 제1 전극(701) 상부에 제3 절연층(53)이 배치될 수 있다. 제3 절연층(53) 상부에 제1 트랜지스터(M1)의 제1 전극(604)과 제2 전극(605), 커패시터(Cst)의 제2 전극(702)이 배치될 수 있다. 제1 트랜지스터(M1)의 제1 전극(604)은 컨택홀(CNT11)을 통해 반도체층(602)의 소스 영역 및 드레인 영역 중 하나와 컨택하여 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 제2 전극(605)은 컨택홀(CNT12)을 통해 반도체층(602)의 소스 영역 및 드레인 영역 중 다른 하나와 컨택하여 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 제2 전극(605)은 컨택홀(CNT13)을 통해 도전층(60)과 컨택하여 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 제2 전극(605)은 서로 다른 층에 배치된 반도체층(602)의 소스 영역 및 드레인 영역 중 하나와 도전층(60)을 연결하는 연결전극의 기능을 할 수 있다. 커패시터(Cst)의 제2 전극(702)은 컨택홀(CNT14)을 통해 도전층(60)과 컨택하여 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 제1 전극(604)과 제2 전극(605), 커패시터(Cst)의 제2 전극(702) 상부에 제4 절연층(54)이 배치될 수 있다. 제4 절연층(54) 상부에 제2 전극(605)과 컨택홀(CNT15)을 통해 전기적으로 연결되는 보호전극(810)이 배치될 수 있다. 보호전극(810)은 화소전극(801) 형성 시에 제2 전극(605)의 노출로 인한 손상을 방지할 수 있다.
보호전극(810) 상부에 제5 절연층(55)이 배치될 수 있다. 제5 절연층(55) 상부에 화소전극(801)이 배치될 수 있다. 화소전극(801)은 컨택홀(CNT16)을 통해 보호전극(810)과 전기적으로 연결됨으로써, 제1 트랜지스터(M1)의 제2 전극(605) 및 도전층(60)과 전기적으로 연결될 수 있다. 즉, 제1 트랜지스터(M1)의 제1 게이트전극(601)과 커패시터(Cst)의 제2 전극(702)은 화소전극(801)에 인가되는 전압과 동일한 전압을 인가받을 수 있다. 보호전극(810)은 ITO, IZO 등의 투명한 물질을 포함할 수 있다.
비표시영역의 패드부(PAD3)에는 제1 패드전극(902)과 제2 패드전극(903)이 배치될 수 있다. 제1 패드전극(902)은 제3 절연층(53) 상부에 배치될 수 있다. 제2 패드전극(903)은 제1 패드전극(902) 상부의 제4 절연층(54)이 제거된 부분에서 제1 패드전극(902)과 컨택하여 전기적으로 연결될 수 있다. 제2 패드전극(903)은 제1 패드전극(902)이 외부로 노출됨에 따른 부식을 방지할 수 있다. 제2 패드전극(903)은 ITO, IZO 등의 투명한 물질을 포함할 수 있다.
도 6b는 제2 절연층(52)이 기판(50)의 전면에 형성된 도 6a와 달리, 제2 절연층(52)이 게이트전극(603, 613, 623)의 폭과 실질적으로 동일하고, 커패시터(Cst)의 제1 전극(701)의 폭과 실질적으로 동일하게 형성된 예이다. 예를 들어, 제2 절연층(52)은 제1 트랜지스터(M1)의 제2 게이트전극(603) 및 커패시터(Cst)의 제1 전극(701)과 동일 마스크 공정을 통해 형성될 수 있으며, 따라서 제2 절연층(52)의 측면과 제1 트랜지스터(M1)의 제2 게이트전극(603) 및 커패시터(Cst)의 제1 전극(701)의 측면은 일치하고, 동일한 평면상에 배치될 수 있다.
도시되지 않았으나, 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)를 구성하는 반도체층, 게이트전극, 제1 전극 및 제2 전극 각각은 제1 트랜지스터(M1)의 반도체층, 제2 게이트전극, 제1 전극 및 제2 전극 각각이 배치된 층과 동일한 층에 동일한 물질로 형성될 수 있다.
제6 절연층(56)이 화소전극(801)의 가장자리를 덮으며 제5 절연층(55) 상부에 배치될 수 있다. 화소전극(801)의 상부에는 발광층을 포함하는 중간층 및 중간층 상부의 화소전극(801)을 마주하는 대향전극이 배치될 수 있다.
제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 제2 절연층(52) 상부, 즉, 제2 게이트전극(603)과 동일 층에 배치될 수 있다. 제1-1 전원선(VDL1)과 제2-1 전원선(VSL1)은 제3 절연층(53) 상부, 즉, 제1 전극(604)과 제2 전극(605)과 동일 층에 배치될 수 있다. 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 행 단위로 교대로 배치될 수 있다. 제1-1 전원선(VDL1)과 제1-2 전원선(VDL2)은 컨택홀을 통해 전기적으로 연결될 수 있다. 제2-1 전원선(VSL1)과 제2-2 전원선(VSL2)은 컨택홀을 통해 전기적으로 연결될 수 있다.
대향전극은 화소(PX3)에 연결된 제2-1 전원선(VSL1)과 컨택하여 전기적으로 연결될 수 있다. 제1-2 전원선(VDL2) 및 제2-2 전원선(VSL2)은 행마다 배치될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 7의 실시예는 제1-1 전원선(VDL1)과 제2-1 전원선(VSL1)이 2층 구조를 갖는 점에서 도 4b의 실시예와 차이가 있다. 이하에서는 도 4b와 상이한 구성을 중심으로 설명하며 도 4b와 중복하는 구성의 설명은 생략한다.
도 7을 참조하면, 화소(PX4)의 제1 트랜지스터(M1)의 제1 전극(604) 및 제2 전극(605), 제2 트랜지스터(M2)의 제1 전극(614) 및 제2 전극(615), 제3 트랜지스터(M3)의 제1 전극(624) 및 제2 전극(625) 상부에 제4-1 절연층(54a)이 배치될 수 있다.
제4-1 절연층(54a) 상부에 제1-1 전원선(VDL1)과 제2-1 전원선(VSL1), 및 연결전극(CE3)이 배치될 수 있다. 제1-1 전원선(VDL1)과 제2-1 전원선(VSL1), 및 연결전극(CE3) 상부에는 제4-2 절연층(54b)이 배치될 수 있다.
제4-2 절연층(54b) 상부에 제1-1 전원선(VDL1)과 컨택홀을 통해 전기적으로 연결되는 제1 보조선(AL1), 제2-1 전원선(VSL1)과 컨택홀을 통해 전기적으로 연결되는 제2 보조선(AL2), 및 연결전극(CE3)과 컨택홀을 통해 전기적으로 연결되는 제3 보조선(AL3)이 배치될 수 있다. 제1 내지 제3 보조선들(AL1, AL2, AL3)은 각각 하부의 제1-1 및 제2-1 전원선들(VDL1, VSL1)과 연결전극(CE3)의 저항을 줄여 전압 강하를 최소화할 수 있다.
제1 내지 제3 보조선들(AL1, AL2, AL3) 상부에는 제5 절연층(55)이 배치되고, 제5 절연층(55) 상부에 화소전극(801)이 배치될 수 있다. 화소전극(801)은 제3 보조선(AL3)과 컨택홀을 통해 전기적으로 연결됨으로써, 연결전극(CE3)과 및 제1 트랜지스터(M1)의 제1 게이트전극(601)과 전기적으로 연결될 수 있다. 즉, 제1 트랜지스터(M1)의 제1 게이트전극(601) 은 화소전극(801)에 인가되는 전압과 동일한 전압을 인가받을 수 있다.
패드부(PAD4)에는 제4-1 절연층(54a) 상부의 제1 패드전극(901) 및 제4-2 절연층(54b) 상부의 제2 패드전극(904)이 구비될 수 있다. 제2 패드전극(904)은 제1 패드전극(902) 상부의 제4-2 절연층(54b)의 컨택홀을 통해 제1 패드전극(901)과 컨택하여 전기적으로 연결될 수 있다. 제2 패드전극(904) 상부의 제5 절연층(55) 및 제6 절연층(56)은 제거되어 제2 패드전극(904)의 일부가 외부에 노출될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 8의 실시예는 제1-1 전원선(VDL1)과 제2-1 전원선(VSL1)이 2층 구조를 갖는 점에서 도 6a의 실시예와 차이가 있다. 이하에서는 도 6a와 상이한 구성을 중심으로 설명하며 도 6a와 중복하는 구성의 설명은 생략한다.
도 8을 참조하면, 화소(PX5)의 제3 절연층(53) 상부에 제1 트랜지스터(M1)의 제1 전극(604)과 제2 전극(605), 커패시터(Cst)의 제2 전극(702)이 배치될 수 있다. 제1 트랜지스터(M1)의 제1 전극(604)은 컨택홀을 통해 반도체층(602)의 소스 영역 및 드레인 영역 중 하나와 컨택하여 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 제2 전극(605)은 컨택홀을 통해 반도체층(602)의 소스 영역 및 드레인 영역 중 다른 하나와 컨택하여 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 제2 전극(605)은 컨택홀을 통해 도전층(60)과 컨택하여 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 제2 전극(605)은 서로 다른 층에 배치된 반도체층(602)의 소스 영역 및 드레인 영역 중 하나와 도전층(60)을 연결하는 연결전극의 기능을 할 수 있다.
커패시터(Cst)의 제2 전극(702)은 컨택홀을 통해 도전층(60)과 컨택하여 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 제1 전극(604)과 제2 전극(605), 커패시터(Cst)의 제2 전극(702) 상부에 제4-1 절연층(54a)이 배치될 수 있다.
제4-1 절연층(54a) 상부에 제1 트랜지스터(M1)의 제2 전극(605)과 컨택홀을 통해 전기적으로 연결되는 제4 보조선(AL4), 제1 트랜지스터(M1)의 제1 전극(604)과 컨택홀을 통해 전기적으로 연결되는 제5 보조선(AL5), 및 커패시터(Cst)의 제2 전극(702)과 컨택홀을 통해 전기적으로 연결되는 제6 보조선(AL6)이 배치될 수 있다. 제4 내지 제6 보조선들(AL4, AL5, AL6)은 각각 하부의 제2 전극(605), 제1 전극(604)과 제2 전극(702)의 저항을 줄일 수 있다.
제4 내지 제6 보조선들(AL4, AL5, AL6) 상부에는 제4-2 절연층(54b)이 배치되고, 제4-2 절연층(54b) 상부에 제4 보조선(LA4)과 컨택홀을 통해 전기적으로 연결되는 보호전극(810)이 배치될 수 있다. 보호전극(810)은 화소전극(801) 형성 시에 제4 보조선(LA4)의 노출로 인한 손상을 방지할 수 있다.
보호전극(810) 상부에 제5 절연층(55)이 배치될 수 있다. 제5 절연층(55) 상부에 화소전극(801)이 배치될 수 있다. 화소전극(801)은 컨택홀을 통해 보호전극(810)과 전기적으로 연결됨으로써, 제1 트랜지스터(M1)의 제2 전극(605) 및 도전층(60)과 전기적으로 연결될 수 있다. 즉, 제1 트랜지스터(M1)의 제1 게이트전극(601)과 커패시터(Cst)의 제2 전극(702)은 화소전극(801)에 인가되는 전압과 동일한 전압을 인가받을 수 있다.
도전층(60)의 일부는 제1 트랜지스터(M1)의 제1 게이트전극(601)으로 기능하고, 다른 일부는 커패시터(Cst)의 제3 전극(703)으로 기능할 수 있다.
패드부(PAD5)에는 제3 절연층(53) 상부의 제1 패드전극(902), 제4-1 절연층(54a) 상부의 제2 패드전극(905) 및 제4-2 절연층(54b) 상부의 제3 패드전극(906)이 구비될 수 있다. 제2 패드전극(905)은 제1 패드전극(902) 상부의 제4-1 절연층(54a)의 컨택홀을 통해 제1 패드전극(902)과 컨택하여 전기적으로 연결될 수 있다. 제3 패드전극(906)은 제2 패드전극(905) 상부의 제4-2 절연층(54b)이 제거된 부분에서 제2 패드전극(905)과 컨택할 수 있다. 제3 패드전극(906) 상부의 제5 절연층(55) 및 제6 절연층(56)은 제거되어 제3 패드전극(906)의 일부가 외부에 노출될 수 있다. 제3 패드전극(906)은 제2패드전극(905)이 외부로 노출됨에 따른 부식을 방지할 수 있다.
보호전극(810) 및 제2 패드전극(903)은 ITO, IZO 등의 투명한 물질을 포함할 수 있다.
도 4a 내지 도 5d, 및 도 7의 실시예들에서 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 커패시터(Cst)의 제2 전극(702)과 동일층에 동일물질로 형성된 예로 설명하였으나, 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 커패시터(Cst)의 제1 전극(701) 또는 제3 전극(703)과 동일층에 동일물질로 형성될 수 있다. 또는 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 커패시터(Cst)의 제1 전극(701), 제2 전극(702), 및/또는 제3 전극(703)과 동일물질로 이중배선 또는 삼중배선으로 형성될 수 있다.
도 6a, 도 6b 및 도 8의 실시예에서 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 제2 절연층(52) 상부, 즉, 커패시터(Cst)의 제1 전극(701)과 동일 층에 동일물질로 형성된 예로 설명하였으나. 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 커패시터(Cst)의 제2 전극(701) 또는 제3 전극(703)과 동일층에 동일물질로 형성될 수 있다. 또는 제1-2 전원선(VDL2)과 제2-2 전원선(VSL2)은 커패시터(Cst)의 제1 전극(701), 제2 전극(702), 및/또는 제3 전극(703)과 동일물질로 이중배선 또는 삼중배선으로 형성될 수 있다.
본 발명의 실시예들은 구동 트랜지스터를 더블 게이트 트랜지스터로 구현하고, 구동 트랜지스터의 소스전압을 하부 게이트전극에 인가함으로써 트랜지스터의 특성을 향상시킬 수 있다.
또한, 본 발명의 실시예들은 커패시터를 수직으로 배치된 두 개의 커패시터의 병렬 구조로 구현함으로써 적은 면적으로 큰 용량을 확보할 수 있다. 이에 따라 발광소자의 캐소드전극과 전기적으로 연결되는 전원선을 화소마다 배치시킬 수 있어 캐소드 전압의 강하를 방지할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 태블릿 PC, 스마트폰, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기, 손목시계형 전자 기기 등의 휴대용 단말기에 적용될 수 있다. 표시장치는 휴대용 단말기에 한정되지 않고, 텔레비전 또는 외부 광고판과 같은 대형 전자 장비, 퍼스널 컴퓨터, 노트북 컴퓨터, 자동차 네비게이션 유닛, 카메라와 같은 중소형 전자 장비 등에 사용될 수 있다. 본 발명의 실시예는 전술된 예에 한정되지 않고, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (8)

  1. 제1 전원선;
    제2 전원선; 및
    상기 제1 전원선에 전기적으로 연결된 제1 트랜지스터와 커패시터, 및 상기 제2 전원선과 전기적으로 연결된 발광소자를 포함하는 화소;를 포함하고,
    상기 제1 트랜지스터가,
    반도체층, 상기 반도체층의 소스영역과 드레인영역에 각각 전기적으로 연결된 제1 전극과 제2 전극, 및 상기 반도체층의 채널영역에 대응하며 서로 마주하는 제1 게이트전극과 제2 게이트전극을 포함하고,
    상기 제1 트랜지스터의 상기 제1 게이트전극이 상기 제1 전극 및 상기 제2 전극 중 하나와 전기적으로 연결되고,
    상기 제1 전원선이,
    제1 방향으로 연장된 제1-1 전원선과 상기 제1 방향과 상이한 제2 방향으로 연장되고 상기 제1-1 전원선과 전기적으로 연결된 제1-2 전원선을 포함하고,
    상기 제2 전원선이,
    상기 제1 방향으로 연장된 제2-1 전원선과 상기 제2 방향으로 연장되고 상기 제2-1 전원선과 전기적으로 연결된 제2-2 전원선을 포함하고,
    상기 제2-1 전원선과 상기 제2-2 전원선은 서로 다른 층에 배치되고,
    상기 제2-1 전원선과 상기 제2-2 전원선 중 하나는 상기 제1 트랜지스터의 상기 제1 전극 및 상기 제2 전극과 동일층에 배치되고,
    상기 제2-1 전원선과 상기 제2-2 전원선 중 다른 하나는 상기 제2-1 전원선과 상기 제2-2 전원선 중 하나의 상부 층에 배치된, 표시장치.
  2. 제1항에 있어서,
    행마다 상기 제1 전원선의 상기 제1-2 전원선 및 상기 제2 전원선의 상기 제2-2 전원선 중 하나가 배치되고,
    상기 제1-2 전원선과 상기 제2-2 전원선이 상기 제1 방향을 따라 교대로 배치된, 표시장치.
  3. 제1항에 있어서,
    상기 커패시터가,
    제1 커패시터전극, 상기 제1 커패시터전극 상부의 제2 커패시터전극, 및 상기 제1 커패시터전극 하부의 제3 커패시터전극을 포함하고,
    상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나가 상기 제3 커패시터 전극과 전기적으로 연결된, 표시장치.
  4. 제3항에 있어서,
    행마다 상기 제1 전원선의 상기 제1-2 전원선 및 상기 제2 전원선의 상기 제2-2 전원선이 배치된, 표시장치.
  5. 제3항에 있어서,
    상기 커패시터의 상기 제2 커패시터전극과 상기 제3 커패시터전극이 전기적으로 연결된, 표시장치.
  6. 제5항에 있어서,
    상기 발광소자가,
    상기 제1 트랜지스터의 상기 제1 게이트전극에 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와 연결된 화소전극;
    상기 화소전극을 마주하는 대향전극; 및
    상기 화소전극과 상기 대향전극 사이의 발광층;을 포함하고,
    상기 제2 전원선이 상기 대향전극과 전기적으로 연결된, 표시장치.
  7. 제6항에 있어서,
    상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와, 상기 커패시터의 제2 커패시터전극이 상기 화소전극에 전기적으로 연결된, 표시장치.
  8. 제6항에 있어서,
    상기 제1 게이트전극과 연결된 상기 제1 전극 및 상기 제2 전극 중 하나와, 상기 커패시터의 제2 커패시터전극에 전기적으로 연결된 연결전극;을 더 포함하고,
    상기 화소전극이 상기 연결전극에 전기적으로 연결된, 표시장치.
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