KR20230167429A - 기판 처리 방법 - Google Patents

기판 처리 방법 Download PDF

Info

Publication number
KR20230167429A
KR20230167429A KR1020237038813A KR20237038813A KR20230167429A KR 20230167429 A KR20230167429 A KR 20230167429A KR 1020237038813 A KR1020237038813 A KR 1020237038813A KR 20237038813 A KR20237038813 A KR 20237038813A KR 20230167429 A KR20230167429 A KR 20230167429A
Authority
KR
South Korea
Prior art keywords
film
tin
substrate
gas
etching
Prior art date
Application number
KR1020237038813A
Other languages
English (en)
Inventor
쇼 쿠마쿠라
켄타 오노
신야 이시카와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20230167429A publication Critical patent/KR20230167429A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/0042Photosensitive materials with inorganic or organometallic light-sensitive compounds not otherwise provided for, e.g. inorganic resists
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • H01J37/32449Gas control, e.g. control of the gas flow
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332Coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 개시는 기판 상의 주석 함유막을 개질하는 기술을 제공한다. 본 개시에 관한 기판 처리 방법은, 피에칭막과, 피에칭막 상에 적어도 하나의 개구를 규정하는 주석 함유막을 갖는 기판을 챔버 내에 준비하는 공정과, 챔버에 할로겐 함유 가스 또는 산소 함유 가스를 포함하는 처리 가스를 공급하여, 주석 함유막의 표면에 개질막을 형성하는 공정을 포함한다.

Description

기판 처리 방법
본 개시의 예시적 실시형태는 기판 처리 방법에 관한 것이다.
특허문헌 1은, 반도체 디바이스의 패턴 형성 방법에 관한 것으로, 에칭 마스크로서 얇은 산화 주석 피막을 사용하는 기술을 개시하고 있다.
특허문헌 1: 일본특허공개 제2018-6742호 공보
본 개시는 기판 상의 주석 함유막을 개질하는 기술을 제공한다.
본 개시의 일 실시형태에서는 기판 처리 방법이 제공된다. 기판 처리 방법은, 피에칭막과, 피에칭막 상에 적어도 하나의 개구를 규정하는 주석 함유막을 갖는 기판을 챔버 내에 준비하는 공정과, 챔버에 할로겐 함유 가스 또는 산소 함유 가스를 포함하는 처리 가스를 공급하여, 주석 함유막의 표면에 개질막을 형성하는 공정을 포함한다.
본 개시의 예시적 실시형태에 따르면, 기판 상의 주석 함유막을 개질하는 기술을 제공할 수 있다.
도 1은 기판 처리 장치(1)를 개략적으로 나타낸 도면이다.
도 2는 기판 처리 시스템(PS)을 개략적으로 나타낸 도면이다.
도 3은 본 처리 방법을 나타낸 흐름도이다.
도 4a는 단계 ST1에서 준비되는 기판(W)의 단면 구조의 일례를 나타낸 도면이다.
도 4b는 단계 ST2의 기판(W)의 단면 구조의 일례를 나타낸 도면이다.
도 4c는 단계 ST3의 기판(W)의 단면 구조의 일례를 나타낸 도면이다.
도 5는 기판(W)의 단면 구조의 다른 예를 나타낸 도면이다.
도 6은 도 5의 제3막(102c)의 다른 예를 나타낸 도면이다.
도 7은 본 처리 방법의 변형예를 나타낸 흐름도이다.
도 8은 플라즈마를 이용한 ALD의 타이밍 차트의 일례를 나타낸 도면이다.
도 9는 플라즈마를 이용하지 않는 ALD의 타이밍 차트의 일례를 나타낸 도면이다.
도 10은 선택적으로 형성된 퇴적막의 일례를 나타낸 도면이다.
도 11은 스퍼터링에 의해 형성된 퇴적막의 일례를 나타낸 도면이다.
도 12는 실시예와 관련된 개질 처리의 결과를 나타낸 도면이다.
이하, 본 개시의 각 실시형태에 대해 설명한다.
일 예시적 실시형태에서는 기판 처리 방법이 제공된다. 기판 처리 방법은, 피에칭막과, 상기 피에칭막 상에 적어도 하나의 개구를 규정하는 주석 함유막을 갖는 기판을 챔버 내에 준비하는 공정과, 챔버에 할로겐 함유 가스 또는 산소 함유 가스를 포함하는 처리 가스를 공급하여 주석 함유막의 표면에 개질막을 형성하는 공정을 포함한다.
일 예시적 실시형태에서 개질막을 형성하는 공정은, 처리 가스로부터 플라즈마를 생성하는 공정과, 생성한 플라즈마에 의해 주석 함유막에 개질막을 형성하는 공정을 포함할 수 있다.
일 예시적 실시형태에서 개질막을 형성하는 공정은, 처리 가스와 주석 함유막의 표면을 반응시켜 개질막을 형성하는 공정을 포함할 수 있다.
일 예시적 실시형태에서 개질막은, 주석-할로겐 결합을 포함할 수 있다.
일 예시적 실시형태에서는 개질막을 형성하는 공정 이후에, 주석 함유막 상에 퇴적막을 형성하는 공정을 추가로 포함할 수 있다.
일 예시적 실시형태에서 퇴적막은, 플라즈마 CVD에 의해 형성될 수 있다.
일 예시적 실시형태에서 퇴적막은, 주석 함유막의 상면에 선택적으로 형성될 수 있다.
일 예시적 실시형태에서 퇴적막은, 기판의 상방에 배치된 상부 전극을 스퍼터링하여 형성될 수 있다.
일 예시적 실시형태에서, 스퍼터링하는 것은 기판과 상부 전극 사이에 플라즈마를 생성하는 것과, 상부 전극을 음전위로 하는 것이 포함될 수 있다.
일 예시적 실시형태에서 퇴적막을 형성하는 공정과 개질막을 형성하는 공정은, 동일한 챔버 내에서 행해질 수 있다.
일 예시적 실시형태에서는 개질막을 형성하는 공정 이후에, 피에칭막을 에칭하는 공정을 추가로 포함할 수 있다.
일 예시적 실시형태에서 피에칭막을 에칭하는 공정과 퇴적막을 형성하는 공정은, 동일한 챔버 내에서 행해질 수 있다.
일 예시적 실시형태에서 주석 함유막은, 포토레지스트일 수 있다.
이하에서 도면을 참조하여 본 개시의 각 실시형태를 상세히 설명한다. 각 도면에서 동일하거나 유사한 요소에는 동일한 부호를 붙였으며, 중복되는 설명은 생략하였다. 달리 언급하지 않는 한, 도면에 표시한 위치 관계에 기초하여 상하 좌우와 같은 위치 관계를 설명한다. 도면의 치수 비율은 실제 비율을 나타내지 않으며, 또 실제 비율은 도면에 나타낸 비율로 한정되지 않는다.
<기판 처리 장치(1)의 구성>
도 1은 일 예시적 실시형태에 관한 기판 처리 장치(1)를 개략적으로 나타낸 도면이다. 일 예시적 실시형태에 관한 기판 처리 방법(이하, '본 처리 방법')은 기판 처리 장치(1)를 이용하여 실행될 수 있다.
기판 처리 장치(1)는 용량 결합 플라즈마 처리 장치이다. 기판 처리 장치(1)는, 플라즈마 처리 챔버(10), 가스 공급부(20), 전원(30), 배기 시스템(40) 및 제어부(50)를 포함한다. 또한 기판 처리 장치(1)는, 기판 지지부(11) 및 가스 도입부를 포함한다. 가스 도입부는, 적어도 하나의 처리 가스를 플라즈마 처리 챔버(10) 내로 도입하도록 구성된다. 가스 도입부는 샤워 헤드(13)를 포함한다. 기판 지지부(11)는 플라즈마 처리 챔버(10) 내에 배치된다. 샤워 헤드(13)는 기판 지지부(11)의 상방에 배치된다. 일 예시적 실시형태에서 샤워 헤드(13)는, 플라즈마 처리 챔버(10)의 천장부(ceiling)의 적어도 일부를 구성한다. 플라즈마 처리 챔버(10)는, 샤워 헤드(13), 플라즈마 처리 챔버(10)의 측벽(10a) 및 기판 지지부(11)로 규정된 플라즈마 처리 공간(10s)을 갖는다. 플라즈마 처리 챔버(10)는, 적어도 하나의 처리 가스를 플라즈마 처리 공간(10s)으로 공급하기 위한 적어도 하나의 가스 공급구와, 플라즈마 처리 공간으로부터 가스를 배출하기 위한 적어도 하나의 가스 배출구를 갖는다. 측벽(10a)은 접지된다. 샤워 헤드(13) 및 기판 지지부(11)는, 플라즈마 처리 챔버(10)의 하우징과 전기적으로 절연된다.
기판 지지부(11)는, 본체부(111) 및 링 어셈블리(112)를 포함한다. 본체부(111)는, 기판(웨이퍼)(W)을 지지하기 위한 중앙 영역(기판 지지면)(111a)과, 링 어셈블리(112)를 지지하기 위한 고리형 영역(링 지지면)(111b)을 갖는다. 본체부(111)의 고리형 영역(111b)은, 평면에서 볼 때 본체부(111)의 중앙 영역(111a)을 둘러싸고 있다. 기판(W)은, 본체부(111)의 중앙 영역(111a) 상에 배치되고, 링 어셈블리(112)는 본체부(111)의 중앙 영역(111a) 상의 기판(W)을 둘러싸도록 본체부(111)의 고리형 영역(111b) 상에 배치된다. 일 예시적 실시형태에서 본체부(111)는, 베이스 및 정전 척을 포함한다. 베이스는 도전성 부재를 포함한다. 베이스의 도전성 부재는 하부 전극으로서 기능한다. 정전 척은 베이스 상에 배치된다. 정전 척의 상면은, 기판 지지면(111a)을 갖는다. 링 어셈블리(112)는 하나 또는 복수의 고리형 부재를 포함한다. 하나 또는 복수의 고리형 부재 중 적어도 하나는 엣지 링이다. 또한 도면에는 생략되었으나 기판 지지부(11)는, 정전 척, 링 어셈블리(112) 및 기판 중 적어도 하나를 타겟 온도로 조절하도록 구성되는 온도 조절 모듈을 포함할 수 있다. 온도 조절 모듈은, 히터, 열 전달 매체, 유로, 또는 이들의 조합을 포함할 수 있다. 유로에는 염수나 가스와 같은 열 전달 유체가 흐른다. 또한 기판 지지부(11)는, 기판(W)의 이면과 기판 지지면(111a) 사이에 열 전달 가스를 공급하도록 구성된 열 전달 가스 공급부를 포함할 수 있다.
샤워 헤드(13)는, 가스 공급부(20)로부터 적어도 하나의 처리 가스를 플라즈마 처리 공간(10s) 내로 도입하도록 구성된다. 샤워 헤드(13)는, 적어도 하나의 가스 공급구(13a), 적어도 하나의 가스 확산실(13b) 및 복수의 가스 도입구(13c)를 갖는다. 가스 공급구(13a)에 공급된 처리 가스는, 가스 확산실(13b)을 통과하여 복수의 가스 도입구(13c)로부터 플라즈마 처리 공간(10s) 내로 도입된다. 또한 샤워 헤드(13)는 도전성 부재를 포함한다. 샤워 헤드(13)의 도전성 부재는 상부 전극으로서 기능한다. 아울러 가스 도입부는, 샤워 헤드(13)에 추가로, 측벽(10a)에 형성된 하나 또는 복수의 개구부에 장착되는 하나 또는 복수의 사이드 가스 주입부(SGI: Side Gas Injector)를 포함할 수 있다.
가스 공급부(20)는, 적어도 하나의 가스 소스(21) 및 적어도 하나의 유량 제어기(22)를 포함할 수 있다. 일 예시적 실시형태에서 가스 공급부(20)는, 적어도 하나의 처리 가스를, 각각에 대응되는 가스 소스(21)로부터 각각에 대응되는 유량 제어기(22)를 통해 샤워 헤드(13)로 공급하도록 구성된다. 각 유량 제어기(22)는 예를 들면 질량 유량 제어기 또는 압력 제어식 유량 제어기를 포함할 수 있다. 또한 가스 공급부(20)는, 적어도 하나의 처리 가스의 유량을 변조 또는 펄스화하는 하나 또는 그 이상의 유량 변조 디바이스를 포함할 수 있다.
전원(30)은, 적어도 하나의 임피던스 정합 회로를 통해 플라즈마 처리 챔버(10)에 결합되는 RF 전원(31)을 포함한다. RF 전원(31)은, 소스 RF 신호 및 바이어스 RF 신호와 같은 적어도 하나의 RF 신호(RF 전력)를, 기판 지지부(11)의 도전성 부재 및/또는 샤워 헤드(13)의 도전성 부재에 공급하도록 구성된다. 이에 따라, 플라즈마 처리 공간(10s)에 공급된 적어도 하나의 처리 가스로부터 플라즈마가 형성된다. 따라서 RF 전원(31)은, 플라즈마 처리 챔버(10)에서 하나 또는 그 이상의 처리 가스로부터 플라즈마를 생성하도록 구성되는 플라즈마 생성부의 적어도 일부로서 기능할 수 있다. 또한 바이어스 RF 신호를 기판 지지부(11)의 도전성 부재에 공급함으로써, 기판(W)에 바이어스 전위가 발생하여, 형성된 플라즈마 중의 이온 성분을 기판(W)으로 인입할 수 있다.
일 예시적 실시형태에서 RF 전원(31)은, 제1 RF 생성부(31a) 및 제2 RF 생성부(31b)를 포함한다. 제1 RF 생성부(31a)는, 적어도 하나의 임피던스 정합 회로를 통해 기판 지지부(11)의 도전성 부재 및/또는 샤워 헤드(13)의 도전성 부재와 결합하여, 플라즈마 생성용 소스 RF 신호(소스 RF 전력)를 생성하도록 구성된다. 일 예시적 실시형태에서 소스 RF 신호는, 13 MHz 내지 150 MHz 범위의 주파수를 갖는다. 일 예시적 실시형태에서 제1 RF 생성부(31a)는, 상이한 주파수를 갖는 복수의 소스 RF 신호를 생성하도록 구성될 수 있다. 생성된 하나 또는 복수의 소스 RF 신호는, 기판 지지부(11)의 도전성 부재 및/또는 샤워 헤드(13)의 도전성 부재에 공급된다. 제2 RF 생성부(31b)는, 적어도 하나의 임피던스 정합 회로를 통해 기판 지지부(11)의 도전성 부재와 결합하여, 바이어스 RF 신호(바이어스 RF 전력)를 생성하도록 구성된다. 일 예시적 실시형태에서 바이어스 RF 신호는, 소스 RF 신호보다 낮은 주파수를 갖는다. 일 예시적 실시형태에서 바이어스 RF 신호는, 400 kHz 내지 13.56 MHz 범위의 주파수를 갖는다. 일 예시적 실시형태에서 제2 RF 생성부(31b)는, 상이한 주파수를 갖는 복수의 바이어스 RF 신호를 생성하도록 구성될 수 있다. 생성된 하나 또는 복수의 바이어스 RF 신호는, 기판 지지부(11)의 도전성 부재에 공급된다. 또한 다양한 실시형태에서, 소스 RF 신호 및 바이어스 RF 신호 중 적어도 하나가 펄스화될 수도 있다.
또한 전원(30)은, 플라즈마 처리 챔버(10)에 결합되는 DC 전원(32)을 포함할 수 있다. DC 전원(32)은, 제1 DC 생성부(32a) 및 제2 DC 생성부(32b)를 포함한다. 일 예시적 실시형태에서 제1 DC 생성부(32a)는, 기판 지지부(11)의 도전성 부재에 접속되어 제1 DC 신호를 생성하도록 구성된다. 생성된 제1 DC 신호는, 기판 지지부(11)의 도전성 부재에 인가된다. 일 예시적 실시형태에서 제1 DC 신호는, 정전 척 내의 전극과 같은 다른 전극에 인가될 수 있다. 일 예시적 실시형태에서 제2 DC 생성부(32b)는, 샤워 헤드(13)의 도전성 부재에 접속되어 제2 DC 신호를 생성하도록 구성된다. 생성된 제2 DC 신호는, 샤워 헤드(13)의 도전성 부재에 인가된다. 다양한 실시형태에서 제1 및 제2 DC 신호 중 적어도 하나가 펄스화될 수 있다. 덧붙여, 제1 DC 생성부(32a) 및 제2 DC 생성부(32b)는 RF 전원(31)에 추가로 설치될 수도 있고, 제1 DC 생성부(32a)가 제2 RF 생성부(31b) 대신 설치될 수도 있다.
배기 시스템(40)은, 예를 들면 플라즈마 처리 챔버(10)의 바닥부에 설치된 가스 배출구(10e)에 접속될 수 있다. 배기 시스템(40)은, 압력 조정 밸브 및 진공 펌프를 포함할 수 있다. 압력 조정 밸브에 의해 플라즈마 처리 공간(10s) 내의 압력이 조정된다. 진공 펌프는, 터보 분자 펌프, 드라이 펌프 또는 이들의 조합을 포함할 수 있다.
제어부(50)는, 본 개시에서 설명한 각종 공정을 플라즈마 처리 장치(1)에 실행시키는 컴퓨터로 실행 가능한 명령을 처리한다. 제어부(50)는, 여기에서 설명하는 각종 공정을 실행하도록 플라즈마 처리 장치(1)의 각 요소를 제어하도록 구성될 수 있다. 일 예시적 실시형태에서 제어부(50)의 일부 또는 전부는, 기판 처리 장치(1)의 외부 장치의 구성의 일부로서 설치될 수 있다. 제어부(50)는 예를 들면 컴퓨터(50a)를 포함할 수 있다. 컴퓨터(50a)는 예를 들면, 처리부(CPU: Central Processing Unit)(50a1), 기억부(50a2), 및 통신 인터페이스(50a3)를 포함할 수 있다. 처리부(50a1)는, 기억부(50a2)에 저장된 프로그램에 기초하여 각종 제어 동작을 실행하도록 구성될 수 있다. 기억부(50a2)는, RAM(Random Access Memory), ROM(Read Only Memory), HDD(Hard Disk Drive), SSD(Solid State Drive), 또는 이들의 조합을 포함할 수 있다. 통신 인터페이스(50a3)는, LAN(Local Area Network) 등의 통신 회선을 통해 기판 처리 장치(1)의 다른 구성과 통신할 수 있다.
<기판 처리 시스템(PS)의 구성>
도 2는 일 예시적 실시형태에 관한 기판 처리 시스템(PS)을 개략적으로 나타낸 도면이다. 본 처리 방법은 기판 처리 시스템(PS)을 이용하여 실행될 수도 있다.
기판 처리 시스템(PS)은 기판 처리 모듈(PM1~PM6)(이하, 총칭하여 '기판 처리 모듈(PM)'이라고 할 수도 있음)과, 반송 모듈(TM)과, 로드락 모듈(LLM1 및 LLM2)(이하, 총칭하여 '로드락 모듈(LLM)'이라고 할 수도 있음)과, 로더 모듈(LM)과, 로드 포트(LP1~LP3)(이하, 총칭하여 '로드 포트(LP)'라고도 할 수도 있음)를 갖는다. 제어부(CT)는, 기판 처리 시스템(PS)의 각 구성을 제어하여, 기판(W)에 소정의 처리를 실행한다.
기판 처리 모듈(PM)은, 그 내부에서 기판(W)에 대해, 에칭 처리, 트리밍 처리, 성막 처리, 어닐링 처리, 도핑 처리, 리소그래피 처리, 클리닝 처리, 애싱 처리 등의 처리를 실행한다. 기판 처리 모듈(PM)의 일부는 측정 모듈일 수 있으며, 기판(W) 상에 형성된 막의 막 두께나, 기판(W) 상에 형성된 패턴의 치수 등을 측정할 수도 있다. 도 1에 나타낸 기판 처리 장치(1)는, 기판 처리 모듈(PM)의 일례이다.
반송 모듈(TM)은, 기판(W)을 반송하는 반송 장치를 갖고, 기판 처리 모듈(PM) 사이 또는 기판 처리 모듈(PM)과 로드락 모듈(LLM) 사이에, 기판(W)을 반송한다. 기판 처리 모듈(PM) 및 로드락 모듈(LLM)은, 반송 모듈(TM)에 인접하여 배치된다. 반송 모듈(TM)과, 기판 처리 모듈(PM) 및 로드락 모듈(LLM)은, 개폐 가능한 게이트 밸브에 의해 공간적으로 격리되거나 연결된다.
로드락 모듈(LLM1 및 LLM2)은, 반송 모듈(TM)과 로더 모듈(LM) 사이에 설치된다. 로드락 모듈(LLM)은, 그 내부의 압력을 대기압 또는 진공으로 전환할 수 있다. 로드락 모듈(LLM)은, 대기압인 로더 모듈(LM)로부터 진공인 반송 모듈(TM)로 기판(W)을 반송하고, 또한 진공인 반송 모듈(TM)로부터 대기압인 로더 모듈(LM)로 반송한다.
로더 모듈(LM)은 기판(W)을 반송하는 반송 장치를 가지며, 로드락 모듈(LLM)과 로드 포트(LP) 사이에 기판(W)을 반송한다. 로드 포트(LP)의 내부에는, 예를 들면 25장의 기판(W)을 수납할 수 있는 FOUP(Front Opening Unified Pod) 또는 빈 FOUP가 탑재될 수 있다. 로더 모듈(LM)은, 로드 포트(LP) 내의 FOUP에서 기판(W)을 꺼내 로드락 모듈(LLM)로 반송한다. 또한 로더 모듈(LM)은, 로드락 모듈(LLM)에서 기판(W)을 꺼내 로드 포트(LP) 내의 FOUP로 반송한다.
제어부(CT)는, 기판 처리 시스템(PS)의 각 구성을 제어하여 기판(W)에 소정의 처리를 실행한다. 제어부(CT)는, 프로세스의 순서, 프로세스의 조건, 반송 조건 등이 설정된 레시피를 저장하고 있어, 당해 레시피에 따라 기판(W)에 소정의 처리를 실행하도록 기판 처리 시스템(PS)의 각 구성을 제어한다. 제어부(CT)는, 도 1에 나타낸 기판 처리 장치(1)의 제어부(50)의 일부 또는 전부의 기능을 겸할 수도 있다.
<본 처리 방법의 일례>
도 3은 본 처리 방법을 나타내는 흐름도이다. 도 3에 나타낸 것처럼, 본 처리 방법은 기판(W)을 준비하는 공정(단계 ST1)과, 개질막을 형성하는 공정(단계 ST2)과, 에칭을 실행하는 공정(단계 ST3)을 포함한다.
이하에서는 도 4a 내지 도 4c, 도 5 및 도 6을 참조하면서, 도 3의 본 처리 방법의 일례를 나타낸다. 이하에서는, 제어부(50)가 기판 처리 장치(1)(도 1 참조)의 각부를 제어하여 본 처리 방법을 실행하는 경우를 예로 들어 설명한다.
(기판(W)의 준비: 단계 ST1)
도 4a는, 단계 ST1에서 준비되는 기판(W)의 단면 구조의 일례를 나타낸 도면이다. ST1에서는 기판(W)을 플라즈마 처리 챔버(10)의 플라즈마 처리 공간(10s) 내에 준비한다. 플라즈마 처리 공간(10s) 내에서 기판(W)은, 기판 지지부(11)의 기판 지지면(111a) 상에 탑재되고, 정전 척에 의해 유지된다. 기판(W)의 각 구성을 형성하는 프로세스 중 적어도 일부는, 플라즈마 처리 공간(10s) 내에서 실행될 수 있다. 또한 기판(W)의 각 구성의 전부 또는 일부가 기판 처리 장치(1)의 외부의 장치 또는 챔버에서 형성된 후, 기판(W)이 플라즈마 처리 공간(10s) 내로 배치될 수도 있다.
단계 ST1에서 준비되는 기판(W)은, 예를 들면 베이스막(101), 피에칭막(102) 및 주석 함유막(103)이 이 순서대로 적층되어 형성된다.
베이스막(101)은, 예를 들면 실리콘 웨이퍼나 실리콘 웨이퍼 상에 형성된 유기막, 유전막, 금속막, 반도체막 등일 수 있다. 베이스막(101)은 복수의 막이 적층되어 구성될 수 있다.
피에칭막(102)은 예를 들면 유기막, 유전막, 반도체막, 금속막일 수 있다. 피에칭막(102)은, 하나의 막으로 구성될 수도 있고 또한 복수의 막이 적층되어 구성될 수도 있다.
주석 함유막(103)은 예를 들면 산화 주석 및/또는 수산화 주석을 포함한다. 주석 함유막(103)은 유기물을 포함할 수 있는데, 예를 들면 포토레지스트일 수 있다.
기판(W)을 구성하는 각 막(베이스막(101), 피에칭막(102), 주석 함유막(103))은, 각각 CVD 법, ALD 법, 스핀 코팅법 등에 의해 형성될 수 있다. 상기 각 막은 평탄한 막일 수도 있고 또한 요철을 갖는 막일 수도 있다.
주석 함유막(103)은, 상면(TS)과, 상면(TS)과 상이한 방향(예를 들면 수직 방향)으로 연장되는 측면(SS)을 갖는다. 주석 함유막(103)은 개구 패턴을 갖는다. 개구 패턴은 피에칭막(102) 상에 적어도 하나의 개구(OP)를 규정한다. 개구 (OP)는 피에칭막(102)상의 공간으로, 주석 함유막(103)의 측면(SS)으로 둘러싸여있다. 피에칭막(102)은, 주석 함유막(103)으로 덮인 영역과, 개구(OP)의 바닥부에서 노출된 영역을 갖는다.
주석 함유막(130)의 개구 패턴은, 기판(W)을 평면에서 볼 때(기판(W)을 도 4a의 위에서 아래를 향하는 방향으로 본 경우) 임의의 형상을 가질 수 있다. 개구 패턴은, 예를 들면 평면에서 볼 때 선 형상의 개구(OP)가 복수 개 일정한 간격으로 늘어선 라인&스페이스(L/S) 패턴일 수 있으며, 평면에서 볼 때 타원, 직사각형 등의 홀 형상인 개구(OP)가 복수 개 배열된 어레이 패턴 등일 수도 있다.
주석 함유막(103)의 개구 패턴은, 예를 들면 리소그래피에 의해 형성될 수 있다. 구체적으로는 예를 들면, 먼저 피에칭막(102) 상에 주석을 함유하는 포토레지스트 막을 형성한다. 그리고 노광 마스크를 사용하여 당해 포토레지스트 막에 선택적으로 광(예를 들면, EUV 엑시머 레이저 등)을 조사하여, 당해 포토레지스트 막에 당해 개구 패턴을 노광한다. 그 후, 노광 후의 포토레지스트 막을 현상한다. 이로써 개구 패턴을 갖는 주석 함유막(103)을 형성할 수 있다. 개구 패턴이 라인&스페이스(L/S) 패턴인 경우, 예를 들면 18nm의 하프 피치일 수 있다. 또한 예를 들면 주석 함유막(103)의 개구 패턴은, 에칭에 의해 형성될 수도 있다.
아울러 단계 ST1에서 준비되는 기판(W)은 다양한 형태를 띨 수 있다. 도 5는 기판(W)의 단면 구조의 다른 예를 나타낸 도면이다. 도 5에 나타내듯이, 피에칭막(102)은 복수의 막이 적층되어 구성될 수 있으며, 제1막(102a), 제2막(102b) 및 제3막(102c)을 가질 수 있다. 제1막(102a), 제2막(102b) 및 제3막(102c)의 에칭 특성은 각각 상이할 수 있다. 주석 함유막(103), 제1막(102a) 및 제2막(102b)은, 제3막(102c)에 대해 3층의 다층 마스크를 구성할 수 있다. 이 경우, 주석 함유막(103)의 개구 패턴은, 에칭에 의해 제1막(102a), 제2막(102b) 및 제3막(102c)으로 순차적으로 전사된다.
제1막(102a)은, 예를 들면 스핀 온 글라스(SOG)막, SiON막, Si 함유 반사 방지막(SiARC) 등이다. 제1막(102a)은 복수의 막이 적층되어 구성될 수 있는데, 예를 들면 SiON막 상에 반사 방지막(BARC)이 적층되어 구성될 수 있다.
제2막(102b)은, 예를 들면 스핀 온 카본(SOC)막, 비정질 카본(Amorphous Carbon Layer: ACL) 등의 탄소 함유막이다.
제3막(102c)은, SiC, SiON, SiN 및/또는 SiO2와 같은 실리콘 함유 유전막일 수 있다. 제3막(102c)은 복수의 막이 적층되어 구성될 수 있는데, 예를 들면 실리콘 산화막이나 실리콘 질화막이 복수 적층되어 구성될 수 있다.
도 6은 도 5의 제3막(102c)의 다른 예를 나타낸 도면이다. 도 6에 나타내듯이 제3막(102c)은, 복수의 막(SiN막(102c1), SiO막(102c2), SiC막(102c3))이, 적층 방향에 대해 수직인 방향(도 6의 좌우 방향)으로 소정의 순서로 배열될 수 있다. SiN막(102c1), SiO막(102c2) 및 SiC막(102c3) 중 어느 하나가 선택적으로 에칭될 수 있다.
(개질막의 형성: 단계 ST2)
도 4b는 단계 ST2의 기판(W)의 단면 구조의 일례를 나타낸 도면이다. 도 4b에 나타낸 것처럼, 단계 ST2에서는 주석 함유막(103)에 개질막(103a)을 형성한다(이하, 이 처리를 '개질 처리'라고 할 수도 있음). 구체적으로는, 먼저 가스 공급부(20)로부터 플라즈마 처리 공간(10s) 내로 할로겐 함유 가스 또는 산소 함유 가스를 포함하는 처리 가스를 공급한다.
할로겐 함유 가스는, 예를 들면 F, Cl, Br, I을 함유하는 분자로 이루어진 하나 또는 복수의 가스, 예를 들면 CHF3, CF4, NF3, SF6, IF7, HF, HBr, Cl2, BCl3, Br2, SiF4 및/또는 SiCl4 등을 포함할 수 있다. 할로겐 함유 가스로서, H(수소)를 함유하지 않는 분자로 이루어진 가스(상기 예의 경우, CF4, NF3, SF6, IF7, Cl2, BCl3, Br2, SiF4 및/또는 SiCl4 등)를 사용할 수도 있다. 산소 함유 가스는, 예를 들면 O를 함유하는 분자로 이루어진 하나 또는 복수의 가스, 예를 들면 CO, O2, CO2, O3, NO, NO2, SO2 및/또는 COS 등을 포함할 수 있다. 처리 가스는, Ar 등의 희가스, 및 N2 등의 불활성 가스를 포함할 수 있다.
다음으로, RF 전원(31)으로부터 플라즈마 처리 공간(10s)으로 RF 신호를 공급하여, 플라즈마 처리 공간(10s) 내에 처리 가스의 플라즈마를 생성한다. 생성한 플라즈마 중의 이온이나 라디칼과, 주석 함유막(103)의 표면(상면(TS) 및 측면(SS)) 및 표면 근방(이하, 통칭하여 '표면 등')의 주석이 화학 결합하여, 주석 함유막(103)의 표면 등에 개질막(103a)이 형성된다.
개질 처리에는 반드시 플라즈마를 사용하지 않아도 된다. 즉, 가스 공급부(20)로부터 플라즈마 처리 공간(10s) 내로 할로겐 함유 가스 또는 산소 함유 가스를 포함하는 처리 가스를 공급하고, 이 처리 가스를 직접 주석 함유막(103)의 표면 등과 반응시켜 개질막(103a)을 형성할 수 있다. 처리 가스는, 플라즈마화하지 않아도(생가스 상태에서도) 반응성이 높은 가스, 예를 들면 HF, IF, O3 가스 등을 포함할 수 있다. 덧붙여 처리 가스에 열 에너지, 전자파 에너지, 광 에너지, 및 기타 에너지를 부여하여 처리 가스의 반응성을 촉진시킬 수 있다.
처리 가스가 할로겐 함유 가스를 포함하는 경우, 개질막(103a)은 할로겐화 주석(주석-할로겐 결합)을 포함한다. 처리 가스가 산소 함유 가스를 포함하는 경우, 개질막(103a)은 주석 함유막(103)의 다른 부분에 비해 주석의 산화가 촉진되어, 보다 많은 산화 주석(또는 주석-산소 결합)을 포함한다. 주석-할로겐 결합이나 주석-산소 결합의 결합 에너지는, 주석-주석 결합의 결합 에너지보다 높다. 따라서 주석-할로겐 결합이나 주석-산소 결합이 많은 할로겐화 주석이나 산화 주석은, 주석-할로겐 결합이나 주석-산소 결합이 적은 할로겐화 주석이나 산화 주석보다 융점, 비점이 높고 열적으로 안정적이다. 이 때문에 개질막(103a)은, 주석 함유막(103)의 다른 부분보다 열적 또는 화학적으로 안정되어, 플라즈마 내성 등의 화학 내성이 향상된다. 예를 들면 개질막(103a)이 형성된 주석 함유막(103)은, 개질막(103a)을 형성하지 않은 주석 함유막(103)보다, 피에칭막(102)을 에칭하는 에칭 가스에 대한 에칭 또는 부식 내성이 향상될 수 있다(에칭 속도가 감소될 수 있다). 개질막(103a)은, 예를 들면 1~2㎚의 두께를 갖는다. 개질막(103a)은, 주석 함유막(103)의 표면 등의 전부 또는 일부에 형성될 수 있다.
또한 개질 처리를 통해, 개질막(103a)은 주석 함유막(103)의 다른 부분에 비해 경화 및/또는 불순물 함유량이 감소될 수 있다. 이로써 주석 함유막(103)의 내화학성이 향상될 수 있다. 또한 개질 처리를 통해, 주석 함유막(103)의 개구 패턴의 치수/형상을 개질 처리 이전보다 균일화할 수 있다. 예를 들면 개구 패턴이 라인&스페이스(L/S) 패턴인 경우, 라인 엣지의 거칠기(Line edge roughness: LER)나 라인 폭의 거칠기(Line width roughness: LWR)가 개선될 수 있다.
(에칭의 실행: 단계 ST3)
도 4c는 단계 ST3의 기판(W)의 단면 구조의 일례를 나타낸 도면이다. 도 4c에 나타낸 것처럼, 단계 ST3에서는 피에칭막(102)을 에칭한다. 구체적으로는, 예를 들면 가스 공급부(20)로부터 플라즈마 처리 공간(10s) 내로 처리 가스를 공급하고, RF 전원(31)으로부터 기판 지지부(11)에 RF 신호를 공급한다. 이로써 플라즈마 처리 공간(10s) 내에서 플라즈마가 생성되고, 플라즈마 중의 이온 성분은 기판(W)으로 인입된다. 이 때, 개질막(103a)을 포함하는 주석 함유막(103)이 마스크로서 기능하며, 피에칭막(102) 중 개구(OP)의 바닥부에서 노출된 부분이, 개구(OP)의 깊이 방향(도 4c에서 위에서 아래로 향하는 방향)으로 에칭된다.
개질막(103a)이 형성된 주석 함유막(103)은, 피에칭막(102)의 에칭 가스(처리 가스)에 대한 에칭 내성이 향상될 수 있다. 이 때문에 피에칭막(102)을 에칭하는 마스크로서 주석 함유막(103)을 사용하는 경우, 주석 함유막(103)의 변형이나 막 두께의 감소, 주석 함유막(103)으로부터 피에칭막(102) 상으로 주석 등이 비산되는 것 등이 억제된다. 이에 따라 피에칭막(102)을 보다 적절하게 에칭할 수 있다.
아울러 피에칭막(102)이 도 5에 나타낸 것처럼 적층 구조인 경우, 각 막의 재료에 따라 처리 가스를 선택하여 각 막을 순차적으로 에칭할 수 있다. 제1막(102a)이, 스핀 온 글라스(SOG)막, SiON막, Si 함유 반사 방지막(SiARC) 등인 경우, 에칭용 처리 가스는 CF계 가스(CF4, C4F6, C4F8, CHF3, CH2F2 가스 등)일 수 있다. 개질막(103a)이 형성된 주석 함유막(103)은, 피에칭막(102)을 에칭하는 CF계 가스에 대한 에칭 내성이 향상될 수 있다.
또한 피에칭막(102)을 구성하는 복수의 층 중 적어도 하나의 층, 예를 들면 제2막(102b)이 스핀 온 카본(SOC)막, 비정질 카본(Amorphous Carbon Layer: ACL) 등의 탄소 함유막인 경우, 에칭용 처리 가스는, 수소 함유 가스(N2/H2 가스 등) 또는 산소 함유 가스(O2/COS 가스, CO2/COS 가스 등)일 수 있다. 제2막(102b)의 에칭에 산소 함유 가스를 사용하는 경우에는, 제2막(102b)을 에칭하기 전에 주석 함유막(103)을 제거할 수 있다. 이를 통해 높은 바이어스 전력을 필요로 하는 제2막(102b)의 에칭 중에 주석 함유막(103)의 주석 등이 비산되는 것을 억제할 수 있다. 제2막(102b)의 에칭에 수소 함유 가스를 사용하는 경우에는, 주석 함유막(103)과 제2막(102b)을 동시에 제거할 수 있다.
제3막(102c)이, SiC, SiON, SiN 및/또는 SiO2 등의 실리콘 함유 유전막인 경우, 에칭용 처리 가스는 CF계 가스(CF4, C4F6, C4F8, CHF3, CH2F2 가스 등)일 수 있다. 주석 함유막(103)은 제3막(102c)의 에칭 전에 제거할 수 있다. 이를 통해 높은 바이어스 전력을 필요로 하는 제3막(102c)의 에칭 중에 주석 함유막(103)의 주석 등이 비산되는 것을 억제할 수 있다.
<본 처리 방법의 변형예>
도 7은 본 처리 방법의 변형예를 나타낸 흐름도이다. 도 7에 나타낸 변형예는, 단계 ST2 이후에 퇴적막을 형성하는 공정(단계 ST2a)을 추가로 갖는 것을 제외하고는, 도 3에 나타낸 예와 동일하다. 본 처리 방법은, 본 개시의 범위 및 취지를 벗어나지 않고 다양하게 변형할 수 있다.
도 7에 나타내듯이 단계 ST2a는, 단계 ST2와 단계 ST3 사이에 실행된다. 단계 ST2a에서는, 개질막(103a)이 형성된 주석 함유막(103) 상에 퇴적막을 형성한다. 퇴적막은 플라즈마 CVD에 의해 형성될 수 있다. 플라즈마 CVD에서의 처리 가스는, 예를 들면 CH4 등의 카본(C)을 포함할 수 있다. 이 경우 퇴적막은, 카본을 포함하는 막으로서 형성된다. 퇴적막은, 주석 함유막(103)의 상면(TS), 측면(SS) 및 피에칭막(102)의 노출면(ES) 중 상면(TS)에 선택적으로 형성될 수 있다. 즉, 퇴적막은, 그 퇴적 속도가 측면(SS) 및 노출면(ES)보다 상면(TS)에서 빨라지도록 형성된다.
퇴적막은 예를 들면 아래의 방법으로 형성될 수 있다. 먼저, 제1 가스(예를 들면 실리콘(Si) 함유 가스 등)를 기판(W)에 공급하고, 적어도 주석 함유막(103) 상에 제1 가스의 분자를 흡착시켜 전구체층을 형성한다. 다음으로 제2 가스(예를 들면 산소 가스(O2) 등)를 기판(W)에 공급함과 함께, RF 전원(31)으로부터 기판 지지부(11)의 도전성 부재 및/또는 샤워 헤드(13)의 도전성 부재에 RF 신호를 공급한다. 이 제2 가스로부터 발생하는 플라즈마에 의해 전구체층을 개질함으로써, 퇴적막을 성막한다. 제1 가스 공급과 제2 가스 공급 사이에 퍼지 공정을 포함할 수도 있다. 이 퇴적막은, 원자층 1층씩 형성하는 것은 ALD(Atomic Layer Deposition)일 수도 있다.
도 8은 플라즈마를 이용한 ALD의 타이밍 차트의 일례를 나타낸 도면이다. 도 8에 따르면, 제1 가스의 공급(제1 가스 'ON')과, 제2 가스 유래 플라즈마 발생(제2 가스 'ON' 및 RF 신호 'ON')을 교대로 행한다. 또한 이들 사이에 각각 가스 퍼지(가스 퍼지 'ON')를 실시할 수도 있다. 또한 서브컨포멀한(subconformal) 퇴적막을 주석 함유막(103) 상에 선택적으로 형성할 수도 있다. 여기서 서브컨포멀한 퇴적막이란, 기판의 두께 방향을 따라 다른 두께를 갖는 퇴적막을 의미한다. 서브컨포멀한 퇴적막은, 예를 들면 개구(OP)의 바닥부 및 벽부에 제1 가스의 분자를 흡착시키지 않거나, 및/또는 개구(OP)의 바닥부 및 벽부에 형성한 전구체층을 개질하지 않음으로써 형성할 수 있다. 보다 구체적으로는, 예를 들면 제1 가스의 공급 시간을 조정하거나 제2 가스 유래 플라즈마 발생 시간을 조정함으로써, 주석 함유막(103) 상에 서브컨포멀한 퇴적막을 형성할 수 있다.
퇴적막은 플라즈마를 사용하지 않는 ALD에 의해 형성될 수도 있다. 플라즈마를 사용하지 않는 ALD로서는, 예를 들면 제1 유기 화합물 및 제2 유기 화합물과의 중합 반응에 의해 유기막을 형성하는 방법을 채용할 수 있다. 제1 유기 화합물의 예는, 이소시아네이트, 카르복시산, 카르복시산 할로겐화물, 및 카르복시산 무수물을 포함한다. 제2 유기 화합물의 예는, 수산기를 갖는 화합물 및 아민을 포함한다.
도 9는 플라즈마를 이용하지 않는 ALD의 타이밍 차트의 일례를 나타낸 도면이다. 도 9에 따르면 제1 유기 화합물의 공급(제1 가스 'ON')과, 제2 유기 화합물의 공급(제2 가스 'ON')을 교대로 행한다. 또한 이들 사이에 각각 가스 퍼지(가스 퍼지 'ON')를 행할 수도 있다. 이 기간 동안, RF 전원(31)으로부터 기판 지지부(11)의 도전성 부재 및/또는 샤워 헤드(13)의 도전성 부재에 RF 신호는 공급되지 않는다(RF 신호 'OFF'). 나아가 서브컨포멀한 유기막을, 주석 함유막(103) 상에 선택적으로 형성할 수도 있다. 서브컨포멀한 유기막은, 예를 들면 개구(OP)의 바닥부 및 벽부에 제1 유기 화합물의 분자를 흡착시키지 않거나, 및/또는 개구(OP)의 바닥부 및 벽부에 흡착된 제1 유기 화합물의 분자에 대해 제2 유기 화합물을 반응시키지 않음으로써 형성할 수 있다.
도 10은 선택적으로 형성된 퇴적막의 일례를 나타낸 도면이다. 도 10에 나타낸 것처럼, 퇴적막(104a)은 주석 함유막(103)의 상면(TS) 상에 선택적으로 형성된다. 선택적인 형성은, 예를 들면 카본 가스 등의 성막에 기여하는 가스와, 질소 가스 등의 에칭에 기여하는 가스를 동시에 플라즈마 처리 공간(10s)으로 공급하고, 플라즈마 처리를 행함으로써 실행할 수 있다. 이로써 주석 함유막(103)의 측면(SS)이나 피에칭막(102)의 노출면(ES)에서는 성막량과 에칭량이 서로 상쇄되는 한편, 상면(TS)에서는 로딩 효과 등에 의해 성막량이 에칭량보다 커지게 된다. 그 결과, 주석 함유막(103)의 측면(SS) 및 피에칭막(102)의 노출면(ES)에는 퇴적막이 형성되지 않고, 주석 함유막(103)의 상면(TS) 상에만 퇴적막(104a)이 형성된다.
퇴적막(104a)은 주석 함유막(103)과 함께 피에칭막(102)의 에칭 마스크로서 기능할 수 있다. 즉, 단계 ST3에서 사용하는 에칭 마스크의 두께(도 10의 상하 방향의 크기)를, 퇴적막(104a)의 두께만큼 두껍게 할 수 있다. 또한 퇴적막(104a)의 재료를 적절히 선택함으로써, 피에칭막(102)의 에칭 가스(처리 가스)에 대한 당해 에칭 마스크의 에칭 내성을 향상시킬 수 있다.
퇴적막은, 기판 처리 장치(1)의 샤워 헤드(13)에 포함되는 상부 전극을 구성하는 재료와 동일한 재료로 형성될 수 있다. 퇴적막은, 예를 들면 기판(W)의 상방에 위치하는 상부 전극을 스퍼터링함으로써, 개질막(103a)이 형성된 주석 함유막(103)의 상면(TS)에 선택적으로 형성될 수 있다.
도 11은 스퍼터링에 의해 형성된 퇴적막의 일례를 나타낸 도면이다. 도 11에 나타낸 것처럼 퇴적막(104b)은, 주석 함유막(103)의 표면 중 상면(TS) 상에 선택적으로(측면(SS)보다 두꺼워지도록) 형성된다. 상부 전극의 스퍼터링은, 예를 들면 아르곤 등의 희가스를 포함하는 처리 가스를 플라즈마 처리 공간(10s)으로 공급하여 플라즈마를 생성하면서, 기판 처리 장치(1)의 샤워 헤드(13)(상부 전극)에 음의 직류 전압을 인가함으로써 실행한다. 플라즈마화된 아르곤 이온은 음전위가 된 샤워 헤드(13)에 충돌한다. 이에 의해 샤워 헤드(13)의 구성 원소(예를 들면 실리콘)가 스퍼터링되며, 당해 구성 원소를 포함하는 퇴적물이 기판(W)의 표면으로 떨어져, 주석 함유막(103)의 상면(TS) 상에 선택적으로 퇴적막(104b)이 형성된다.
퇴적막(104b)은 주석 함유막(103)과 함께 피에칭막(102)의 에칭 마스크로서 기능할 수 있다. 즉, 단계 ST3에서 사용되는 에칭 마스크의 두께(도 9의 상하 방향의 크기)를, 퇴적막(104b)의 두께만큼 두껍게 할 수 있다. 또한 퇴적막(104b)의 재료(샤워 헤드(13)의 구성 원소)를 적절히 선택함으로써, 피에칭막(102)의 에칭 가스(처리 가스)에 대한 당해 에칭 마스크의 에칭 내성을 향상시킬 수 있다.
도 3 및 도 7에 나타낸 예에서, 단계 ST2와 동일한 개질 처리를 1 또는 복수 회 실행할 수 있다. 예를 들면 도 3 및 도 7의 단계 ST3(에칭 처리)의 실행 중에, 1 또는 복수의 타이밍(예를 들면 피에칭막(102)을 소정의 깊이로 에칭한 타이밍이나 피에칭막(102)을 구성하는 막의 일부를 에칭한 타이밍 등)에 개질 처리를 실행하도록 할 수 있다. 이 경우, 에칭에 의한 주석 함유막(103)의 개질막(103a)의 감소를 억제할 수 있다. 또한 예를 들면, 도 7에 나타낸 예에서 단계 ST2a와 단계 ST3 사이에서 개질 처리가 실행될 수 있다. 또한 예를 들면, 도 3 및 도 7에 나타낸 예에서 단계 ST2의 개질 처리와 단계 ST3의 에칭 처리를 동시에 실행할 수도 있다.
도 7에 나타낸 예에서는, 단계 ST2a와 동일한 퇴적막을 형성하는 처리(이하, '퇴적 처리')를 1 또는 복수 회 실행할 수 있다. 예를 들면 단계 ST3(에칭 처리)의 실행 중에, 1 또는 복수의 타이밍(예를 들면 피에칭막(102)을 소정의 깊이로 에칭한 타이밍이나 피에칭막(102)을 구성하는 막의 일부를 에칭한 타이밍 등)에 퇴적 처리를 실행하도록 할 수 있다. 퇴적 처리는 복수의 수법을 조합할 수 있다. 예를 들면 도 10에 나타낸 퇴적막(104a)의 형성과, 도 11에 나타낸 퇴적막(104b)의 형성을 교대로 행할 수도 있다. 또한 개질 처리와 퇴적 처리를 교대로 반복할 수도 있다.
본 처리 방법은, 예를 들면 도 2에 나타낸 기판 처리 시스템(PS)을 이용하여 실행될 수 있다. 이 경우 도 3 및 도 7에 나타낸 각 단계는, 각각 기판 처리 모듈(PM)(기판 처리실(PM1~PM6))의 동일한 기판 처리실에서 실행될 수도 있고, 상이한 기판 처리실에서 실행될 수도 있다. 또한 본 처리 방법은, 용량 결합형의 기판 처리 장치(1) 이외에도, 유도 결합형 플라즈마나 마이크로파 플라즈마 등, 임의의 플라즈마 소스를 이용한 기판 처리 장치를 사용하여 실행할 수 있다.
<실시예>
다음으로 본 처리 방법의 실시예에 대해 설명한다. 본 개시는 이하의 실시예로 결코 한정되지 않는다.
기판(W)을 기판 처리 장치(1) 내에 준비했다. 기판(W)은 실리콘 상에 SOC막, SOG막, 개구 패턴을 갖는 주석 함유막이 이 순서로 적층되었다. 주석 함유막의 개구 패턴은 라인&스페이스(L/S) 패턴이다. 다음으로 처리 가스로서 Cl2/Ar(실시예 1) 또는 HBr/Ar(실시예 2)을 사용하여, 주석 함유막에 대해 개질 처리를 했다.
도 12는 실시예와 관련된 개질 처리의 결과를 나타낸 도면이다. 도 12는 개질 처리 전과 개질 처리 후(실시예 1 및 실시예 2)의 주석 함유막(103)의 막 두께(nm), 라인 CD(nm), 스페이스 CD(nm), LWR(nm) 및 LER(nm)의 측정 결과를 나타낸다. 실시예 1 및 실시예 2 모두, 개질 처리에 의해 주석 함유막의 개구 패턴의 거칠기(LWR 및 LER)가 개선되었다. 실시예 1은, 실시예 2에 비해 주석 함유막의 막 두께 감소가 억제되었다. 할로겐 함유 가스에 수소가 포함된 경우, 개질 처리에 따라 주석 함유막 중의 주석과 결합하여 고휘발성의 수소화 주석을 생성하여, 수소 함유 가스의 막 두께를 감소시킬 수 있다. 실시예 1에서는 할로겐 함유 가스에 수소가 포함되지 않았기 때문에, 주석 함유막(103)의 개질 처리에 따른 막 두께의 감소가, 실시예 2보다 억제되었다고 생각된다.
1: 기판 처리 장치,
10: 플라즈마 처리 챔버,
10s: 플라즈마 처리 공간,
11: 기판 지지부,
13: 샤워 헤드,
20: 가스 공급부,
21: 가스 소스,
22: 유량 제어기,
30: 전원,
31: RF 전원,
32: DC 전원,
40: 배기 시스템,
50: 제어부,
101: 베이스막,
102: 피에칭막,
102a: 제1막,
102b: 제2막,
102c: 제3막,
103: 주석 함유막,
103a: 개질막,
104: 퇴적막,
105: 보호막,
PS: 기판 처리 시스템,
W: 기판,
TS: 상면,
SS: 측면,
ES: 노출면,
OP: 개구

Claims (13)

  1. 피에칭막과, 상기 피에칭막 상에 적어도 하나의 개구를 규정하는 주석 함유막을 갖는 기판을 챔버 내에 준비하는 공정과,
    상기 챔버에 할로겐 함유 가스 또는 산소 함유 가스를 포함하는 처리 가스를 공급하여, 상기 주석 함유막의 표면에 개질막을 형성하는 공정을 포함하는,
    기판 처리 방법.
  2. 제1항에 있어서,
    상기 개질막을 형성하는 공정은, 상기 처리 가스로부터 플라즈마를 생성하는 공정과, 상기 생성한 플라즈마에 의해 상기 주석 함유막에 상기 개질막을 형성하는 공정을 포함하는, 기판 처리 방법.
  3. 제1항에 있어서,
    상기 개질막을 형성하는 공정은, 상기 처리 가스와 상기 주석 함유막의 표면을 반응시켜 상기 개질막을 형성하는 공정을 포함하는, 기판 처리 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 개질막은, 주석-할로겐 결합을 포함하는, 기판 처리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 개질막을 형성하는 공정 이후에, 상기 주석 함유막 상에 퇴적막을 형성하는 공정을 추가로 포함하는, 기판 처리 방법.
  6. 제5항에 있어서,
    상기 퇴적막은, 플라즈마 CVD 및 ALD 중 적어도 어느 하나의 방법에 의해 형성되는, 기판 처리 방법.
  7. 제5항에 있어서,
    상기 퇴적막은, 상기 주석 함유막의 상면에 선택적으로 형성되는, 기판 처리 방법.
  8. 제5항에 있어서,
    상기 퇴적막은, 상기 기판의 상방에 배치된 상부 전극을 스퍼터링하여 형성되는, 기판 처리 방법.
  9. 제8항에 있어서,
    상기 스퍼터링하는 것은, 상기 기판과 상기 상부 전극 사이에 플라즈마를 생성하는 것과, 상기 상부 전극을 음전위로 하는 것이 포함하는, 기판 처리 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서,
    상기 퇴적막을 형성하는 공정과 상기 개질막을 형성하는 공정은, 동일한 챔버 내에서 행해지는, 기판 처리 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 개질막을 형성하는 공정 중 또는 상기 개질막을 형성하는 공정 이후에, 상기 피에칭막을 에칭하는 공정을 추가로 포함하는, 기판 처리 방법.
  12. 제11항에 있어서,
    상기 피에칭막을 에칭하는 공정과 상기 퇴적막을 형성하는 공정은, 동일한 챔버 내에서 행해지는, 기판 처리 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 주석 함유막은 포토레지스트인, 기판 처리 방법.
KR1020237038813A 2021-04-14 2022-03-10 기판 처리 방법 KR20230167429A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2021-068523 2021-04-14
JP2021068523A JP2022163526A (ja) 2021-04-14 2021-04-14 基板処理方法
PCT/JP2022/010487 WO2022219977A1 (ja) 2021-04-14 2022-03-10 基板処理方法

Publications (1)

Publication Number Publication Date
KR20230167429A true KR20230167429A (ko) 2023-12-08

Family

ID=83640294

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237038813A KR20230167429A (ko) 2021-04-14 2022-03-10 기판 처리 방법

Country Status (7)

Country Link
US (1) US20240047223A1 (ko)
EP (1) EP4325550A1 (ko)
JP (1) JP2022163526A (ko)
KR (1) KR20230167429A (ko)
CN (1) CN117121170A (ko)
TW (1) TW202244312A (ko)
WO (1) WO2022219977A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018006742A (ja) 2016-06-28 2018-01-11 ラム リサーチ コーポレーションLam Research Corporation 半導体デバイス製造における酸化スズ被膜スペーサ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05119465A (ja) * 1991-10-30 1993-05-18 Toshiba Corp リソグラフイ用マスク及び製造方法
JP3796857B2 (ja) * 1995-11-07 2006-07-12 セイコーエプソン株式会社 表面処理方法及びその装置
WO2000044961A1 (fr) * 1999-01-29 2000-08-03 Seiko Epson Corporation Procede de traitement de surface
US7291446B2 (en) * 2004-03-17 2007-11-06 Tokyo Electron Limited Method and system for treating a hard mask to improve etch characteristics
JP6817692B2 (ja) * 2015-08-27 2021-01-20 東京エレクトロン株式会社 プラズマ処理方法
JP2016027658A (ja) * 2015-09-07 2016-02-18 エルシード株式会社 エッチング方法
US10546748B2 (en) * 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US11031244B2 (en) * 2018-08-14 2021-06-08 Lam Research Corporation Modification of SNO2 surface for EUV lithography
JP7359680B2 (ja) * 2019-07-22 2023-10-11 東京エレクトロン株式会社 熱処理装置及び処理方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018006742A (ja) 2016-06-28 2018-01-11 ラム リサーチ コーポレーションLam Research Corporation 半導体デバイス製造における酸化スズ被膜スペーサ

Also Published As

Publication number Publication date
WO2022219977A1 (ja) 2022-10-20
EP4325550A1 (en) 2024-02-21
US20240047223A1 (en) 2024-02-08
TW202244312A (zh) 2022-11-16
CN117121170A (zh) 2023-11-24
JP2022163526A (ja) 2022-10-26

Similar Documents

Publication Publication Date Title
KR102580008B1 (ko) 반도체 디바이스 제작에서의 주석 옥사이드 막들
KR102504770B1 (ko) Ale 및 선택적인 증착을 사용하여 기판들 에칭
KR101160102B1 (ko) 가스 화학물 및 탄화 수소 첨가의 주기적 조절을 이용하는 플라즈마 스트리핑 방법
JP7453958B2 (ja) チャンバからSnO2膜を洗浄するための方法
JP2021511673A (ja) パターニングにおける酸化スズマンドレル
US8642483B2 (en) Substrate processing with shrink etching step
US8741396B2 (en) Method for forming amorphous carbon nitride film, amorphous carbon nitride film, multilayer resist film, method for manufacturing semiconductor device, and storage medium in which control program is stored
WO2020096817A1 (en) Directional deposition in etch chamber
US20090137125A1 (en) Etching method and etching apparatus
JP2023530299A (ja) 金属含有フォトレジスト堆積のための表面改質
JP2020088174A (ja) エッチング方法及び基板処理装置
KR20230167429A (ko) 기판 처리 방법
KR102678853B1 (ko) 피처리체를 처리하는 방법
TWI797739B (zh) 蝕刻方法、電漿處理裝置及基板處理系統
WO2023214575A1 (ja) プラズマ処理方法及びプラズマ処理装置
TWI843909B (zh) 電漿處理方法及電漿處理設備
WO2022181691A1 (ja) 基板処理方法及び基板処理装置
JP2023067443A (ja) プラズマ処理方法及びプラズマ処理装置
KR20210055015A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
JP2023002466A (ja) プラズマ処理方法、プラズマ処理装置及びプラズマ処理システム
JP2023048519A (ja) プラズマ処理方法及びプラズマ処理装置
TW202308466A (zh) 電漿處理方法、電漿處理裝置及電漿處理系統
JP2022039910A (ja) 基板処理方法及びプラズマ処理装置
CN111834202A (zh) 基板处理方法和基板处理装置