KR20230165442A - 구리 배선 형성방법 - Google Patents

구리 배선 형성방법 Download PDF

Info

Publication number
KR20230165442A
KR20230165442A KR1020220065149A KR20220065149A KR20230165442A KR 20230165442 A KR20230165442 A KR 20230165442A KR 1020220065149 A KR1020220065149 A KR 1020220065149A KR 20220065149 A KR20220065149 A KR 20220065149A KR 20230165442 A KR20230165442 A KR 20230165442A
Authority
KR
South Korea
Prior art keywords
copper
forming
layer
silicon substrate
seed layer
Prior art date
Application number
KR1020220065149A
Other languages
English (en)
Inventor
정현성
김태건
Original Assignee
한국세라믹기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국세라믹기술원 filed Critical 한국세라믹기술원
Priority to KR1020220065149A priority Critical patent/KR20230165442A/ko
Publication of KR20230165442A publication Critical patent/KR20230165442A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1635—Composition of the substrate
    • C23C18/1637—Composition of the substrate metallic substrate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/18—Pretreatment of the material to be coated
    • C23C18/1803—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces
    • C23C18/1813—Pretreatment of the material to be coated of metallic material surfaces or of a non-specific material surfaces by radiant energy
    • C23C18/182—Radiation, e.g. UV, laser
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/38—Coating with copper
    • C23C18/40—Coating with copper using reducing agents
    • C23C18/405—Formaldehyde
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Optics & Photonics (AREA)
  • Toxicology (AREA)
  • Chemically Coating (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은, 비아홀을 구비하는 실리콘 기판 상에 구리 씨드층(Cu seed layer)을 형성하는 단계와, 상기 구리 씨드층이 형성된 실리콘 기판을 무전해 도금액에 담지하는 무전해 도금 방법을 이용하여 구리 보강층을 형성하는 단계 및 상기 구리 보강층이 형성된 실리콘 기판 상에 구리 도금층을 형성하는 단계를 포함하는 구리 배선 형성방법에 관한 것이다. 본 발명에 의하면, 3차원 집적회로의 배선이 되는 실리콘관통전극 매립 Cu 도금층의 결함과 보이드 형성의 주요 원인 중 하나인 물리기상증착된 구리 씨드층의 깊이에 따른 두께 편차와 초기결함에 의한 영향을 줄일 수 있다.

Description

구리 배선 형성방법{Method for forming copper wiring}
본 발명은 구리 배선 형성방법에 관한 것으로, 더욱 상세하게는 3차원 집적회로의 배선이 되는 실리콘관통전극 매립 Cu 도금층(구리 배선)의 결함과 보이드 형성의 주요 원인 중 하나인 물리기상증착된 구리 씨드층의 깊이에 따른 두께 편차와 초기 결함 등에 의한 영향을 줄일 수 있는 구리 배선 형성방법에 관한 것이다.
일반적으로 Cu 필링(filling)을 위하여 제작된 실리콘관통전극의 표면에 물리적 기상증착법을 이용한 구리 씨드층이 형성된다. 형성된 구리 씨드층 상부에 Cu filling을 통해 구리 배선이 형성된다. 이러한 구리 배선(Cu filling 도금층 또는 실리콘관통전극 매립 Cu 도금층)은 무전해 또는 전해도금 방법에 의해 형성되는데, 구리 씨드층의 위치에 따른 두께 단차 및 결함 여부 등에 의해 형성되는 구리 배선(도금층)의 결함 및 보이드가 형성되는 문제점을 가지고 있다.
본발명에서는 이러한 문제점을 해결하고자 구리 씨드층의 결함 등에 의한 영향을 최소화할 수 있는 방법을 제공한다.
대한민국 공개특허공보 제10-2003-0050062호
본 발명이 해결하고자 하는 과제는 3차원 집적회로의 배선이 되는 실리콘관통전극 매립 Cu 도금층(구리 배선)의 결함과 보이드 형성의 주요 원인 중 하나인 물리기상증착된 구리 씨드층의 깊이에 따른 두께 편차와 초기 결함 등에 의한 영향을 줄일 수 있는 구리 배선 형성방법을 제공함에 있다.
본 발명은, 비아홀을 구비하는 실리콘 기판 상에 구리 씨드층(Cu seed layer)을 형성하는 단계와, 상기 구리 씨드층이 형성된 실리콘 기판을 무전해 도금액에 담지하는 무전해 도금 방법을 이용하여 구리 보강층을 형성하는 단계 및 상기 구리 보강층이 형성된 실리콘 기판 상에 구리 도금층을 형성하는 단계를 포함하는 구리 배선 형성방법을 제공한다.
상기 구리 배선 형성방법은, 상기 구리 씨드층을 형성하는 단계 이전에, 산화층을 형성하는 단계 및 상기 산화층 상부에 확산방지층을 형성하는 단계를 더 포함할 수 있다.
상기 구리 배선 형성방법은, 상기 구리 보강층을 형성하는 단계 이전에, 상기 구리 씨드층이 형성된 실리콘 기판을 세척하는 단계 및 세척된 실리콘 기판을 자외선(UV) 표면처리 하는 단계를 더 포함할 수 있다.
상기 무전해 도금액은 Cu 전구체, 환원제 및 착화제를 포함할 수 있다.
상기 Cu 전구체는 황산구리(CuSO4), 질산구리(Cu(NO3)2) 및 염화구리(CuCl2)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 환원제는 글리옥실산(Glioxylic acid) 및 포름알데히드(Formaldehyde)로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 착화제는 EDTA(Ethylenediaminetetraacetic aicd), CDTA(1,2-Cyclohexylenedinitrilotetraacetic acid). Quadrol(tetraoxypropylethyl ethylenediamine) 및 타르타르산나트륨칼륨(Potasium sodium tartrate)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 무전해 도금액은 억제제를 더 포함할 수 있다.
상기 억제제는 PEG(Polyethylene glycol), PPG(Polyprophylene glycol), SPS(disodium bis(3-sulfopropyl)disulfide) 및 염소 이온(Chloride ion, Cl-)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 무전해 도금액은 pH 조정제를 더 포함할 수 있다.
상기 pH 조정제는 염산(HCl), 황산(H2SO4) 및 질산(HNO3)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 pH 조정제는 수산화칼륨(KOH), 수산화나트륨(NaOH), 수산화칼슘(Ca(OH)2) 및 암모니아수(NH4OH)로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
본 발명에 의하면, 3차원 집적회로(3D IC(Integrated circuit)) 구성을 위하여 요구되는 적층형 기판에서, 실리콘 기판에 구리 배선을 형성하기 위한 실리콘관통전극(through silicon via, TSV)의 Cu filling 시 발생하는 Cu 도금층(구리 배선)의 결함 또는 보이드(Void)를 제거하거나 감소시킬 수 있다. 3차원 집적회로의 배선이 되는 실리콘관통전극 매립 Cu 도금층(구리 배선)의 결함과 보이드 형성의 주요 원인 중 하나인 물리기상증착된 구리 씨드층의 깊이에 따른 두께 편차와 초기 결함 등에 의한 영향을 줄일 수 있다.
도 1은 비아홀이 구비된 실리콘 기판 상에 산화층, 확산방지층 및 구리 씨드층이 형성된 모습을 도시한 도면이다.
도 2는 구리 씨드층 상에 구리 보강층이 형성된 모습을 도시한 도면이다.
도 3은 실험예에 따라 형성된 구리 씨드층의 두께를 분석하여 나타낸 그래프이다.
도 4는 실험예에 따라 형성된 구리 씨드층의 위치별 두께를 보여주는 주사전자현미경(SEM; scanning electrom microscope) 사진이다.
도 5는 실험예에 따라 형성된 구리 씨드층과 구리 보강층의 합산 두께를 분석하여 나타낸 그래프이다.
도 6은 실험예에 따라 형성된 구리 보강층의 위치별 구리 씨드층과 구리 보강층의 합산 두께를 보여주는 주사전자현미경(SEM) 사진이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
발명의 상세한 설명 또는 청구범위에서 어느 하나의 구성요소가 다른 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 당해 구성요소만으로 이루어지는 것으로 한정되어 해석되지 아니하며, 다른 구성요소를 더 포함할 수 있는 것으로 이해되어야 한다.
본 발명은 3차원 집적회로(3D IC(Integrated circuit)) 구성을 위하여 요구되는 적층형 기판에서, 실리콘 기판에 구리 배선을 형성하기 위한 실리콘관통전극(through silicon via, TSV)의 Cu filling 시 발생하는 Cu 도금층의 결함, 보이드(Void) 제거 또는 감소를 위한 방법을 제시한다.
본 발명의 바람직한 실시예에 따른 구리 배선 형성방법은, 비아홀을 구비하는 실리콘 기판 상에 구리 씨드층(Cu seed layer)을 형성하는 단계와, 상기 구리 씨드층이 형성된 실리콘 기판을 무전해 도금액에 담지하는 무전해 도금 방법을 이용하여 구리 보강층을 형성하는 단계 및 상기 구리 보강층이 형성된 실리콘 기판 상에 구리 도금층을 형성하는 단계를 포함한다.
상기 구리 배선 형성방법은, 상기 구리 씨드층을 형성하는 단계 이전에, 산화층을 형성하는 단계 및 상기 산화층 상부에 확산방지층을 형성하는 단계를 더 포함할 수 있다.
상기 구리 배선 형성방법은, 상기 구리 보강층을 형성하는 단계 이전에, 상기 구리 씨드층이 형성된 실리콘 기판을 세척하는 단계 및 세척된 실리콘 기판을 자외선(UV) 표면처리 하는 단계를 더 포함할 수 있다.
상기 무전해 도금액은 Cu 전구체, 환원제 및 착화제를 포함할 수 있다.
상기 Cu 전구체는 황산구리(CuSO4), 질산구리(Cu(NO3)2) 및 염화구리(CuCl2)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 환원제는 글리옥실산(Glioxylic acid) 및 포름알데히드(Formaldehyde)로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 착화제는 EDTA(Ethylenediaminetetraacetic aicd), CDTA(1,2-Cyclohexylenedinitrilotetraacetic acid). Quadrol(tetraoxypropylethyl ethylenediamine) 및 타르타르산나트륨칼륨(Potasium sodium tartrate)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 무전해 도금액은 억제제를 더 포함할 수 있다.
상기 억제제는 PEG(Polyethylene glycol), PPG(Polyprophylene glycol), SPS(disodium bis(3-sulfopropyl)disulfide) 및 염소 이온(Chloride ion, Cl-)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 무전해 도금액은 pH 조정제를 더 포함할 수 있다.
상기 pH 조정제는 염산(HCl), 황산(H2SO4) 및 질산(HNO3)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 pH 조정제는 수산화칼륨(KOH), 수산화나트륨(NaOH), 수산화칼슘(Ca(OH)2) 및 암모니아수(NH4OH)로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
이하에서, 본 발명의 바람직한 실시예에 따른 구리 배선 형성방법을 더욱 구체적으로 설명한다.
도 1은 비아홀이 구비된 실리콘 기판 상에 산화층, 확산방지층 및 구리 씨드층이 형성된 모습을 도시한 도면이다. 도 2는 구리 씨드층 상에 구리 보강층이 형성된 모습을 도시한 도면이다.
도 1 및 도 2를 참조하면, 비아홀(Via hole)을 구비하는 실리콘 기판(10) 상에 구리 씨드층(Cu seed layer)(40)을 형성한다. 상기 구리 씨드층(40)은 일반적으로 알려진 방법(물리기상증착 방법)을 이용하여 형성할 수 있다. 상기 구리 씨드층(40)은 비아홀의 깊이, 폭 등을 고려하여 그 두께를 결정하는 것이 바람직하다. 상기 구리 씨드층(40)은 구리(Cu)나 구리합금(Cu alloy)을 포함할 수 있다. 상기 비아홀은 실리콘관통전극(Through Silicon Via)을 포함할 수 있다. 상기 비아홀은 5:1 이상의 종횡비(aspect ratio)를 가질 수 있다.
상기 구리 씨드층(40)을 형성하기 전에, 산화층(20)을 형성하고, 상기 산화층(20) 상부에 확산방지층(30)을 형성할 수도 있다. 상기 산화층(20)은 실리콘 기판 상에 실리콘을 이산화규소로 산화시켜 형성할 수 있다. 상기 확산방지층(30)은 물리기상증착 방법 등을 통해 형성할 수 있다. 상기 산화층(20) 및 확산방지층(30)은 비아홀의 깊이, 폭 등을 고려하여 그 두께를 결정하는 것이 바람직하다. 상기 확산방지층(30)은 티타늄(Ti), 탄탈륨(Ta), 질화티탄(TiN), 질화탄탈륨(TaN), 산화티탄(TiO2), 산화탄탈륨(TaO) 등의 물질로 형성하는 것이 바람직하다.
상기 구리 씨드층(40)이 형성된 실리콘 기판을 무전해 도금액에 담지하는 무전해 도금 방법을 이용하여 구리 보강층(50)을 형성한다. 본 발명에서는 3차원 집적회로의 배선이 되는 실리콘관통전극 매립 Cu 도금층(구리 배선)의 결함과 보이드 형성의 주요 원인 중 하나인 물리기상증착된 구리 씨드층(40)의 깊이에 따른 두께 편차와 초기 결함 등에 의한 영향을 줄이기 위해 구리 보강층(50)을 형성한다.
형성된 구리 씨드층을 보강하기 위하여, 촉매 등을 이용하지 않고, 첨가제의 종류, 양을 조절하는 무전해 도금 방법을 이용한다. 무전해 도금은 외부에서 인가되는 전력 없이, 무전해 도금액 내의 첨가제들의 자발적인 산화-환원 반응을 통해 구리 보강층을 형성하는 방법이다. 무전해 도금액은 구리 이온을 제공하는 Cu 전구체, 구리 이온에 전자를 제공하는 환원제, 착화제를 포함할 수 있으며, 추가적으로 각각의 첨가제들이 작용하는 pH를 만들기 위한 pH 조정제, 억제제 등을 포함할 수도 있다.
무전해 도금은 구리 씨드층(40)이 형성된 실리콘 기판(10)을 담지하여 무전해 도금액 내에서 진행되고, 전처리 및 첨가제 투여시 액체 상태의 도금액이 실리콘관통전극 내부로 침투가 용이하므로, 깊이에 따른 두께 편차를 줄인 균일한 도금을 진행할 수 있는 등 우수한 구리 보강층(50) 형성이 가능하다는 장점이 존재한다. 이에 본 발명에서는 무전해 구리 도금을 이용해 실리콘관통전극에 물리기상증착법으로 증착된 구리 씨드층(40)을 보강하는 구리 보강층(50) 형성을 위한 도금을 진행한다.
상기 무전해 도금 공정은 후술하는 바과 같이 진행하는 것이 바람직하다.
구리 씨드층(40)이 형성된 실리콘 기판(10)을 세척한다. 실리콘 기판의 세척은 아세톤, 에탄올, 증류수 등을 이용하여 표면에 존재하는 유기 오염물을 제거하며, 초음파를 이용하여 수행할 수도 있다. 상기 세척은 세척액을 실리콘 기판 표면에 도포하거나 실리콘 기판을 세척액에 침지시켜 수행할 수 있다. 세척 시간은 1∼30분 정도의 시간 동안 수행하는 것이 바람직하다. 예를 들어, 실리콘 기판을 아세톤에 침지시켜 세척 후, 에탄올, 증류수 순서로 세척을 진행할 수 있다.
구리 씨드층이 형성된 실리콘 기판을 UV(Ultraviolet) 표면처리, 진공처리 등을 이용해 전처리를 진행할 수 있다. 예를 들어 자외선(UV) 표면처리의 경우, 1~30분 정도의 처리를 통해 실리콘 기판의 표면 접촉각을 줄여 무전해 도금액의 침지를 쉽게 만들 수 있다. 이를 통해 실리콘관통전극 내부까지 용액을 침지시킬 수 있지만, 실리콘관통전극 내부까지 용액을 침지시키는 방법이 본 발명의 전처리 방법에 한정되는 것은 아니다.
무전해 도금액을 준비한다. 상기 무전해 도금액은 구리 이온을 제공하는 Cu 전구체, 구리 이온에 전자를 제공하는 환원제, 착화제를 포함할 수 있으며, 추가적으로 각각의 첨가제들이 작용하는 pH를 만들기 위한 pH 조정제, 억제제 등을 포함할 수도 있다.
상기 Cu 전구체는 황산구리(CuSO4), 질산구리(Cu(NO3)2) 및 염화구리(CuCl2)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 환원제는 글리옥실산(Glioxylic acid) 및 포름알데히드(Formaldehyde)로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 착화제는 EDTA(Ethylenediaminetetraacetic aicd), CDTA(1,2-Cyclohexylenedinitrilotetraacetic acid). Quadrol(tetraoxypropylethyl ethylenediamine) 및 타르타르산나트륨칼륨(Potasium sodium tartrate)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 억제제는 PEG(Polyethylene glycol), PPG(Polyprophylene glycol), SPS(disodium bis(3-sulfopropyl)disulfide) 및 염소 이온(Chloride ion, Cl-)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함할 수 있다.
상기 pH 조정제는 염산(HCl), 황산(H2SO4) 및 질산(HNO3)으로 이루어진 군으로부터 선택된 1종 이상의 산(acid)을 포함할 수 있다. 상기 pH 조정제로 산(acid)을 사용할 경우에 무전해 도금액의 pH는 2∼6.5 정도를 이루게 하는 것이 바람직하다.
상기 pH 조정제는 수산화칼륨(KOH), 수산화나트륨(NaOH), 수산화칼슘(Ca(OH)2) 및 암모니아수(NH4OH)로 이루어진 군으로부터 선택된 1종 이상의 염기를 포함할 수도 있다. 상기 pH 조정제로 염기를 사용할 경우에 무전해 도금액의 pH는 9∼13 정도를 이루게 하는 것이 바람직하다.
상기 무전해 도금액에서 상기 Cu 전구체와 상기 환원제는 1:1∼30 정도의 몰농도 비율을 이루는 것이 바람직하다.
또한, 상기 무전해 도금액에서 상기 Cu 전구체와 상기 착화제는 1:1∼30 정도의 몰농도 비율을 이루는 것이 바람직하다.
또한, 상기 무전해 도금액에서 상기 Cu 전구체와 상기 억제제는 1:0.0001~0.0005 정도의 몰농도 비율을 이루는 것이 바람직하다.
구리 씨드층이 형성된 실리콘 기판을 상기 무전해 도금액에 침지시키는 등의 방법을 이용하여 무전해 도금을 수행하여 구리 보강층(50)을 형성한다. 예컨대, 무전해 도금액의 온도를 핫플레이트(Hot plate)에서 60~90℃에 맞추고, 실리콘 기판을 침지시키고, 도금 시간은 1~30분 내외로 진행할 수 있다.
상기 무전해 도금이 완료된 실리콘 기판을 증류수를 통해 표면 세척 공정을 실시하며, 세척 공정이 끝난후, N2 gas를 이용해 건조를 실시하는 것이 바람직하다.
상기 구리 보강층이 형성된 실리콘 기판 상에 구리 도금층을 형성하여 구리 배선을 형성한다. 상기 구리 도금층을 형성하는 방법은 일반적으로 알려진 방법을 사용할 수 있다.
이하에서, 본 발명에 따른 실험예를 구체적으로 제시하며, 다음에 제시하는 실험예에 본 발명이 한정되는 것은 아니다.
본 발명은 DRIE(Deep reactive ion etching) 방식으로 형성된 비아홀(via hole)(직경 12㎛, 깊이 60㎛)을 포함하는 실리콘 기판 상에 실리콘을 이산화규소로 산화시켜 산화층(절연층)을 형성 후, 물리기상증착 방법을 통해 확산방지층(탄탈륨층)과 구리 씨드층을 형성하였다. 물리기상증착을 통해 증착된 확산방지층과 구리 씨드층의 두께는 비아홀이 형성되지 않은 부위의 실리콘 기판의 상부 기준 각각 50nm, 300nm 정도 였고, 이때 비아홀 내부에 증착된 구리 씨드층은 도 3, 도 4에 나타난 바와 같이 상부(top) 112nm, 중부(middle) 54nm, 하부(bottom) 51nm의 두께를 가지며 상부와 하부가 2배 이상의 큰 두께 차이를 가졌다.
이러한 구리 씨드층의 두께 차이 및 결함을 줄이기 위하여 무전해 도금을 진행하기 전, 세척과 표면처리의 전처리 공정을 진행하였다.
상기 세척 공정은 3번의 세부 공정을 통해 진행하였는데, 순서대로 아세톤, 에탄올, 증류수에 실리콘 기판을 침지시킨 후, 초음파를 통해 세척을 진행하였으며, 각 용액에서의 세척 시간은 10분으로 수행하였다.
상기 세척 공정 이후, 실리콘 기판 표면에서의 접촉각을 감소시켜, 무전해 도금액이 비아홀 내부로 잘 침지시키기 위해 표면처리 공정을 진행하였다. 표면처리 공정은 UV-O3 표면처리 장비를 이용하여 30분 동안 수행하였다.
전처리 공정(세척 및 표면처리 공정)을 진행한 실리콘 기판을 무전해 도금하였다. 무전해 도금액은 Cu 전구체(황산구리 5수화물) 25.6mM, 환원제(Glioxylic acid) 0.243M , 착화제(Ethylenediaminetetraacetic acid(EDTA)) 0.240M, 억제제(Polyethylene glycol(PEG)) 2g/L, Disodium bis(3-sulfopropyl)disulfide(SPS) 1ppm을 포함하며 pH 12.5까지 pH 조정제로 KOH를 첨가하여 제조하였다. 상기 무전해 도금은 실리콘 기판을 무전해 도금액에 담지하고, 무전해 도금액의 온도를 70℃로 유지하며, 10분 동안 수행하였다.
무전해 도금 공정 후, 구리 씨드층 및 구리 보강층의 합산 두께는 도 5, 도 6에 나타난 바와 같이 상부 172nm, 중부 135nm, 하부 122nm의 두께로 기존 물리기상증착 방법으로 증착된 구리 씨드층의 두께 차이보다 약 26% 정도 감소하였다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
10: 실리콘 기판
20: 산화층
30: 확산방지층
40: 구리 씨드층
50: 구리 보강층

Claims (11)

  1. 비아홀을 구비하는 실리콘 기판 상에 구리 씨드층(Cu seed layer)을 형성하는 단계;
    상기 구리 씨드층이 형성된 실리콘 기판을 무전해 도금액에 담지하는 무전해 도금 방법을 이용하여 구리 보강층을 형성하는 단계; 및
    상기 구리 보강층이 형성된 실리콘 기판 상에 구리 도금층을 형성하는 단계를 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  2. 제1항에 있어서, 상기 구리 씨드층을 형성하는 단계 이전에,
    산화층을 형성하는 단계; 및
    상기 산화층 상부에 확산방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  3. 제1항에 있어서, 상기 구리 보강층을 형성하는 단계 이전에,
    상기 구리 씨드층이 형성된 실리콘 기판을 세척하는 단계; 및
    세척된 실리콘 기판을 자외선(UV) 표면처리 하는 단계를 더 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  4. 제1항에 있어서, 상기 무전해 도금액은 Cu 전구체, 환원제 및 착화제를 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  5. 제4항에 있어서, 상기 Cu 전구체는 황산구리(CuSO4), 질산구리(Cu(NO3)2) 및 염화구리(CuCl2)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  6. 제4항에 있어서, 상기 환원제는 글리옥실산(Glioxylic acid) 및 포름알데히드(Formaldehyde)로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  7. 제4항에 있어서, 상기 착화제는 EDTA(Ethylenediaminetetraacetic aicd), CDTA(1,2-Cyclohexylenedinitrilotetraacetic acid). Quadrol(tetraoxypropylethyl ethylenediamine) 및 타르타르산나트륨칼륨(Potasium sodium tartrate)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  8. 제4항에 있어서, 상기 무전해 도금액은 억제제를 더 포함하며,
    상기 억제제는 PEG(Polyethylene glycol), PPG(Polyprophylene glycol), SPS(disodium bis(3-sulfopropyl)disulfide) 및 염소 이온(Chloride ion, Cl-)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  9. 제4항에 있어서, 상기 무전해 도금액은 pH 조정제를 더 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  10. 제9항에 있어서, 상기 pH 조정제는 염산(HCl), 황산(H2SO4) 및 질산(HNO3)으로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함하는 것을 특징으로 하는 구리 배선 형성방법.
  11. 제9항에 있어서, 상기 pH 조정제는 수산화칼륨(KOH), 수산화나트륨(NaOH), 수산화칼슘(Ca(OH)2) 및 암모니아수(NH4OH)로 이루어진 군으로부터 선택된 1종 이상의 물질을 포함하는 것을 특징으로 하는 구리 배선 형성방법.
KR1020220065149A 2022-05-27 2022-05-27 구리 배선 형성방법 KR20230165442A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220065149A KR20230165442A (ko) 2022-05-27 2022-05-27 구리 배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220065149A KR20230165442A (ko) 2022-05-27 2022-05-27 구리 배선 형성방법

Publications (1)

Publication Number Publication Date
KR20230165442A true KR20230165442A (ko) 2023-12-05

Family

ID=89157224

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220065149A KR20230165442A (ko) 2022-05-27 2022-05-27 구리 배선 형성방법

Country Status (1)

Country Link
KR (1) KR20230165442A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030050062A (ko) 2001-12-18 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 구리 배선 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030050062A (ko) 2001-12-18 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 구리 배선 형성방법

Similar Documents

Publication Publication Date Title
US6821909B2 (en) Post rinse to improve selective deposition of electroless cobalt on copper for ULSI application
US6423200B1 (en) Copper interconnect seed layer treatment methods and apparatuses for treating the same
US8766342B2 (en) Electroless Cu plating for enhanced self-forming barrier layers
JP5486821B2 (ja) 無電解銅めっき方法、及び埋め込み配線の形成方法
KR20160135771A (ko) 전기화학적 도금 방법들
TW201536964A (zh) 將還原氧化石墨烯層修飾於基板孔洞表面的方法
CN105899715B (zh) 含有电化学惰性阳离子的铜电沉积浴
CN110168146B (zh) 用于高纵横比图案的铜电沉积溶液和方法
US7442267B1 (en) Anneal of ruthenium seed layer to improve copper plating
US20050170650A1 (en) Electroless palladium nitrate activation prior to cobalt-alloy deposition
KR20230165442A (ko) 구리 배선 형성방법
JPWO2005038088A1 (ja) 無電解銅めっき液及びそれを用いた配線基板の製造方法
JP6394429B2 (ja) 無電解めっき液を用いた貫通電極の形成方法
JP3715975B2 (ja) 多層配線構造の製造方法
JP5377195B2 (ja) 無電解銅めっき液、無電解銅めっき方法、及び埋め込み配線の形成方法
KR100717927B1 (ko) 무전해 도금 공정용 팔라듐 촉매 용액의 제조방법 및 그의활성화 방법
TWI617699B (zh) Manufacturing method of wiring structure, copper-substituted plating liquid, and wiring structure
JP2005154852A (ja) 無電解銅めっき液およびそれを使用する無電解銅めっき方法
Ohta et al. All-wet TSV filling with highly adhesive displacement plated Cu seed layer
US11133218B1 (en) Semiconductor apparatus having through silicon via structure and manufacturing method thereof
US8062969B2 (en) Methods of selectively growing nickel-containing materials
JP2003293189A (ja) 硫酸銅めっき方法
KR20090102464A (ko) 무전해 도금용액 및 이를 이용한 도금 방법
TWI638424B (zh) 利用濕式晶圓背側接觸進行銅電鍍矽穿孔的方法
KR101224205B1 (ko) 반도체 배선용 무전해 은 도금액, 이를 이용한 무전해 도금 공정 및 이에 의해 제조된 은 피막

Legal Events

Date Code Title Description
E902 Notification of reason for refusal