KR20230155341A - 전극 구조체 제조 방법 및 전극 구조체의 제조 장치 - Google Patents

전극 구조체 제조 방법 및 전극 구조체의 제조 장치 Download PDF

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Abstract

전극 구조체의 제조 방법은, (a) 제1 게이트 전극을 형성하는 것; (b) 제1 게이트 전극의 상에 형성되는 전극 캐핑막 대한 제거 공정을 수행하는 것; (c) 상기 제1 게이트 전극 상에 제2 게이트 전극을 형성하는 것; 및 (d) 상기 제2 게이트 전극의 상부를 질화시키는 것을 포함한다.

Description

전극 구조체 제조 방법 및 전극 구조체의 제조 장치{Method for manufacturing an electrode structure and apparatus for manufacturing the electrode structure}
본 발명은 전극 구조체 제조 방법 및 전극 구조체의 제조 장치에 관한 것으로, 상세하게는 반도체 소자의 전극 구조체 제조 방법 및 전극 구조체의 제조 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 메모리 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있으며, 동시에 전자 기기의 소형화를 위해 반도체 소자의 고집적화 또한 요구되고 있다. 이에 따라, 보다 미세한 반도체 소자를 생산하면서, 반도체 소자의 전기적 특성 및 신뢰성을 향상시키기 위한 다양한 연구가 수행되고 있다. 특히, 반도체 소자의 미세화 및 특성 향상을 위해, 반도체 소자 내 전극 구조체에 대한 연구가 활발히 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 전극 구조체의 제조 방법 및 전극 구조체의 제조 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 생산성이 향상된 전극 구조체의 제조 방법 및 전극 구조체의 제조 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 전극 구조체의 제조 방법은, (a) 제1 게이트 전극을 형성하는 것; (b) 제1 게이트 전극의 상에 형성되는 전극 캐핑막 대한 제거 공정을 수행하는 것; (c) 상기 제1 게이트 전극 상에 제2 게이트 전극을 형성하는 것; 및 (d) 상기 제2 게이트 전극의 상부를 질화시키는 것을 포함할 수 있다.
본 발명에 따른 전극 구조체의 제조 장치는, 플레이트; 상기 플레이트를 향해 에쳔트 및 플라즈마를 제공하는 샤워헤드; 상기 샤워헤드에 상기 에쳔트를 제공하는 제1 박스; 상기 샤워헤드에 상기 플라즈마를 제공하는 제2 박스; 상기 샤워헤드에 전구체를 제공하는 전구체 박스; 상기 샤워헤드에 퍼지 가스를 제공하는 퍼지 박스; 및 상기 샤워헤드에 반응물을 제공하는 반응물 박스를 포함할 수 있다.
본 발명에 따른 전극 구조체의 제조 장치는, 플레이트; 상기 플레이트를 향해 에쳔트 및 계면 형성 가스를 분사하는 샤워헤드; 상기 샤워헤드에 상기 에쳔트를 제공하는 제1 박스; 상기 샤워헤드에 상기 계면 형성 가스를 제공하는 제2 박스; 상기 샤워헤드에 전구체를 제공하는 전구체 박스; 상기 샤워헤드에 퍼지 가스를 제공하는 퍼지 박스; 및 상기 샤워헤드에 반응물을 제공하는 반응물 박스를 포함할 수 있다. 상기 플레이트는 히터를 포함할 수 있다. 상기 계면 형성 가스는 질소 원자를 포함할 수 있다.
본 발명의 개념에 따르면, 제2 게이트 전극이 제1 게이트 전극 상에서 용이하게 형성될 수 있고, 이에 따라 전극 구조체의 전기적 특성이 향상될 수 있다. 또한, 제2 게이트 전극 상에 계면 패턴이 형성됨으로써, 제2 게이트 전극과 제3 게이트 전극 간의 혼합이 방지될 수 있다. 그 결과, 전극 구조체의 전기적 특성이 향상될 수 있고, 제조 불량이 감소할 수 있다.
더하여, 다수의 공정들이 전극 구조체의 제조 장치 내에서 인-시츄(in-situ)로 진행될 수 있다. 이에 따라, 전극 구조체의 생산성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 전극 구조체의 제조 방법을 나타내는 순서도이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 전극 구조체의 제조 방법을 나타내는 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 전극 구조체를 제조하기 위한 제조 장치를 나타내는 개념도들이다.
도 6, 도 11, 도 16, 도 21, 도 26 및 도 31은 본 발명의 실시예들에 따른 전극 구조체를 포함하는 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 7, 도 12, 도 17, 도 22, 도 27 및 도 32는 각각 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31의 A-A' 선에 대응하는 단면도들이다.
도 8, 도 13, 도 18, 도 23, 도 28 및 도 33은 각각 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31의 B-B' 선에 대응하는 단면도들이다.
도 9, 도 14, 도 19, 도 24, 도 29 및 도 34는 각각 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31의 C-C' 선에 대응하는 단면도들이다.
도 10, 도 15, 도 20, 도 25, 도 30 및 도 35는 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31의 D-D' 선에 대응하는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 전극 구조체의 제조 방법을 나타내는 순서도이다. 도 2 내지 도 4는 본 발명의 실시예들에 따른 전극 구조체의 제조 방법을 나타내는 단면도들이다.
도 1 및 도 2를 참조하면, 베이스 기판(2)이 준비될 수 있다. 베이스 기판(2)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 중 어느 하나일 수 있다. 본 명세서에서, "A　또는　B", "A　및　B　중 적어도 하나", "A　또는　B　중 적어도 하나", "A, B　또는　C", "A, B　및　C　중 적어도 하나",　및　"A, B,　또는　C　중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나,　또는 그들의 모든 가능한 조합을 포함할 수 있다.
트렌치 영역(9)이 베이스 기판(2)을 가로지르도록 형성될 수 있다. 트렌치 영역(9)을 형성하는 것은, 베이스 기판(2) 상에 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 식각 마스크로 하여 베이스 기판(2)의 상부를 식각하는 것을 포함할 수 있다. 트렌치 영역(9)은 복수 개로 형성될 수 있다. 복수의 트렌치 영역들(9)은 서로 이격될 수 있다. 일 예로, 트렌치 영역들(9) 간의 깊이는 서로 동일할 수 있고, 또는 서로 다를 수 있다. 즉, 트렌치 영역들(9)의 하면들은 서로 동일한 레벨에 형성될 수 있고, 또는 서로 다른 레벨에 형성될 수 있다. 여기서 “레벨”은 베이스 기판(2)의 하면을 기준으로 측정되는 높이로 정의된다.
제1 게이트 전극(3)이 트렌치 영역(9) 내에 형성될 수 있다. 제1 게이트 전극(3)을 형성하는 것은, 트렌치 영역들(9)을 채우고 베이스 기판(2)을 덮는 제1 게이트막(미도시)을 형성하는 것, 및 제1 게이트막의 상부를 식각하여 복수의 제1 게이트 전극들(3)로 분리하는 것을 포함할 수 있다. 제1 게이트막을 형성하는 것은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 공정을 수행하는 것을 포함할 수 있다. 제1 게이트막의 상부를 식각하는 것은 제1 게이트막에 대한 에치-백(Etch-back) 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 제1 게이트 전극(3)은 트렌치 영역(9)의 하부를 채울 수 있다. 제1 게이트 전극들(3)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있으나, 본 발명은 이에 한정되지 않는다.
제1 게이트 전극(3)은 금속 물질(Ti, Mo, W, Cu, Al, Ta, Ru, Ir 등) 또는 금속 물질의 질화물(Ti, Mo, W, Cu, Al, Ta, Ru, Ir 등의 질화물), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 게이트 전극(3)은 TiN을 포함할 수 있다.
일 예로, 제1 게이트 전극(3)의 형성에 앞서, 트렌치 영역(9)의 내벽을 컨포멀하게 덮고 베이스 기판(2)의 상면 상으로 연장되는 게이트 절연막(미도시)이 더 형성될 수 있다. 게이트 절연막(GIL)은 실리콘 산화물 또는 고유전 물질, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 고유전 물질은 실리콘 산화물의 유전율보다 높은 유전율을 포함하는 물질로 정의될 수 있다. 일 예로, 고유전 물질은 예를 들면 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
일부 실시예들에 따르면, 전극 캐핑막(3c)이 제1 게이트 전극(3) 상에 형성될 수 있다. 전극 캐핑막(EC)은 제1 게이트 전극(GE1)의 상부가 산화됨으로써 형성될 수 있다. 별도의 산화 공정이 진행되지 않더라도, 제1 게이트 전극(3)이 자연적으로 산화됨에 따라 전극 캐핑막(3c)이 형성될 수 있다. 이에 따라, 전극 캐핑막(3c)은 제1 게이트 전극(3)을 구성하는 물질 중 적어도 일부와 동일한 물질을 포함할 수 있고, 일 예로, 전극 캐핑막(3c)은 제1 게이트 전극(3)과 동일한 물질을 포함하는 산화물을 포함할 수 있다. 일 예로, 제1 게이트 전극(3)이 TiN을 포함하는 경우, 전극 캐핑막(3c)은 TiO를 포함할 수 있다. 전극 캐핑막(3c)은 제1 게이트 전극(3)의 상면을 전체적으로 또는 국소적으로 덮을 수 있다.
이후, 제1 게이트 전극(3)의 상부에 대한 제거 공정이 수행될 수 있다(S10). 일 예로, 제1 게이트 전극(3)의 상부에 형성된 전극 캐핑막(3c)에 대한 제거 공정이 수행될 수 있다. 상기 제거 공정을 통해 전극 캐핑막(3c)이 제거될 수 있고, 이로 인해 제1 게이트 전극(3)의 상면이 외부로 노출될 수 있다. 제거 공정은 식각 공정을 포함할 수 있고, 예를 들어, 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있다. 식각 공정의 수행 시, 전극 캐핑막(3c)에 대하여 에쳔트(etchant)가 제공될 수 있다. 일 예로, 에쳔트는 염소(Cl) 원자를 포함할 수 있으나, 본 발명은 이에 한정되지 않는다. 식각 공정은 3 Torr 이상, 15 Torr 이하의 압력 조건 하에서 수행될 수 있고, 300℃ 이상, 700℃ 이하의 온도 조건 하에서 수행될 수 있다.
도 1 및 도 3을 참조하면, 제2 게이트 전극(4)이 제1 게이트 전극(3) 상에 형성될 수 있다(S20). 제2 게이트 전극(4)을 형성하는 것은, 제1 게이트 전극(3)의 상면을 시드로 하여 제2 게이트 전극(4)을 성장시키는 것을 포함할 수 있다. 이에 따라, 제2 게이트 전극(4)은 제1 게이트 전극(3)의 상면 상에서 선택적으로 성장할 수 있고, 베이스 기판(2)의 상면 상에서는 성장하지 않을 수 있다.
제2 게이트 전극(4)의 선택적 성장에 대하여, 더욱 자세하게는, 제1 게이트 전극(3)의 상면 상으로 전구체(미도시)가 제공될 수 있고, 제1 게이트 전극(3)의 상면에 증착될 수 있다. 전구체의 증착 이후, 퍼지 공정을 통해 제1 게이트 전극(3)의 상면에 증착되지 않은 전구체를 배출시킬 수 있다. 퍼지 공정은 비활성 기체(예를 들면, 18족 원소로 이루어진 기체)를 이용해 진행될 수 있다. 전구체의 배출이 완료되면, 반응물(미도시)이 제1 게이트 전극(3) 상의 전구체에 대해 제공될 수 있다. 전구체는 반응물과의 화학적 반응을 통해 생성물 및 잔여물을 형성할 수 있다. 이후, 추가적인 퍼지 공정이 수행될 수 있다. 이를 통해 잔여물이 배출될 수 있고, 생성물이 제1 게이트 전극(3)의 상면 상에 남을 수 있다. 생성물을 시드로 하여, 추가적인 전구체가 생성물 상에 다시 증착될 수 있다. 이후, 상기 퍼지 및 반응 공정들은 반복적으로 수행될 수 있다. 상기 공정들이 반복적으로 수행됨에 따라, 생성물들이 제1 게이트 전극(3) 상에 누적적으로 남을 수 있다. 제1 게이트 전극(3) 상에 누적된 생성물들은 제2 게이트 전극(4)을 구성할 수 있다.
제1 게이트 전극(3)의 상면이 전극 캐핑막(3c)으로 덮이는 경우, 전구체가 제1 게이트 전극(3)의 상면 상에 증착되지 않을 수 있다. 이로 인해, 최종적으로 제2 게이트 전극(4)이 제1 게이트 전극(3)의 상면 상에 형성되지 않을 수 있다. 본 발명의 개념에 따르면, 제2 게이트 전극(4)의 형성에 앞서 전극 캐핑막(3c)이 제거됨으로써, 제1 게이트 전극(3)의 상면이 외부로 노출될 수 있다. 이에 따라, 제2 게이트 전극(4)의 형성이 용이할 수 있고, 그 결과, 제조 공정 상에서 도 4의 전극 구조체(ES)의 제조 불량이 감소할 수 있다.
제2 게이트 전극(4)은 제1 게이트 전극(3) 상에서 트렌치 영역(9)을 채울 수 있고, 베이스 기판(2)의 상면보다 낮은 레벨에 형성될 수 있다. 트렌치 영역들(9)을 각각 채우는 제2 게이트 전극들(4)의 상면들은 실질적으로 동일한 높이에 형성될 수 있으나, 본 발명은 이에 제한되지 않는다.
제2 게이트 전극(4)은 금속 물질(Ti, Mo, W, Cu, Al, Ta, Ru, Ir 등) 또는 금속 물질의 질화물(Ti, Mo, W, Cu, Al, Ta, Ru, Ir 등의 질화물), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 제2 게이트 전극(4)은 제1 게이트 전극(3)과 다른 물질을 포함할 수 있다. 일 예로, 제1 게이트 전극(3)이 TiN을 포함하는 경우, 제2 게이트 전극(4)은 Mo를 포함할 수 있다.
제2 게이트 전극(4)의 전구체는 제2 게이트 전극(4)의 물질뿐 아니라, 추가적인 물질을 더 포함할 수 있다. 예를 들어, 제2 게이트 전극(4)이 임의의 금속 원소인 M을 포함하는 경우, 전구체는 MX를 포함할 수 있다. 여기서 X는 금속 M과 결합 가능한 화합물(예를 들어, Cl5, Cl2O2)일 수 있다. 일 예로, 전구체는 MoCl5를 포함할 수 있고, 전구체로부터 생성되는 생성물(최종적으로, 제2 게이트 전극(4))은 Mo를 포함할 수 있다. 반응물은 MX와 반응하여 M과 X를 분리할 수 있는 물질을 포함할 수 있다. 일 예로, 전구체가 MoCl5를 포함하는 경우, 반응물은 H2를 포함할 수 있다.
제2 게이트 전극(4)이 형성된 이후, 제2 게이트 전극(4)의 상부가 질화될 수 있다(S30). 이를 통해 제2 게이트 전극(4) 상에 계면 패턴(5)이 형성될 수 있다. 계면 패턴(5)은 제2 게이트 전극(4)의 상면을 덮을 수 있다. 질화 공정을 통해 계면 패턴(5)이 형성됨에 따라, 계면 패턴(5)은 제2 게이트 전극(4)과 동일한 물질 및 질소(N) 원자를 포함할 수 있다. 예를 들어, 제2 게이트 전극(4)이 Mo를 포함하는 경우, 계면 패턴(5)은 Mo의 질화물인 MoN을 포함할 수 있다. 다만, 본 발명은 이에 제한되지 않으며, 제2 게이트 전극(4) 및 계면 패턴(5)은 이와 다른 물질을 포함할 수 있다.
상기 질화 공정은 다양한 방법으로 수행될 수 있다.
일 예로, 상기 질화 공정은 제2 게이트 전극(4)의 고온 질화(thermal nitridation) 공정을 포함할 수 있다. 고온 질화 공정은, 제2 게이트 전극(4)을 가열하는 것, 및 제2 게이트 전극(4)의 상부에 계면 형성 가스를 제공하는 것을 포함할 수 있다. 일 예로, 제2 게이트 전극(4)은 650℃ 이상으로 가열될 수 있다. 제2 게이트 전극(4)에 제공되는 계면 형성 가스는 질소(N) 원자를 포함할 수 있다. 제2 게이트 전극(4)의 상부는 고온의 환경 하에서 계면 형성 가스와 화학적으로 반응할 수 있고, 이로써 제2 게이트 전극(4)의 상부가 질화되어 계면 패턴(5)이 형성될 수 있다. 고온 질화 공정은 3 Torr 이상, 40 Torr 이하의 압력 조건 하에서 진행될 수 있다.
다른 예로, 상기 질화 공정은 플라즈마를 이용한 질화 공정을 포함할 수 있다. 플라즈마 질화 공정은, 고온, 고압의 환경 하에서 제2 게이트 전극(4)의 상부 상에 질소 플라즈마를 제공하는 것을 포함할 수 있다. 제2 게이트 전극(4)의 상부는 질소 플라즈마와 반응할 수 있고, 이로써 제2 게이트 전극(4)의 상부가 질화되어 계면 패턴(5)이 형성될 수 있다. 플라즈마 질화 공정은 3 Torr 이상, 40 Torr 이하의 압력 조건 하에서, 그리고 250℃ 이상, 700℃ 이하의 온도 조건 하에서 진행될 수 있다.
전극 캐핑막(EC)의 상기 제거 공정(S10), 제2 게이트 전극(4)의 상기 형성 공정(S20), 및 제2 게이트 전극(4)의 상부의 상기 질화 공정(S30)은 인-시츄(in-situ)로 수행될 수 있다. 본 명세서에서, 인-시츄는 복수의 공정들이 하나의 공정 박스 내에서 연속적으로 수행됨을 의미한다. 일 예로, 복수의 공정들이 인-시츄로 진행되는 경우, 공정들이 진행되는 동안 공정 박스 내부가 진공 상태로 유지될 수 있다. 인-시츄 공정을 통해, 하나의 제조 장치 내에서 상기 제거 공정(S10), 상기 형성 공정(S20), 및 상기 질화 공정(S30)이 모두 수행될 수 있다. 상세하게는, 상기 제거 공정(S10)에 앞서 베이스 기판(2)이 제조 장치 내에 투입될 수 있다. 이후, 상기 제조 장치 내에서 상기 제거 공정(S10), 상기 형성 공정(S20), 및 상기 질화 공정(S30)이 순차적으로 수행될 수 있고, 이후 베이스 기판(2)이 제조 장치로부터 배출될 수 있다. 일 예로, 상기 공정들은 후술하는 도 5a 및 도 5b의 제조 장치(1000) 내에서 인-시츄로 수행될 수 있다.
상기 공정들(S10, S20, S30)이 인-시츄로 진행됨에 따라, 도 4의 전극 구조체(ES)의 제조에 소요되는 시간이 감소할 수 있다. 특히, 상기 제거 공정(S10) 이후, 상기 형성 공정(S20)이 시작되기 전까지 소요되는 시간이 감소할 수 있다. 이로 인해 제1 게이트 전극(GE1)의 일부가 다시 전극 캐핑막(EC)으로 산화되는 것을 효과적으로 방지할 수 있다. 그 결과, 전극 구조체(ES)의 생산성이 향상될 수 있고, 제조 공정에 있어서 불량이 감소할 수 있다.
도 1 및 도 4를 참조하면, 제2 게이트 전극(4) 상에 제3 게이트 전극(6)이 형성됨으로써, 전극 구조체(ES)가 형성될 수 있다. 계면 패턴(5)은 제2 게이트 전극(4)과 제3 게이트 전극(6)의 사이에 개재될 수 있다. 제3 게이트 전극(6)은 트렌치 영역(9) 내에 형성될 수 있고, 베이스 기판(2)의 상면보다 낮은 레벨에 형성될 수 있다.
일 예로, 제3 게이트 전극(6)을 형성하는 것은 트렌치 영역(9)을 채우고 베이스 기판(2)의 상면을 덮는 제3 게이트막(미도시)을 형성하는 것, 및 제3 게이트막의 상부를 제거하여 제3 게이트 전극들(6)로 분리하는 것을 포함할 수 있다.
제3 게이트 전극(6)은 제1 및 제2 게이트 전극들(3, 4)과 다른 물질을 포함할 수 있다. 예를 들어, 제3 게이트 전극(6)은 제2 게이트 전극(4)이 포함하는 물질보다 큰 일함수를 가지는 물질을 포함할 수 있다. 제2 및 제3 게이트 전극들(4, 6) 간의 일함수 차이로 인해, 전극 구조체(ES)의 전기적 특성이 향상될 수 있다. 일 예로, 제2 게이트 전극(4)이 포함하는 물질의 일함수는 4.2eV 이하일 수 있고, 제3 게이트 전극(6)이 포함하는 물질의 일함수는 4.4eV 이상일 수 있다. 일 예로, 제3 게이트 전극(6)은 불순물(예를 들어, 인, 붕소 등)이 도핑된 폴리실리콘을 포함할 수 있다.
계면 패턴(5)이 제2 게이트 전극(4)과 제3 게이트 전극(6)을 이격시킴으로써, 제2 게이트 전극(4)과 제3 게이트 전극(6) 간의 혼합이 방지될 수 있다. 일 예로, 계면 패턴(5)의 형성 없이 제3 게이트 전극(6)이 제2 게이트 전극(4)에 접하도록 경우, 이들 사이에 혼합물(예를 들어, 금속 실리사이드)이 발생할 수 있다. 계면 패턴(5)은 제2 게이트 전극(4)과 제3 게이트 전극(6) 사이의 혼합물의 발생을 억제시킴으로써, 전극 구조체의 전기적 특성을 향상시킬 수 있다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 전극 구조체를 제조하기 위한 제조 장치를 나타내는 개념도들이다.
도 5a 및 도 5b를 참조하면, 제조 장치(1000)가 제공될 수 있다. 일 예로, 제조 장치(1000)는 반도체 소자(1)의 전극 구조체(ES)를 제조하기 위한 장치일 수 있다. 도 1 내지 도 4를 참조하여 설명한 제조 방법 중 적어도 일부가 제조 장치(1000) 내에서 수행될 수 있다. 일 예로, 도 1 내지 도 4를 참조하여 설명한 제조 방법 중 적어도 일부가 제조 장치(1000) 내에서 인-시츄(in-situ)로 수행될 수 있다.
제조 장치(1000)는 플레이트(20)를 포함할 수 있다. 플레이트(20)는 반도체 소자(1)(예를 들어, 반도체 소자(1)의 전극 구조체(ES))가 장착되는 장착부를 포함할 수 있다. 제조 장치(1000)의 동작 시, 반도체 소자(1)가 장착부 상에 장착될 수 있다.
일부 실시예들에 따르면, 플레이트(20)는 히터를 포함할 수 있다. 일 예로, 플레이트(20)는 장착부를 포함하는 히터일 수 있고, 다만 이에 제한되는 것은 아니다. 제조 장치(1000)의 동작에 있어, 히터는 필요에 따라 가열될 수 있다. 히터를 통해 플레이트(20)는 상온(예를 들어, 25℃)보다 높은 온도까지 가열될 수 있다. 바람직하게는, 플레이트(20)는 히터에 의해 650℃ 이상으로 가열될 수 있다.
제조 장치(1000)는 샤워헤드(30)를 포함할 수 있다. 샤워헤드(30)는 플레이트(20)를 바라보도록 위치할 수 있다. 샤워헤드(30)는 공급부를 포함할 수 있다. 일 예로, 샤워헤드(30)의 공급부는 플레이트(20)를 바라보도록 위치할 수 있다. 제조 장치(1000)의 동작 시, 샤워헤드(30)는 공급부를 통해 플레이트(20)를 향해(예를 들어, 반도체 소자(1)를 향해) 제조에 필요한 물질을 공급할 수 있다. 일 예로, 샤워헤드(30)는 공급부를 통해 반도체 소자(1)의 전면 상에 상기 물질을 고르게 분사할 수 있다.
제조 장치(1000)는 가스 박스(10)를 포함할 수 있다. 가스 박스(10)는 복수의 박스들을 그 내부에 포함할 수 있다. 일 예로, 제1 박스(50), 전구체 박스(11), 퍼지 박스(12) 및 반응물 박스(13)가 가스 박스(10) 내에 제공될 수 있다. 제1 박스(50), 전구체 박스(11), 퍼지 박스(12) 및 반응물 박스(13) 각각은 샤워헤드(30)에 연결될 수 있고, 그 내부의 물질들을 각각 샤워헤드(30)로 전달할 수 있다. 일 예로, 제1 박스(50), 전구체 박스(11), 퍼지 박스(12) 및 반응물 박스(13) 각각은 배관을 통해 샤워헤드(30)에 연결될 수 있고, 그 내부의 물질들을 배관을 통해 샤워헤드(30)로 전달할 수 있다.
제조 장치(1000)의 동작 시, 제1 박스(50)는 제1 물질을 그 내부에 포함할 수 있다. 예를 들어, 제1 물질은 도 2를 참조하여 설명한 에쳔트(etchant)를 포함할 수 있고, 제1 박스(50)는 그 내부에 상기 에쳔트를 포함하는 에쳔트 박스일 수 있다. 일 예로, 제1 물질은 염소(Cl) 원자를 포함할 수 있고, 도 2를 참조하여 설명한 전극 캐핑막(3c)을 제거(예를 들어, 식각)할 수 있다. 제1 박스(50)는 도 2를 참조하여 설명한 제거 공정 진행(S10) 시, 제1 물질을 샤워헤드(30)로 제공할 수 있다. 샤워헤드(30)는 제1 박스(50)로부터 제공받은 제1 물질을 플레이트(20)를 향해 공급(예를 들어, 분사)할 수 있다. 예를 들어, 도 1 및 도 2를 참조하여 설명한 제거 공정(S10) 진행 시, 제1 박스(50)는 제1 물질을 샤워헤드(30)로 전달할 수 있다. 샤워헤드(30)가 제1 박스(50)로부터 전달받은 제1 물질을 플레이트(20)를 향해 공급함으로써, 도 2의 전극 캐핑막(3c)이 식각될 수 있다. 이를 통해, 도 2의 제1 게이트 전극(3)의 상면이 외부로 노출될 수 있다.
제조 장치(1000)의 동작 시, 전구체 박스(11)는 전구체 물질을 그 내부에 포함할 수 있다. 예를 들어, 전구체 박스(11) 내의 전구체는 도 3을 참조하여 설명한 전구체를 포함할 수 있다. 전구체 박스(11)는 전구체를 샤워헤드(30)로 제공할 수 있다. 예를 들어, 도 1 및 도 3을 참조하여 설명한 제2 게이트 전극(4)의 형성 공정(S20) 진행 시, 전구체 박스(11)는 전구체를 샤워헤드(30)로 전달할 수 있다. 샤워헤드(30)는 전구체 박스(11)로부터 전달받은 전구체를 플레이트(20)를 향해 공급할 수 있다. 이를 통해, 전구체가 도 3의 제1 게이트 전극(3)의 상면 상에 증착될 수 있다.
제조 장치(1000)의 동작 시, 퍼지 박스(12)는 퍼지 가스를 그 내부에 포함할 수 있다. 예를 들어, 퍼지 박스(12) 내의 퍼지 가스는 도 3을 참조하여 설명한 비활성 기체를 포함할 수 있다. 퍼지 박스(12)는 퍼지 가스를 샤워헤드(30)로 제공할 수 있다. 예를 들어, 도 1 및 도 3을 참조하여 설명한 제2 게이트 전극(4)의 형성 공정(S20) 진행 시, 퍼지 박스(12)는 퍼지 가스를 샤워헤드(30)로 전달할 수 있다. 샤워헤드(30)는 퍼지 박스(12)로부터 전달받은 전구체를 플레이트(20)를 향해 공급할 수 있다. 이를 통해, 도 3을 참조하여 설명한 퍼지 공정이 수행될 수 있다.
제조 장치(1000)의 동작 시, 반응물 박스(13)는 반응물을 그 내부에 포함할 수 있다. 예를 들어, 반응물 박스(13) 내의 반응물은 도 3을 참조하여 설명한 반응물을 포함할 수 있다. 반응물 박스(13)는 반응물을 샤워헤드(30)로 제공할 수 있다. 예를 들어, 예를 들어, 도 1 및 도 3을 참조하여 설명한 제2 게이트 전극(4)의 형성 공정(S20) 진행 시, 반응물 박스(13)는 반응물을 샤워헤드(30)로 전달할 수 있다. 샤워헤드(30)는 반응물 박스(13)로부터 전달받은 반응물을 플레이트(20)를 향해 공급할 수 있다. 반응물은 전구체와의 화학적 반응을 통해 도 3을 참조하여 설명한 생성물 및 잔여물을 형성할 수 있다.
제조 장치(1000)는 컨트롤러(70)를 포함할 수 있다. 컨트롤러(70)는 가스 박스(10) 내 하나 이상의 박스들의 동작을 제어할 수 있는 매스 플로우 컨트롤러(MFC, Mass Flow Controller)일 수 있다. 일 예로, 컨트롤러(70)는 제1 박스(50)의 동작을 제어할 수 있고, 컨트롤러(70)에 의해 제1 물질의 흐름이 제어될 수 있다. 다른 예로, 컨트롤러(70)는 전구체 박스(11), 퍼지 박스(12) 및/또는 반응물 박스(13)의 동작을 더 제어할 수 있다.
제조 장치(1000)는 제2 박스(60)를 포함할 수 있다. 제2 박스(60)는 제1 물질과 다른 제2 물질을 그 내부에 포함할 수 있다. 예를 들어, 제2 박스(60)는 도 3을 참조하여 설명한 질화 공정(S30) 시 이용되는 제2 물질을 그 내부에 포함할 수 있다. 제2 물질은 질소(N)를 포함할 수 있다. 샤워헤드(30)는 제2 박스(60)로부터 제공받은 제2 물질을 플레이트(20)를 향해 공급할 수 있다. 예를 들어, 질화 공정(S30) 진행 시 제2 박스(60)는 제2 물질을 샤워헤드(30)로 전달할 수 있다. 샤워헤드(30)가 제2 박스(60)로부터 전달받은 제2 물질을 플레이트(20)를 향해 공급함으로써, 도 3의 제2 게이트 전극(4)이 질화될 수 있다. 이를 통해, 계면 패턴(IF)이 제2 게이트 전극(4) 상에 형성될 수 있다.
일 예로, 제2 물질은 플라즈마를 포함할 수 있다. 제2 박스(60)는 플라즈마 발생부를 포함하는 플라즈마 박스일 수 있다. 플라즈마는 플라즈마 발생부에 의해 플라즈마 박스 내에서 생성될 수 있다. 플라즈마는 질소 플라즈마를 포함할 수 있다. 일 예로, 플라즈마 박스는 원격 플라즈마 소스(RPS, Remote Plasma Source)를 포함할 수 있다. 이에 따라, 플라즈마 박스에서 별도로 생성된 플라즈마가 플레이트(20)를 향해 공급될 수 있다. 이를 통해 질화 공정(S30)이 진행될 수 있다.
다른 예로, 제2 물질은 질소 원자를 포함하는 계면 형성 가스를 포함할 수 있다. 제2 물질이 플레이트(20)를 향해 공급되는 동안, 플레이트(20)가 히터에 의해 가열될 수 있다. 플레이트(20)가 가열됨으로써, 제2 물질에 의한 질화 공정(S30)이 가속될 수 있다. 이 때, 컨트롤러(70)가 제2 박스(60)의 동작을 제어할 수 있고, 컨트롤러(70)에 의해 제2 물질의 흐름이 제어될 수 있다.
일 예로, 도 5a에 도시된 바와 같이, 제2 박스(60)는 가스 박스(10)의 외부에 위치할 수 있다. 다른 예로, 도 5b에 도시된 바와 같이, 제2 박스(60)는 가스 박스(10)의 내부에 위치할 수 있다.
도 6 내지 도 34는 본 발명의 실시예들에 따른 전극 구조체를 포함하는 반도체 소자의 제조 방법을 나타내는 도면들이다. 상세하게는, 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31은 본 발명의 실시예들에 따른 전극 구조체를 포함하는 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 7, 도 12, 도 17, 도 22, 도 27 및 도 32는 각각 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31의 A-A' 선에 대응하는 단면도들이다. 도 8, 도 13, 도 18, 도 23, 도 28 및 도 33은 각각 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31의 B-B' 선에 대응하는 단면도들이다. 도 9, 도 14, 도 19, 도 24, 도 29 및 도 34는 각각 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31의 C-C' 선에 대응하는 단면도들이다. 도 10, 도 15, 도 20, 도 25, 도 30 및 도 35는 도 6, 도 11, 도 16, 도 21, 도 26 및 도 31의 D-D' 선에 대응하는 단면도들이다. 설명의 간소화를 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 6 내지 도 10을 참조하면, 기판(100)이 준비될 수 있다. 기판(100)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 중 어느 하나일 수 있다.
소자분리 패턴(120)이 형성될 수 있고, 기판(100)의 상부에 매립될 수 있다. 소자분리 패턴(120)을 형성하는 것은, 패터닝 공정을 통해 기판(100)의 상부 중 일부를 제거하는 것, 및 제거된 영역에 소자분리 패턴(120)을 채우는 것을 포함할 수 있다.
소자분리 패턴(120)으로 둘러싸인 기판(100)의 일 영역들(예를 들어, 기판(100)의 상부 중 제거되지 않은 잔부)은 활성 패턴들(ACT)로 정의될 수 있다. 이후, 설명의 편의를 위해, 활성 패턴들(ACT)을 제외한 기판(100)의 다른 영역(예를 들어, 기판(100)의 하부)을 기판(100)으로 명명한다.
활성 패턴들(ACT)은 기판(100)의 하면에 평행하고 서로 교차하는(예를 들어, 서로 직교하는) 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다. 활성 패턴들(ACT) 각각은 제1 및 제2 방향들(D1, D2)에 교차하는 제3 방향(D3)으로 연장되는 바(bar)의 형태를 가질 수 있고, 기판(100)으로부터 제1 내지 제3 방향들(D1, D2, D3)에 수직한 제4 방향(D4)으로 돌출될 수 있다. 제1 내지 제3 방향들(D1, D2, D3)에 대한 활성 패턴들(ACT) 각각의 폭은, 기판(100)에 근접할수록 증가할 수 있다. 도 2의 베이스 기판(2)은 기판(100), 활성 패턴들(ACT) 및 소자분리 패턴(120)을 포함할 수 있다.
불순물 영역들(110)이 활성 패턴들(ACT) 내에 형성될 수 있다. 불순물 영역들(110)을 형성하는 것은, 이온 주입 공정을 통해 활성 패턴들(ACT) 내에 불순물을 주입하는 것을 포함할 수 있다.
소자분리 패턴(120)은 단일 막질 또는 둘 이상의 물질을 포함하는 다중 막질일 수 있다. 일 예로, 활성 패턴들(ACT) 각각을 둘러싸는 제1 분리 패턴(122) 및 제3 방향(D3)으로 서로 이격된 활성 패턴들(ACT) 사이의 제2 분리 패턴(124)을 포함할 수 있고, 제1 및 제2 분리 패턴들(122, 124)은 서로 동일한 물질 또는 서로 다른 물질을 포함할 수 있다. 소자분리 패턴(120)은 절연물질을 포함할 수 있다. 일 예로, 소자분리 패턴(120)은 실리콘 산화물 또는 실리콘 질화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 분리 패턴(122)은 실리콘 산화물을 포함할 수 있고, 제2 분리 패턴(124)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되지 않는다.
활성 패턴들(ACT) 및 소자분리 패턴(120) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 제2 방향(D2)으로 연장되고, 제1 방향(D1)으로 서로 이격되는 라인 형태의 패턴들을 포함할 수 있다. 일 예로, 마스크 패턴(MP)은 활성 패턴들(ACT) 및 소자분리 패턴(120)을 제2 방향(D2)으로 가로지를 수 있다. 마스크 패턴(MP)의 라인 패턴들 사이에 마스크 트렌치들(MTR)이 형성될 수 있다. 마스크 트렌치들(MTR) 각각은 제2 방향(D2)으로 연장되고, 제1 방향(D1)으로 서로 이격될 수 있다.
도 11 내지 도 15를 참조하면, 마스크 패턴(MP)을 식각 마스크로 하여, 활성 패턴들(ACT)의 상부들 및 소자분리 패턴(120)의 상부가 식각될 수 있다. 이에 따라, 트렌치 영역들(TR)이 마스크 패턴(MP)의 마스크 트렌치들(MTR)과 수직으로 중첩하는 영역에서 형성될 수 있다. 트렌치 영역들(TR)은 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 제1 방향(D1)으로 서로 이웃하는 한 쌍의 트렌치 영역들(TR)이 활성 패턴들(ACT) 각각을 제2 방향(D2)을 따라 가로지를 수 있다.
트렌치 영역들(TR) 각각의 하면은 요철 구조를 가질 수 있다. 일 예로, 트렌치 영역(TR)은 제1 트렌치 영역(TR1) 및 제2 트렌치 영역(TR2)을 포함할 수 있고, 제1 트렌치 영역(TR1)의 하면은 제2 트렌치 영역(TR2)의 하면보다 높은 레벨에 형성될 수 있다. 여기서 “레벨”은 기판(100)의 하면을 기준으로 측정되는 높이로 정의된다. 제1 트렌치 영역(TR1)은 활성 패턴(ACT) 상에 형성될 수 있고, 제2 트렌치 영역(TR2)은 소자분리 패턴(120) 상에 형성될 수 있다. 식각 공정 진행 시, 활성 패턴(ACT)과 소자분리 패턴(120)의 식각 속도가 서로 다를 수 있고, 이로 인해 제1 및 제2 트렌치 영역들(TR1, TR2)의 하면들의 레벨이 서로 다르게 형성될 수 있다.
불순물 영역들(110)은 트렌치 영역들(TR)로 인해 제1 불순물 영역들(111) 및 제2 불순물 영역들(112)로 나뉠 수 있다. 제2 불순물 영역들(112)은 활성 패턴들(ACT) 각각의 양 가장자리 영역들 내에 형성될 수 있다. 제1 불순물 영역들(111) 각각은 각 활성 패턴들(ACT) 내의 제2 불순물 영역들(112)의 사이에 형성될 수 있다.
도 16 내지 도 20을 참조하면, 게이트 절연막(GIL)이 기판(100)의 전면 상에 컨포멀하게 형성될 수 있다. 예를 들어, 게이트 절연막(GIL)은 트렌치 영역들(TR)의 내벽들을 컨포멀하게 덮을 수 있고, 활성 패턴들(ACT)의 상면들 및 소자분리 패턴(120)의 상면 상으로 연장될 수 있다. 게이트 절연막(GIL)의 하면은 트렌치 영역(TR)을 따라 요철 구조를 가질 수 있다. 게이트 절연막(GIL)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 게이트 절연막(GIL)은 실리콘 산화물 또는 고유전 물질, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
이후, 제1 게이트 전극(GE1)이 트렌치 영역(TR) 내에 형성될 수 있다. 복수의 제1 게이트 전극들(GE1)이 트렌치 영역들(TR) 내에 각각 형성될 수 있다. 제1 게이트 전극(GE)을 형성하는 것은, 트렌치 영역들(TR)을 채우고 게이트 절연막(GIL)을 덮는 제1 게이트막(미도시)을 형성하는 것, 및 제1 게이트막의 상부를 식각하여 복수의 제1 게이트 전극들(GE1)로 분리하는 것을 포함할 수 있다. 제1 게이트막을 형성하는 것은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 공정을 수행하는 것을 포함할 수 있다. 제1 게이트막의 상부를 식각하는 것은 제1 게이트막에 대한 에치-백(Etch-back) 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 제1 게이트 전극(GE1)은 트렌치 영역(TR)의 하부를 채울 수 있다. 제1 게이트막의 상부가 식각됨으로써, 게이트 절연막(GIL)의 상부가 외부로 노출될 수 있다.
제1 게이트 전극들(GE1)은 트렌치 영역들(TR)을 따라 제2 방향(D2)으로 연장될 수 있고, 제1 방향(D1)으로 서로 이격될 수 있다. 제1 게이트 전극(GE1)의 하면은 트렌치 영역(TR)의 하면을 따라 요철 구조를 가질 수 있다. 이와 달리, 제1 게이트 전극(GE1)의 상면은 평평하게 연장될 수 있다. 제1 게이트 전극(GE1)은 금속 물질(Ti, Mo, W, Cu, Al, Ta, Ru, Ir 등) 또는 금속 물질의 질화물(Ti, Mo, W, Cu, Al, Ta, Ru, Ir 등의 질화물), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 게이트 전극(GE1)은 TiN을 포함할 수 있다.
일부 실시예들에 따르면, 전극 캐핑막(EC)이 제1 게이트 전극(GE1) 상에 형성될 수 있다. 전극 캐핑막(EC)은 도 1 및 도 2를 참조하여 설명한 전극 캐핑막(3c)과 동일한 특징을 가질 수 있다.
이후, 트렌치 영역(TR) 내에서 제거 공정이 수행될 수 있다. 제거 공정을 통해 전극 캐핑막(EC)이 제거될 수 있고, 이로 인해 제1 게이트 전극(GE1)의 상면이 외부로 노출될 수 있다. 제거 공정은 식각 공정을 포함할 수 있고, 예를 들어, 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있다. 식각 공정은 도 1 및 도 2를 참조하여 설명한 식각 공정과 동일하게 진행될 수 있고, 도 5a 및 도 5b를 참조하여 설명한 제조 장치를 통해 진행될 수 있다.
도 21 내지 도 25를 참조하면, 제2 게이트 전극(GE2)이 제1 게이트 전극(GE1) 상에 형성될 수 있다. 제2 게이트 전극(GE2)의 형성 공정은 도 1 및 도 3을 참조하여 설명한 제2 게이트 전극(4)의 형성 공정과 동일하게 진행될 수 있고, 도 5a 및 도 5b를 참조하여 설명한 제조 장치를 통해 진행될 수 있다. 제2 게이트 전극(GE2)은 도 1 및 도 3을 참조하여 설명한 제2 게이트 전극(4)의 특징과 동일한 특징을 가질 수 있다. 뿐만 아니라, 제2 게이트 전극(4)의 형성 공정에서 활용되는 전구체, 퍼지 가스, 및 반응물 또한 도 1 및 도 3을 참조하여 설명한 특징과 동일할 수 있다.
본 발명의 개념에 따르면, 전술한 바와 같이, 제2 게이트 전극(GE2)이 제1 게이트 전극(GE1) 상에 용이하게 형성될 수 있고, 최종적으로 반도체 소자(1)의 제조 불량이 감소할 수 있다. 또한, 제2 게이트 전극(GE2)이 용이하게 형성됨으로써 반도체 소자(1)의 전기적 특성 및 신뢰성이 향상될 수 있다.
제2 게이트 전극(GE2)이 형성된 이후, 제2 게이트 전극(GE4)의 상부가 질화될 수 있다. 이에 따라, 제2 게이트 전극(GE2) 상에 계면 패턴(IF)이 형성될 수 있다. 질화 공정 및 계면 패턴(IF)의 특징은 도 1 및 도 3을 참조하여 설명한 특징과 동일할 수 있다.
도 1 내지 도 3을 참조하여 설명한 것과 마찬가지로, 전극 캐핑막(EC)의 제거 공정, 제2 게이트 전극(GE2)의 형성 공정, 및 질화 공정은 인-시츄로 수행될 수 있다. 일 예로, 상기 공정들은 도 5a 및 도 5b의 제조 장치(1000) 내에서 인-시츄로 수행될 수 있다.
상기 공정들이 인-시츄로 진행됨에 따라, 반도체 소자(1)의 제조에 소요되는 시간이 감소할 수 있고, 제조 불량이 감소할 수 있다. 그 결과, 반도체 소자(1)의 생산성이 향상될 수 있고, 전기적 특성 및 신뢰성이 향상될 수 있다.
도 26 내지 도 30을 참조하면, 제2 게이트 전극(GE2) 상에 제3 게이트 전극(GE3)이 형성될 수 있다. 제3 게이트 전극(GE3) 및 이의 형성 공정은 도 1 및 도 4를 참조하여 설명한 것과 동일할 수 있다.
계면 패턴(IF)이 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3) 사이에 개재될 수 있고, 이를 통해 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3)의 혼합이 방지될 수 있다. 그 결과, 반도체 소자(1)의 전기적 특성 및 신뢰성이 향상될 수 있다.
제3 게이트 전극(GE3) 상에 게이트 캐핑 패턴(GC)이 형성될 수 있다. 게이트 캐핑 패턴(GC)은 트렌치 영역(TR)의 잔부를 채울 수 있다. 게이트 캐핑 패턴(GC)을 형성하는 것은, 트렌치 영역(TR)의 잔부를 채우고 활성 패턴들(ACT)의 상면들 및 소자분리 패턴(120)의 상면을 덮는 게이트 캐핑막(미도시)을 형성하는 것, 및 게이트 캐핑막의 상부를 제거하여 게이트 캐핑 패턴(GC)으로 분리하는 것을 포함할 수 있다.
게이트 절연막(GIL)의 상부가 제거될 수 있고, 게이트 절연 패턴(GI)이 형성될 수 있다. 상세하게는, 게이트 절연막(GIL) 중 활성 패턴들(ACT)의 상면들 및 소자분리 패턴(120)의 상면을 덮는 부분이 제거될 수 있고, 제거되지 않은 다른 부분이 게이트 절연 패턴들(GI)을 구성할 수 있다. 게이트 절연 패턴(GI)은 트렌치 영역(TR)의 내벽을 컨포멀하게 덮을 수 있다. 게이트 절연 패턴(GI)은 제1 게이트 전극(GE1)과 활성 패턴(ACT)의 사이, 제2 게이트 전극(GE2)과 활성 패턴(ACT)의 사이, 및 제3 게이트 전극(GE3)과 활성 패턴(ACT)의 사이에 개재될 수 있다. 제1 내지 제3 게이트 전극(GE1, GE2, GE3), 게이트 절연 패턴(GI), 계면 패턴(IF), 및 게이트 캐핑 패턴(GC)은 워드라인(WL)을 구성할 수 있다.
도 31 내지 도 35를 참조하면, 활성 패턴들(ACT) 및 소자분리 패턴(120)을 덮는 버퍼막(미도시) 및 폴리실리콘막(미도시)이 형성될 수 있고, 활성 패턴들(ACT) 및 소자분리 패턴(120) 각각의 상에 제1 리세스 영역(RS1)이 형성될 수 있다. 이 때, 버퍼막 및 폴리실리콘막이 일부 제거됨으로써 버퍼 패턴(210) 및 폴리실리콘 패턴(310)이 형성될 수 있다. 일 예로, 버퍼 패턴(210)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 일 예로, 폴리실리콘 패턴(310)은 폴리실리콘을 포함할 수 있다.
비트라인 컨택(DC), 비트라인(BL) 및 비트라인 캐핑패턴(350)이 제1 리세스 영역(RS1) 상에 형성될 수 있다. 비트라인 컨택(DC), 비트라인(BL) 및 비트라인 캐핑패턴(350)을 형성하는 것은, 제1 리세스 영역(RS1)을 채우는 비트라인 컨택막(미도시)을 형성하는 것, 비트라인 컨택막 상에 비트라인막(미도시) 및 비트라인 캐핑막(미도시)을 차례로 형성하는 것, 및 비트라인 컨택막, 비트라인막 및 비트라인 캐핑막을 식각하여 비트라인 컨택(DC), 비트라인(BL) 및 비트라인 캐핑패턴(350)을 형성하는 것을 포함할 수 있다. 이 과정에서, 제1 리세스 영역(RS1) 내부의 일부가 다시 외부로 노출될 수 있다. 이후, 매립 패턴(250)이 형성되어 제1 리세스 영역(RS1)의 잔부를 채울 수 있다. 일 예로, 비트라인 컨택(DC)은 폴리실리콘을 포함할 수 있다. 일 예로, 비트라인(BL)은 텅스텐, 루비듐, 몰리브덴 또는 티타늄, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 일 예로, 비트라인 캐핑패턴(350)은 실리콘 질화물을 포함할 수 있다. 제1 오믹 패턴(320)이 비트라인(BL)의 형성 과정에서 비트라인(BL)과 비트라인 컨택(DC)의 사이, 및 비트라인(BL)과 폴리실리콘 패턴(310)의 사이에 더 형성될 수 있다. 제1 오믹 패턴(320)은 금속 실리사이드를 포함할 수 있다.
비트라인 스페이서(360)가 비트라인(BL)의 측면 및 비트라인 캐핑패턴(350)의 측면을 덮도록 형성될 수 있다. 비트라인 스페이서(360)를 형성하는 것은, 비트라인(BL)의 측면 및 비트라인 캐핑패턴(350)을 컨포멀하게 덮는 제1 비트라인 스페이서(362), 제2 비트라인 스페이서(364) 및 제3 비트라인 스페이서(366)을 차례로 형성하는 것을 포함할 수 있다. 일 예로, 제1 내지 제3 비트라인 스페이서들(362, 364, 366)은 각각은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 다른 예로, 제2 비트라인 스페이서(364)는 제1 및 제3 비트라인 스페이서들(362, 366)을 이격시키는 일종의 에어 갭(air gap)을 포함할 수 있다.
스토리지 노드 컨택들(BC) 및 펜스 패턴들(FN)이 이웃하는 비트라인들(BL)의 사이에 형성될 수 있다. 스토리지 노드 컨택들(BC) 및 펜스 패턴들(FN)은 제2 방향들(D2)을 따라 서로 번갈아가며 배열될 수 있다. 스토리지 노드 컨택들(BC) 각각은 제2 리세스 영역(RS2)을 채울 수 있고, 제2 리세스 영역(RS2)에서 대응하는 제2 불순물 영역(112)에 전기적으로 연결될 수 있다. 펜스 패턴들(FN)은 워드라인들(WL)과 수직적으로 중첩하는 위치에 형성될 수 있다. 일 예로, 스토리지 노드 컨택들(BC)이 먼저 형성되고, 이들의 사이에 펜스 패턴들(FN)이 형성될 수 있다. 다른 예로, 펜스 패턴들(FN)이 먼저 형성되고, 이들의 사이에 스토리지 노드 컨택들(BC)이 형성될 수 있다. 일 예로, 스토리지 노드 컨택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 또는 금속 물질, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 일 예로, 펜스 패턴들(FN)은 실리콘 질화물을 포함할 수 있다.
스토리지 노드 컨택들(BC)이 형성되는 과정에서, 비트라인 스페이서(360)의 상부 중 일부가 제거될 수 있다. 이에 따라, 스페이서 캐핑패턴(370)이 비트라인 스페이서(360)가 제거된 위치에 더 형성될 수 있다. 일 예로, 스페이서 캐핑패턴(370)은 실리콘 질화물을 포함할 수 있다. 이후, 배리어 패턴(410)이 비트라인 스페이서(360), 스페이서 캐핑패턴(370) 및 스토리지 노드 컨택들(BC)을 컨포멀하게 덮도록 형성될 수 있다. 일 예로, 배리어 패턴(410)은 도전성 금속 질화물을 포함할 수 있다.
랜딩 패드들(LP)이 스토리지 노드 컨택들(BC) 상에 형성될 수 있다. 랜딩 패드들(LP)을 형성하는 것은, 스토리지 노드 컨택들(BC)의 상면들을 덮는 랜딩 패드막(미도시) 및 마스크 패턴들(미도시)을 차례로 형성하는 것, 및 마스크 패턴들을 식각 마스크로 이용한 이방성 식각을 통해 랜딩 패드막을 복수의 랜딩 패드들(LP)로 분리하는 것을 포함할 수 있다. 식각 공정을 통해, 제2 배리어 패턴(410)의 일부, 비트라인 스페이서(360)의 일부, 및 비트라인 캐핑패턴(350) 일부가 더 식각될 수 있고, 이들이 외부로 노출될 수 있다. 랜딩 패드(LP)의 상부는 스토리지 노드 컨택(BC)으로부터 제2 방향(D2)으로 쉬프트될 수 있다. 일 예로, 랜딩 패드(LP)는 금속 물질(예를 들어, 텅스텐, 티타늄, 및 탄탈륨 등)을 포함할 수 있다.
일부 실시예들에 따르면, 랜딩 패드막의 식각 공정을 통해 제2 비트라인 스페이서(364)가 노출될 수 있다. 제2 비트라인 스페이서(364)의 노출된 부분을 통하여 제2 비트라인 스페이서(364)에 대한 식각 공정이 더 수행될 수 있고, 최종적으로 제2 비트라인 스페이서(364)는 에어 갭(air gap)을 포함할 수 있다. 다만, 본 발명은 이에 제한되지 않는다.
이후, 충진패턴(440)이 노출된 부분들을 덮고 랜딩 패드들(LP) 각각을 감싸도록 형성될 수 있고, 데이터 저장 패턴(DSP)이 랜딩 패드들(LP) 각각의 상에 형성될 수 있다.
데이터 저장 패턴(DSP)은, 일 예로, 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터일 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 DRAM(dynamic random access memory)일 수 있다. 데이터 저장 패턴(DSP)은, 다른 예로, 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 MRAM(magnetic random access memory)일 수 있다. 데이터 저장 패턴(DSP)은, 또 다른 예로, 상 변화 물질 또는 가변 저항 물질을 포함할 수 있다. 이 경우, 본 발명에 따른 반도체 메모리 소자는 PRAM(phase-change random access memory) 또는 ReRAM(resistive random access memory)일 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 데이터 저장 패턴(DSP)은 데이터를 저장할 수 있는 다양한 구조 및/또는 물질을 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. (a) 제1 게이트 전극을 형성하는 것;
    (b) 제1 게이트 전극의 상에 형성되는 전극 캐핑막 대한 제거 공정을 수행하는 것;
    (c) 상기 제1 게이트 전극 상에 제2 게이트 전극을 형성하는 것; 및
    (d) 상기 제2 게이트 전극의 상부를 질화시키는 것을 포함하는 전극 구조체의 제조 방법.
  2. 제 1항에 있어서,
    상기 (b) 단계의 상기 제거 공정은 상기 전극 캐핑막을 식각하는 것을 포함하는 전극 구조체의 제조 방법.
  3. 제 2항에 있어서,
    상기 전극 캐핑막은 염소 원자를 포함하는 에쳔트에 의해 식각되는 전극 구조체의 제조 방법.
  4. 제 1항에 있어서,
    상기 (b) 단계의 상기 제거 공정은, 상기 전극 캐핑막을 제거함으로써 상기 제1 게이트 전극의 상면을 노출시키는 것을 포함하는 전극 구조체의 제조 방법.
  5. 제 1항에 있어서,
    상기 (c) 단계는 상기 제1 게이트 전극의 상면을 시드로 하여 제2 게이트 전극을 성장시키는 것을 포함하는 전극 구조체의 제조 방법.
  6. 제 1항에 있어서,
    상기 (d) 단계의 상기 질화 공정은 상기 제2 게이트 전극 상에 계면 패턴을 형성하는 것을 포함하고,
    상기 계면 패턴은 질소 원자 및 상기 제2 게이트 전극이 포함하는 물질과 동일한 물질을 포함하는 전극 구조체(ES)의 제조 방법.
  7. 제 6항에 있어서,
    상기 (d) 단계 이후, 상기 제2 게이트 전극 상에 제3 게이트 전극을 형성하는 것을 더 포함하되,
    상기 계면 패턴은 상기 제2 게이트 전극 및 상기 제3 게이트 전극의 사이에 개재되는 전극 구조체의 제조 방법.
  8. 제 1항에 있어서,
    상기 (d) 단계의 상기 질화 공정은:
    상기 제2 게이트 전극을 가열하는 것; 및
    상기 제2 게이트 전극의 상기 상부에 계면 형성 가스를 제공하는 것을 포함하되,
    상기 계면 형성 가스는 질소 원자를 포함하는 전극 구조체의 제조 방법.
  9. 제 8항에 있어서,
    상기 제2 게이트 전극은 650℃ 이상으로 가열되는 전극 구조체의 제조 방법.
  10. 제 1항에 있어서,
    상기 (d) 단계의 상기 질화 공정은 상기 제2 게이트 전극의 상기 상부에 질소(N) 플라즈마를 제공하는 것을 포함하는 전극 구조체의 제조 방법.
  11. 제 1항에 있어서,
    상기 (b) 내지 (d) 단계는 인-시츄(in-situ)로 진행되는 전극 구조체의 제조 방법.
  12. 제 1항에 있어서,
    상기 (a) 단계 이전, 베이스 기판에 트렌치 영역을 형성하는 것을 더 포함하되,
    상기 제1 및 제2 게이트 전극들은 상기 트렌치 영역 내에 형성되는 전극 구조체의 제조 방법.
  13. 플레이트;
    상기 플레이트를 향해 플라즈마를 제공하는 샤워헤드;
    상기 샤워헤드에 상기 플라즈마를 제공하는 플라즈마 박스;
    상기 샤워헤드에 전구체를 제공하는 전구체 박스;
    상기 샤워헤드에 퍼지 가스를 제공하는 퍼지 박스; 및
    상기 샤워헤드에 반응물을 제공하는 반응물 박스를 포함하는 전극 구조체의 제조 장치.
  14. 제 13항에 있어서,
    상기 플라즈마 박스는 그 내부에서 상기 플라즈마를 생성하는 전극 구조체의 제조 장치.
  15. 제 13항에 있어서,
    상기 샤워헤드에 에쳔트를 제공하는 에쳔트 박스를 더 포함하되,
    상기 샤워헤드는 상기 플레이트를 향해 상기 에쳔트를 더 제공하는 전극 구조체의 제조 장치.
  16. 제 15항에 있어서,
    상기 에쳔트는 염소 원자를 포함하는 전극 구조체의 제조 장치.
  17. 플레이트;
    상기 플레이트를 향해 에쳔트 및 계면 형성 가스를 분사하는 샤워헤드;
    상기 샤워헤드에 상기 에쳔트를 제공하는 제1 박스;
    상기 샤워헤드에 상기 계면 형성 가스를 제공하는 제2 박스;
    상기 샤워헤드에 전구체를 제공하는 전구체 박스;
    상기 샤워헤드에 퍼지 가스를 제공하는 퍼지 박스; 및
    상기 샤워헤드에 반응물을 제공하는 반응물 박스를 포함하되,
    상기 플레이트는 히터를 포함하고,
    상기 계면 형성 가스는 질소 원자를 포함하는 전극 구조체의 제조 장치.
  18. 제 17항에 있어서,
    상기 히터는 650℃ 이상으로 가열되는 전극 구조체의 제조 장치.
  19. 제 17항에 있어서,
    가스 박스를 더 포함하되,
    상기 제1 박스 및 상기 제2 박스는 상기 가스 박스의 내부에 위치하는 전극 구조체의 제조 장치.
  20. 제 17항에 있어서,
    상기 에쳔트는 염소 원자를 포함하는 전극 구조체의 제조 장치.

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