KR20230153370A - 에피택셜 성장용 종기판 및 그 제조 방법, 그리고 반도체 기판 및 그 제조 방법 - Google Patents

에피택셜 성장용 종기판 및 그 제조 방법, 그리고 반도체 기판 및 그 제조 방법 Download PDF

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KR20230153370A
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요시히로 쿠보타
잇페이 쿠보노
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신에쓰 가가꾸 고교 가부시끼가이샤
신에쯔 한도타이 가부시키가이샤
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Abstract

결정결함이 적고 고품질이며 염가인 AlN, AlxGa1 － xN(0＜X＜1), GaN 등의 III족 질화물의 에피택셜 및 무구의 에피택셜 성장용 종기판을 얻는 것을 목적으로 한다. 에피택셜 성장용 종기판은 지지 기판과, 지지 기판의 상면에 설치되는 0.5~3㎛의 평탄화층과, 평탄화층의 상면에 설치되는 종결정층을 구비한다. 지지 기판은 III족 질화물의 다결정 세라믹스의 코어와, 코어를 봉지하는 0.05~1.5㎛의 봉지층을 포함한다. 종결정층은 산화야기 적층결함(Oxidation induced Stacking Fault： OSF)이 10개/cm2 이하인 Si ＜111＞ 단결정의 표층 0.1~1.5㎛를 박막 전사함으로써 설치된다.

Description

에피택셜 성장용 종기판 및 그 제조 방법, 그리고 반도체 기판 및 그 제조 방법
본 발명은 질화알루미늄(AlN), 질화알루미늄갈륨(AlxGa1 － xN(단, 0＜x＜1), 질화갈륨(GaN) 등의 소결함이고 고특성인 III족 질화물의 에피택셜(epitaxial) 및 무구(無垢)의 에피택셜 성장용 종(種)기판과 그 제법에 관한 것이다. 더 말하자면, 결정결함이나 휨, 보이드(void)가 매우 적고, 고품질이며 염가인 AlN, AlxGa1 － xN(0＜X＜1), GaN계 등의 III족 질화물의 에피택셜 및 무구의 에피택셜 성장용 종기판과 그 제법에 관한 것이다.
AlN계, GaN계 등의 III족 질화물의 결정 기판은 넓은 밴드갭(band gap)을 가지고, 단파장의 발광성이나 고내압으로 뛰어난 고주파 특성을 가진다. 이 때문에 III족 질화물 기판은 발광 다이오드(LED), 레이저, 쇼트키 다이오드, 파워 디바이스, 고주파 디바이스 등의 디바이스에의 응용이 기대되고 있다. 예를 들면, AlN계 결정 기판은 최근의 코로나 바이러스 등의 유행에 발단하여, 세균이나 바이러스 제거의 목적으로, 특히 AlN 및/또는 AlxGa1 － xN(0.5＜X＜1)의 단결정의 심자외선 영역(UVC； 200~280nm)의 발광 다이오드용 기판의 수요가 높아지고 있다. 그렇지만, 현 상황은 이들 AlN 및/또는 AlxGa1 － xN(0.5＜X＜1)의 단결정 기판은 결함이 많고, 저품질, 고가격으로, 각종 디바이스를 만들어도 기대하는 특성을 얻지 못하여, 이들 기판의 넓은 보급이나 용도의 확대가 제한되어 있다. 한편, GaN계 결정 기판은 5G 통신의 개시나 차의 EV화의 진전과 함께, 보다 높은 고주파 특성이나 보다 큰 내압 성능이 요구되고 있다. 그 결과 GaN계 결정 기판도 결정결함이 매우 적고, 또 저가격인 에피택셜 및 무구 기판이 갈망되고 있다. 그러나, 현 상황에서 AlN계와 마찬가지로 GaN계 결정 기판도 또 결정결함 등이 많고 저품질에도 불구하고 가격은 높아, 상기 디바이스 등에의 넓은 보급을 저해하고 있어 추가적인 개량이 요망되고 있다.
예를 들면, AlN 단결정 기판에 대해서는 비특허문헌 1, 비특허문헌 2에 기재되어 있듯이, AlN은 융점을 가지지 않기 때문에, 실리콘(Si) 단결정 등으로 일반적인 융액법에서의 제조는 어렵고, 통상 탄화규소(SiC)나 AlN을 종결정으로 하여 1700~2250℃, N2 분위기하에서 승화법(개량 레일리법)으로 제조하거나, 혹은 특허문헌 1, 비특허문헌 3에 개시되어 있듯이, 사파이어 기판 또는 승화법으로 얻어진 AlN 기판 상에 하이드라이드 기상 성장(HVPE)법으로 만들어진다. 승화법의 AlN 단결정은 결정 성장에 고온을 요하기 때문에, 장치의 제약으로부터 현 상황은 고작 φ2~φ4인치 직경의 소구경 기판이고 매우 고가이다. 얻어지는 AlN 단결정의 전위 밀도는 ＜105cm－2로 비교적 적지만, 그 반면, 도가니나 단열재 등의 탄소재 등에 유래하는 탄소나 금속 불순물의 오염에 의해 결정이 착색하여, 저항률은 낮고, 자외선 투과율도 낮다는 결점을 가지고 있다. 한편, 사파이어 기판 상에 하이드라이드 기상 성장(HVPE)법으로 만들어진 AlN 단결정은 비교적 염가이고, 착색이 적지만, AlN과 사파이어 간에서의 격자정수의 차이에 의해, AlN 결정의 전위 밀도가 높고, 또한 저저항률의 것으로 된다. 또, 승화법의 AlN 기판 상에서 HVPE 성막하여 얻어진 AlN 결정은 전위 밀도가 상대적으로 적지만, 베이스 기판의 AlN으로부터의 착색물 오염에 의해, 심자외 발광에 대해 불투명하고 저저항률이다. 또한, 종래는 고가의 승화법 AlN 결정을 그대로 종결정을 겸한 베이스 기판으로서 사용하기 때문에, 매우 고비용으로 되는 결점이 있다.
GaN 기판에 대해서는 액체 암모니아 혹은 Na 플럭스(flux) 등의 액중에서 GaN 결정을 성장시킨 벌크 GaN 기판은 비교적 결함이 적고 고품질이지만, 고온 고압 장치가 필요하기 때문에 매우 고가로 된다. 또, 상기의 승화법의 AlN 기판과 마찬가지로 그대로 종결정을 겸한 베이스 기판으로서 사용하기 때문에 매우 고비용으로 된다. 한편, 기상으로 결정 성장하는 MOCVD법이나 하이드라이드 기상 성장법(HVPE법, THVPE법)을 사용하여 사파이어 기판 등에 헤테로에피택셜 성장시키면, 결정의 고품질화나 대형화는 원리적으로 가능하지만, 실제로는 생성하는 GaN 결정과 베이스 기판의 사파이어 간의 격자정수 및 열팽창계수가 크게 다르기 때문에, 제조 중에 결정결함이나 크랙(crack)이 다수 발생하여 고품질의 결정이 얻어지지 않는다.
이들 과제에 대한 타개책의 하나로서, 특허문헌 2에서는 AlN 세라믹스 코어와 상기 AlN 세라믹스 코어를 SiO2/P­Si/SiO2/Si3N4의 다층막으로 봉지하는 봉지층을 가지는 지지 기판과, 상기 지지 기판의 상면에 SiO2 등의 평탄화층을 구비하고, 또한 상기 평탄화층의 상면에 종결정으로서 Si ＜111＞을 박막 전사한 종결정층을 가지는 소위 QST(상품명) 기판이 개시되어 있다.
그렇지만, 이 방법은 코어를 봉지하는 각 다층막 간, 혹은 봉지층, 평탄화층, 종결정층 간에 열팽창률차를 일으키기 쉽다. 또, 열팽창률차에 기초하는 열응력이 봉지층, 평탄화층, 혹은 종결정층 간, 혹은 후공정의 에피택셜 성막 공정 등으로 형성되는 각층 간에 크랙이나 이빠짐 혹은 변형 등을 발생시킨다. 그 결과 AlN 세라믹스 코어 중의 불순물 확산에 의한 오염과 여러 가지 변형을 종결정에 야기하고, 그 후의 에피택셜 성장에도 악영향을 주어, 결정결함이 많은 저특성의 에피택셜 성장막으로 되는 것을 알 수 있었다.
그 때문에 특히 결정결함이 적고, 고특성을 필요로 하는 예를 들면, 극초단파의 심자외선 영역(UVC； 200~280nm)에 사용하는 발광 다이오드용 기판의 AlN 및/또는 AlxGa1－xN(0＜X＜1), 혹은 5G 통신이나 차의 EV화에 수반하는 고주파화, 고내압화에 적절한 GaN 결정 기판 등을, 결정결함이 적고, 고품질, 또 저가격으로 얻는 것은 곤란하여, 더 새로운 해결책이 요망되고 있었다.
그래서 본 발명자들은 상기의 문제 해결을 도모하기 위해 여러 가지 검토한 결과 본 발명에 이른 것이다. 즉, 본 발명의 중요 구성요소의 하나는, 상기의 코어를 봉지하는 각 다층막 간, 혹은 봉지층, 평탄화층, 종결정층 간의 열팽창률차를 극력 작게 하고, 봉지층, 평탄화층, 종결정층 간의 막두께를 밸런스 좋게 최적화하는 것, 그중에서도 봉지층의 조성과 두께의 최적화, 및/또는 필요에 따라 응력 조정층도 부가하여, 열응력의 최소화를 도모하여 보다 저응력화하는 것이다.
한편, 지금까지 종결정의 역할은 이해되고는 있어도, 그 본성에 대한 깊은 검토가 이루어져 있지 않았다. 특히, Si ＜111＞ 종결정의 본성과 그 후의 에피택셜 성막의 인과관계는 충분히 연구되어 있지 않았다. 그래서 본 발명자들은 상기의 각층 간에서 일어나는 열응력차에 의한 변형이나 코어로부터의 오염 등의 요인을, 각층 조성의 최적화와 각층 간의 열응력의 최소화를 행함으로써 극력 배제하고, Si ＜111＞ 종결정의 본성이 에피택셜 성막에 주는 효과의 조사를 행하였다.
그 결과 AlN, AlxGa1 － xN(0＜X＜1), GaN 등의 III족 질화물의 에피택셜 성장용 종기판을 소결함이고 고특성, 저비용으로 얻기 위해서는, 상기의 변형이나 오염 외에, Si ＜111＞ 종결정의 본성 중에서도 특허문헌 3에 기재된 산화야기 적층결함(Oxidation induced Stacking Fault： OSF)이 큰 영향을 가지는 것을 발견하였다. 즉, Si ＜111＞ 종결정 중의 OSF가 적은 것일수록 에피택셜 성막 중의 결함도 적고, 그 후의 디바이스 특성도 양호한 것을 알아냈다.
종래는 에피택셜막 중에 많은 결정결함이 존재했기 때문에, Si ＜111＞ 종결정 중의 산화야기 적층결함(OSF)의 다과는 에피택셜 성막의 결함에 거의 영향을 주지 않는다는 인식이 일반적이었다. 그러나, 본 발명자들은 에피택셜 성막 중의 결함을 보다 현재화(顯在化)하는 조건하에서 재검토한 결과, Si ＜111＞ 종결정의 본성과 에피택셜 성막 중의 결함 사이에는 큰 인과관계가 있는 것을 알아내고, 본 발명의 또 하나의 중요 구성요소로 하여 본 발명을 완성하였다.
일본국 특허 제6042545호 일본국 특허 제6626607호 일본국 특허 제2936916호
Japanese Journal of Applied Physics; Vol.46, No.17,2007, pp.L389-L391 SEI 테크니컬 리뷰； No.177호, p88~p91 Fujikura 기보； No.119호, 2010년 Vol.2, p33~p38 LEDs Magazine Japan; 2016년 12월, p30~p31
본 발명은 상기 사정을 감안하여 이루어진 것으로, 결정결함이 적고 고품질이며 염가인 AlN, AlxGa1 － xN(0＜X＜1), GaN 등의 III족 질화물의 에피택셜 및 무구의 에피택셜 성장용 종기판을 얻는 것을 목적으로 한다. 이 목적을 달성하기 위해, 본 발명의 에피택셜 성장용 종기판에서는 베이스 기판으로 되는 코어를 봉지하는 각 다층막 간, 혹은 봉지층, 평탄화층, Si ＜111＞ 종결정층 간의 조성이나 각 막두께의 최적화에 의해, 열팽창률차를 최소화하여 저응력화하는 것, 및 평탄화층의 상면에 산화야기 적층결함(OSF)이 10개/cm2 이하인 Si ＜111＞ 단결정의 0.1~1.5㎛를 박막 전사하여 종결정층으로 하였다. 또한, 본 발명의 산화야기 적층결함(OSF)의 수(개/cm2)는 특허문헌 3의 평가방법으로 측정한 것이다. 종결정층의 두께가 얇아지면 결함 밀도의 측정이 곤란하게 되지만, 박막 전사에 의해 결함 밀도는 변화하지 않는 것이라고 생각된다.
본 발명에서는 각 다층막 간, 혹은 봉지층, 평탄화층, 종결정층 간의 열팽창률차를 가능한 한 작게 하는 것이 중요하고, 그를 위해서는 봉지층, 평탄화층, 종결정층 간의 조성과 막두께를 밸런스 좋게 최적화하는 것이 불가결하다. 특히, 봉지층의 조성과 두께의 최적화, 및/또는 필요에 따라 응력 조정층을 부가하여 보다 저응력화하는 것, 및 평탄화층의 상면에 산화야기 적층결함(OSF)이 10개/cm2 이하인 Si ＜111＞ 단결정의 0.1~1.5㎛를 박막 전사하여 종결정층으로 함으로써, 기대하는 결정결함이 적고, 고특성 또 저가격화가 가능하게 된다.
본 발명은 상기 목적을 달성하기 위해, 본 발명의 실시형태에 관한 에피택셜 성장용 종기판은, 지지 기판과, 지지 기판의 상면에 설치되는 0.5~3㎛의 평탄화층과, 평탄화층의 상면에 설치되는 종결정층을 구비한다. 지지 기판은 III족 질화물의 다결정 세라믹스의 코어와, 코어를 봉지하는 0.05~1.5㎛의 봉지층을 포함한다. 종결정층은 산화야기 적층결함(Oxidation induced Stacking Fault： OSF)이 10개/cm2 이하인 Si ＜111＞ 단결정의 표층 0.1~1.5㎛를 박막 전사함으로써 설치된다.
본 발명에서는 코어를 이루는 III족 질화물의 다결정 세라믹스가 AlN 세라믹스이면 좋다.
본 발명에서는 봉지층이 적어도 Si3N4의 층을 포함하면 좋다.
본 발명에서는 평탄화층이 SiO2 및/또는 산질화규소(SixOyNz) 혹은 AlAs로 이루어지면 좋다.
본 발명에서는 종결정층을 이루는 Si ＜111＞의 전기저항률(실온)이 1kΩ·cm 이상이면 좋다.
본 발명에서는 지지 기판의 최하면에 응력 조정층을 더 구비하면 좋다.
본 발명에서는 봉지층은 LPCVD법으로 성막되면 좋다.
본 발명에서는 평탄화층은 지지 기판의 상면 일측 또는 전면에 SiO2 및/또는 산질화규소(SixOyNz) 혹은 AlAs가 플라즈마 CVD법, LPCVD법, 저압 MOCVD법의 어느 것에 의해 성막되면 좋다.
본 발명에서는 종결정층은 OSF가 10개/cm2 이하이고, 전기저항률(실온)이 1kΩ·cm 이상인 Si ＜111＞ 단결정에 수소 및/또는 He을 이온 주입한 후, 450℃ 이하의 물리적 수단에 의해 0.1~1.5㎛의 박막을 전사함으로써 설치되면 좋다.
본 발명에서는 응력 조정층은 평탄화층을 구비 후, 그 휨을 교정 가능한 열팽창률을 가지는 SiO2, Si3N4, 아모퍼스(amorphous) Si, 다결정 Si 등의 단독 혹은 이들의 조합 등에서 선택할 수 있다. 여기서, 디바이스 제조 공정에서의 프로세스 장치의 정전 척(chuck)에의 대응까지를 생각한 경우, 지지 기판의 최하층에는 적어도 스퍼터법, 플라즈마 CVD, LPCVD법에서 선택된 방법으로 만들어진 다결정 Si로부터 선택하는 것이 적합하다. 또한, 봉지층과 응력 조정층의 친화성 향상을 위해 SiO2 및/또는 산질화규소(SixOyNz)를 다결정 Si층과 지지 기판 사이에 개재시키는 것이 적합하다. 응력 조정막과 정전 척에의 처킹(chucking)막을 겸한 다결정 Si막을 사용하는 경우는, 다결정 Si를 직접 성막하거나, 혹은 상기와 같이 아모퍼스 Si를 성막 후 가열 혹은 레이저 조사 등으로 다결정화해도 좋다. 여기서 다결정 Si막을 최하층에 두는 이유는, 프로세스 장치의 정전 척에의 대응을 고려한 경우, 정전 척 표면과 척 대응막의 거리가 작을수록, 또 척 대응막의 저항률이 낮을수록 정전 흡착력이 강해지기 때문이다.
또, 본 발명의 실시형태에 관한 반도체 기판은, 상기 어느 에피택셜 성장용 종기판의 상면에 III－V족 반도체 박막이 성막되어 있는 것을 특징으로 한다. III-V족 반도체 박막은 Ga 및/또는 Al을 포함하는 질화물 반도체 박막이면 좋다.
또, 본 발명의 실시형태에 관한 에피택셜 성장용 종기판의 제조 방법은, III족 질화물의 다결정 세라믹스의 코어로 이루어지는 코어를 준비하는 스텝과, 코어를 감싸도록 두께 0.05㎛ 이상 1.5㎛ 이하의 봉지층을 성막하여 지지 기판으로 하는 스텝과, 지지 기판의 상면에 두께 0.5㎛ 이상 3.0㎛ 이하의 평탄화층을 성막하는 스텝과, 평탄화층의 상면에 산화야기 적층결함(Oxidation induced Stacking Fault： OSF)이 10개/cm2 이하인 Si ＜111＞ 단결정의 표층 0.1~1.5㎛를 박막 전사함으로써 종결정층을 설치하는 스텝을 구비한다.
본 발명에서는 봉지층은 LPCVD법으로 성막되면 좋다.
본 발명에서는 평탄화층은 지지 기판의 상면 일측 또는 전면에 SiO2 및/또는 산질화규소(SixOyNz) 혹은 AlAs가 플라즈마 CVD법, LPCVD법, 저압 MOCVD법의 어느 것에 의해 성막되면 좋다.
본 발명에서는 OSF가 10개/cm2 이하이고, 전기저항률(실온)이 1kΩ·cm 이상인 Si ＜111＞ 단결정에 수소 및/또는 He을 이온 주입한 후, 450℃ 이하의 물리적 수단에 의해 0.1~1.5㎛의 박막을 전사함으로써 종결정층을 설치하면 좋다.
본 발명에서는 지지 기판의 최하면에 응력 조정층을 더 설치하는 스텝을 더 구비하면 좋다. 이 응력 조정층은 평탄화층을 구비 후, 그 휨을 더 교정 가능하게 하는 열팽창률을 가지고, 적어도 스퍼터법, LPCVD법에서 선택된 방법으로 만들어진 다결정 Si로 이루어지면 좋다.
또, 본 발명의 실시형태에 관한 반도체 기판의 제조 방법은, 상기 어느 에피택셜 성장용 종기판의 제조 방법에 의해 에피택셜 성장용 종기판을 제조하는 스텝과, 에피택셜 성장용 종기판의 상면에 III－V족 반도체 박막을 성막하는 스텝을 구비한다.
본 발명에 의해 심자외선 영역(UVC； 200~280nm)에 사용하는 발광 다이오드용 기판 등의 AlN 및/또는 AlxGa1 － xN(0＜X＜1), 혹은 5G 통신이나 차의 EV화에 수반하는 고주파화, 고내압화 등에 적합한 GaN 결정 기판 등의 III족 질화물의 에피택셜 및 무구의 에피택셜 성장용 종기판을 소결함이고 고품질, 또 저가격으로 제공할 수 있다.
도 1은 종기판(1)의 단면 구조를 나타내는 도이다.
도 2는 종기판(1)을 제조하는 순서를 나타내는 도이다.
이하, 본 발명의 실시형태에 대해 상세히 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
본 실시형태에 관한 III족 질화물의 에피택셜 성장용 종기판(이하, 단지 「종기판」이라고 하는 경우가 있다)(1)의 단면 구조를 도 1에 나타낸다. 도 1에 나타낸 종기판(1)은 지지 기판(3) 상에 평탄화층(4) 및 Si ＜111＞의 종결정층(2)이 적층된 구조를 가진다. 또, 필요에 따라 지지 기판(3)의 평탄화층(4)이 적층된 면과는 반대의 면(하면)에는 응력 조정층(5)이 설치된다.
지지 기판(3)은 당해 지지 기판(3)의 심재로 되는 코어(31)와, 코어(31)를 덮는 봉지층(32)을 구비한다.
코어(31)는 III족 질화물의 다결정 세라믹스에 의해 형성된다. 구체적으로는 AlN, Si3N4, GaN 혹은 이들의 혼합체 등을 사용할 수 있지만, 목적의 III족 질화물 결정의 격자정수, 열팽창계수에 가깝고, 고열전도성이고, 염가이기 때문에 다결정 AlN의 세라믹스가 적합하다. 디바이스 가공의 면에서 반도체 라인에 올라가는, 두께 200~1000㎛의 경면 마무리 웨이퍼를 선택하면 좋다. AlN 세라믹스의 제법은 여러 가지 있지만, 그 생산성으로부터 이른바 시트 성형/상압 소결법이 일반적이다. 시트 성형/상압 소결법에서는 AlN 분말과 소결조제, 유기 바인더, 용제 등을 혼합하여, 웨이퍼형의 그린 시트를 만든 후, 탈지하고, N2 분위기하에서 소결 후, 연마하여 제품으로 한다. 소결조제로서는 Y2O3, Al2O3, CaO 등에서 선택되지만, 통상 소결 후의 기판에서 가장 고열전도성이 발현하는 Y2O3가 적합하다.
AlN 세라믹을 코어(31)로서 그대로 사용하면, 원료의 AlN이나 Y2O3 분말 중의 금속 불순물이나 소결 시의 단열재나 노재, 용기 등으로부터의 카본, 산소, 그 외의 불순물이 오염원으로 되어, 목적의 단결정에 결정결함이나 착색 등의 악영향을 준다.
이 때문에 다결정 세라믹스의 코어(31)를 에워싸 봉지하는 봉지층(32)이 설치된다. 구체적으로는 코어(31)를 봉지층(32)으로 봉지할 때에는, 열응력은 가능한 한 작고, 열전도는 가능한 한 커지도록, 봉지층(32)을 구성하는 각층은 그 조성과 막두께에 배려가 필요하다. 본 발명에 있어서는 제조 비용면에서 봉지층(32)의 총 막두께는 0.05~1.5㎛의 범위 내에서 최적화를 도모하는 것이 바람직하다.
봉지층(32)의 조성은 열팽창률, 열전도를 고려하여 적당히 선택할 수 있지만, 그 불순물 확산 방지능을 보다 높이기 위해서는 적어도 질화규소(Si3N4)로 이루어지는 막으로 전체를 덮어 봉지하는 것이 바람직하다.
이 봉지층(32)에는 필요에 따라 예를 들면, 정전 척을 사용하고 싶은 경우에는 정전 척용의 층으로서 p－Si를 설치하면 좋다. 이 p－Si의 층은 AlN 세라믹스와 Si3N4층 사이에 성막해도 좋고, 경우에 따라 후술의 응력 조정층(5)과 함께, 혹은 그 하층에 설치해도 좋다. 그 경우 p－Si와 AlN 코어 및 Si3N4의 접착성이 부족한 경우에는 각층 간의 친화력이나 열팽창률을 감안하여, 접착 성능이 높은 SiO2나 산질화규소(SixOyNz) 등의 막을 개재시키면 좋다.
용도가 고주파, 특히 기가나 밀리파 등의 초고주파용의 GaN 등의 III족 질화물의 에피택셜 성장용 종기판에서는, 당해 종기판을 사용하여 성장시킨 에피택셜층을 사용하여 제작된 디바이스에서의 고주파 로스(loss)를 피하기 위해, 상기의 Si ＜111＞의 종결정층(2)의 전기저항률(실온)이 1kΩ·cm 이상인 것이 바람직하다. 이것은 전기저항률(실온)이 1kΩ·cm 이하인 Si ＜111＞의 종결정층(2)에서는 기가나 밀리파에 의한 고주파 로스가 커져 디바이스가 발열하고, 소비 전력도 크고, 특성이 나오지 않기 때문이다.
정전 척용 p－Si막을 설치하는 경우, 그 저항은 필요한 흡착력이 나오는 범위에서, 보다 고저항의 p－Si가 바람직하고, 그 위치는 에피택셜 성막이 적층되는 종결정층(2)으로부터 가능한 한 떨어진 코어(31)의 하층, 혹은 응력 조정층(5)의 하부에 성막하거나, 혹은 응력 조정층(5)과 동시에 다층 성막으로 하면 좋다. 고저항의 p－Si는 고주파 로스가 적고, 지지 기판(3)의 하부에 배치하면 정전 척과 가까워지므로, 고저항에서도 충분한 정전력이 발생한다. 이 때문에 도프 없이도 충분히 기판 흡착이 가능하다. 추가적인 고주파 로스를 저감하려면, 디바이스 제작의 최종에 있어서 기판의 백그라인딩(back grinding)에 의해 p－Si층을 제거하는 것이 보다 바람직하다. 응력 조정층(5)을 설치하는 경우는 극력 p－Si의 저항을 높게 유지하는 것이 바람직하지만, 필요한 정전력을 발생하는 데 필요한 최저한의 붕소(B)나 인(P) 등의 도프는 제한하는 것은 아니다.
봉지층(32)에서는 각층 두께가 너무 두꺼워지면 열팽창률차에 의한 각층 간의 응력이 커져, 각층 간에서 박리가 생겨 버린다. 따라서 여러 가지 조성의 막을 선택하여 조합했다고 해도 봉지층(32)의 두께가 1.5㎛ 이상으로 되는 것은 바람직하지 않다. 한편, 불순물을 봉지하는 기능의 관점에서는, 두께가 0.05㎛ 이하에서는 불순물의 확산 방지에는 불충분하다. 이상으로부터 봉지층(32)의 두께는 0.05~1.5㎛의 범위로 하는 것이 바람직하다. 또한, 봉지층의 성막 방법은 통상의 MOCVD, 상압 CVD, LPCVD, 스퍼터법 등의 성막법에서 선택할 수 있지만, 막질, 막의 커버리지(coverage)성, 불순물의 확산 방지능으로부터 LPCVD법을 사용하는 것이 특히 바람직하다.
지지 기판(3)의 적어도 상면의 봉지층(32) 상에 0.5~3㎛의 평탄화층(4)이 적층된다. 이 평탄화층(4)은 SiO2, Al2O3, Si3N4, SiC 혹은 산질화규소(SixOyNz) 등의 통상의 세라믹스의 막재나, 에칭 등에 자주 희생층으로서 다용되는 Si, GaAs, AlAs 등에서 선택되지만, 평탄화 시의 연삭이나 연마가 용이하고, 또한 무구 기판 등을 얻을 때의 분리가 용이한 SiO2 및/또는 산질화규소(SixOyNz) 혹은 AlAs로부터 선택하는 것이 바람직하다.
또한, 평탄화층(4)은 비용면에서 통상은 봉지층(32) 상에 일측만 적층하지만, 휨이 큰 경우는 봉지층(32)의 전체를 덮도록 성막할 수도 있다. 평탄화층(4)의 두께는 코어(31), 봉지층(32) 등의 보이드나 요철을 메울 수 있고, 또한 종결정을 전사할 수 있는 데 충분한 평활성이 얻어지는 두께가 필요하다. 그러나, 너무 두꺼운 평탄화층(4)은 종기판(1)의 휨이나 크랙 등의 원인으로 되어 바람직하지 않다. 그 때문에 적어도 상면에 0.5~3㎛ 두께로 설치하는 것이 적합하다. 이것은 0.5㎛ 미만이면 AlN 세라믹스의 코어(31)나 봉지층(32)의 보이드나 요철을 대부분 메울 수 없고, 3㎛ 이상이면 평탄화층(4)에 의한 휨이 발생하기 쉽기 때문이다.
평탄화층(4)의 성막 방법은 그 필요 막질과 성막 효율의 관점에서, 플라즈마 CVD법 또는 LPCVD법, 혹은 저압 MOCVD법 등이 적합하다. 적층된 SiO2 및/또는 산질화규소(SixOyNz) 혹은 AlAs는 막의 상황에 따라, 소체(燒締)를 목적으로 한 열처리나 평활성을 위해, CMP 연마를 하여 후술의 종결정층(2)의 박막 전사에 대비한다.
종결정은 본 발명이 대상으로 하는 AlN, AlxGa1 － xN(0＜X＜1), GaN 등의 III족 질화물과 유사한 결정 구조의 기판이 선택된다. 따라서 Si ＜111＞, SiC, SCAM, AlN, AlGaN, 사파이어 등이 생각되지만, 대구경화의 용이함, 시판품이 있고, 비용이 싸다는 등의 점에서 Si ＜111＞이 적합하다. 그중에서, Si ＜111＞ 결정 중에서도 산화야기 적층결함(OSF)이 10개/cm2 이하인 Si ＜111＞ 단결정이 상기한 바와 같이 특히 적합하다.
이것은 다음 공정의 에피택셜 성막의 시드(seed)로 되는 Si ＜111＞ 종결정의 OSF가 10개/cm2 이하이면, 에피택셜 성막한 결정도 종결정을 따라, 결함이 적고, 나아가서는 그것을 사용한 디바이스도 고특성으로 되어 수율도 좋기 때문에 저비용으로 되는 데 반해, OSF가 10개/cm2를 초과하면 에피택셜 성막한 결정도 결함이 급격히 증가하여 디바이스 특성도 나쁘게 되고, 필연적으로 수율도 악화되어 고비용으로 되기 때문이다.
또, 종기판(1)에 에피택셜 성막하여 얻어지는 에피택셜 및 무구 기판을 고주파, 특히 5G 이후의 고주파용 디바이스에 사용하는 경우에는, Si ＜111＞ 종결정으로서 전기저항률(실온)이 1kΩ·cm 이상인 것을 선택하는 것이 바람직하다. 이것은 Si ＜111＞ 종결정의 전기저항률(실온)이 1kΩ·cm 미만인 경우는 그 저항에 의해 고주파 로스가 발생하고, 소비 전력이 증가하거나, 발열하여 디바이스의 특성이 열화하거나 하기 때문이다.
Si ＜111＞ 종결정은 단결정 기판의 전기 저항에 영향이 작은 수소 및/또는 헬륨(He)의 이온종에 한정한 이온 주입을 실시 후, Si ＜111＞ 종결정의 이온 주입면을 평탄화층(4)의 상면에 접합하고, 450℃ 이하에서 손톱 등의 물리적 수단을 사용하여 0.1~1.5㎛의 박막을 평탄화층(4)에 박리 전사하여 종결정층(2)으로 하는 것이다. 수소나 He 등의 경원소는 붕소(B) 등의 중원소와 달리 이온 주입에 의한 종결정의 손상이 작고, 전기 저항도 저하시키지 않는 점에서 종결정에의 이온 주입에 적합하다. 또, 450℃ 이하의 저온하에서의 박리·전사를 함으로써, 통상의 스마트컷법의 700℃ 이상의 고온에서의 열박리·전사에서는 피할 수 없는 Si ＜111＞ 종결정의 열손상을 방지할 수 있다.
종결정층(2)의 전사 두께는 0.1~1.5㎛로 하면 좋다. 이온 주입에 있어서는 손상층만으로 약 0.1㎛ 가까이의 두께가 있어, 0.1㎛ 미만으로 하면 양호한 종결정이 얻어지지 않는다. 또, 전사 두께가 1.5㎛ 이상인 두께에서는 이온 주입기가 고출력의 이온 에너지를 필요로 하여, 이온 주입기가 거대한 크기로 되어, 막대한 투자를 요하여 경제적이지 않다. 또한, 종결정층(2)의 두께가 얇게(예를 들면 1.0㎛ 이하로) 되면 결함 밀도의 직접 측정이 곤란하게 될 가능성이 있지만, 박막 전사에 의해 결함 밀도는 변화하지 않는 것으로 생각되기 때문에, 종결정층(2)에 있어서의 OSF의 결함 밀도는 Si ＜111＞ 종결정과 마찬가지인 10개/cm2 이하로 추측된다.
보다 구체적인 실시 방법을 기술하면, 종결정에 0.2~3.5㎛의 깊이에 수소 및/또는 He을 이온 주입한 후, 상기의 평탄화층(4)의 상면과, 종결정의 이온 주입면을 접합한다. 그 후 450℃ 이하의 온도에서 가스압이나 손톱 등의 물리적 방법으로 종결정을 박리하면 좋다. 이것은 450℃를 초과한 고온에서는 불순물 확산이나 열응력에 의한 응력이나 열손상이 전사된 박막의 종결정에 발생하기 쉽기 때문이다.
그 후 전사된 박막의 상면을 CMP 연마 및/또는 약액으로 가볍게 에칭하여, 불가피한 이온 주입 손상층을 제거하고, 두께 0.1~1.5㎛의 종단결정 박막(종결정층(2))을 얻으면 좋다. 또한, 이온 주입에 보다 높은 균일성이 요구되는 경우에는 필요에 따라 종기판의 이온 주입면에 SiO2 등을 성막하고 나서 이온 주입을 하면 좋다.
본 발명에서는 또한 필요에 따라 상기 지지 기판(3)의 최하면에 응력 조정층(5)을 부가해도 좋다. 응력 조정층(5)에는 평탄화층(4)을 형성함으로써 생기는 종기판(1)의 휨을 교정 가능하게 하는 열팽창률을 가지는 막재와 두께가 선택된다. 예를 들면, 응력 조정층(5)은 SiO2, Si3N4, 아모퍼스 Si, 다결정 Si 등의 단독 혹은 이들의 조합 등에서 선택할 수 있다. 여기서, 디바이스 제조 공정에서의 프로세스 장치의 정전 척에의 대응까지를 생각한 경우, 지지 기판의 최하층에는 적어도 스퍼터법, 플라즈마 CVD, LPCVD법에서 선택된 방법으로 만들어진 다결정 Si로부터 선택하는 것이 적합하다. 통상은 응력 조정층(5)으로서, 정전 척에의 대응도 겸하여 다결정 Si(p－Si)를 성막하는 것이 적합하다. 또한, 휨의 교정 및 봉지층(32)과의 친화성의 관점에서, 다결정 Si와 봉지층 사이에 SiO2 및/또는 산질화규소(SixOyNz) 등을 개재시켜도 좋다. 응력 조정층(5)으로서 정전 척에의 처킹막을 겸한 다결정 Si막을 사용하는 경우는, 다결정 Si를 직접 성막하거나, 혹은 아모퍼스 Si를 성막 후 가열 혹은 레이저 조사 등으로 다결정화해도 좋다. 다결정 Si막을 최하층에 설치함으로써, 정전 척 표면과 척 대응막의 거리를 짧게 함과 아울러 막의 저항률을 저하시켜 정전 흡착력을 높일 수 있다.
이어서, 도 2를 참조하여, 본 실시형태에 관한 III족 질화물계 에피택셜 성장용 종기판(1)의 제조 방법의 순서를 설명한다. 또한, 각층의 형성에 적합한 수법에 대해 종기판(1)의 각부의 구성과 아울러 이미 설명되어 있는 경우에는 여기서의 중복된 설명은 생략된다.
처음에, 질화물 세라믹스로 이루어지는 코어(31)를 준비한다(도 2의 S01). 이어서, 코어(31)를 감싸도록 두께 0.05㎛~1.5㎛의 두께로 봉지층(32)을 성막하여 지지 기판(3)으로 한다(도 2의 S02). 이때 봉지층(32)은 LPCVD법으로 성막하면 좋다. 이어서, 지지 기판(3)의 상면에 두께 0.5㎛ 이상 3.0㎛ 이하의 평탄화층(4)을 성막한다(도 2의 S03). 또, 필요에 따라 지지 기판(3)의 하면에 응력 조정층(5)을 성막한다(도 2의 S04). 또한, 평탄화층(4)과 응력 조정층(5)은 동시에 제막해도 좋다.
또, S01~S04와는 별도로, 종결정층(2)을 박리 전사하기 위한 종결정인 Si ＜111＞ 단결정 기판(20)을 준비한다(도 2의 S11). 이어서, 단결정 기판(20)의 1면(이온 주입면)으로부터 이온 주입을 행하여, 단결정 기판(20) 내에 박리 위치(취화(脆化)층)(21)를 형성한다(도 2의 S12).
다음에, 단결정 기판(20)의 이온 주입면을, 지지 기판(3) 상에 형성한 평탄화층(4)과 접합하여 접합 기판으로 한다(도 2의 S21). 그리고, 접합 기판에 있어서의 단결정 기판(20)의 박리 위치(21)에서 단결정 기판(20)을 분리한다(도 2의 S22). 이와 같이 함으로써 지지 기판(3) 상의 탄화층(4) 상에 Si ＜111＞의 단결정막이 종결정층(2)으로서 박막 전사된다. 한편, 분리된 Si ＜111＞ 단결정 기판(20)의 잔부는 다시 이 표면을 연마하여 이온 주입면으로 함으로써, 또한 다른 III족 질화물계 복합 기판을 제작할 때의 종결정층을 박막 전사하기 위해 반복 이용할 수 있다.
이상, 에피택셜 성장용 종기판(1)의 구성 및 제조 방법에 대해 설명하였다. 이러한 본 발명은 1) 각층 간, 특히 봉지층의 조성과 막두께의 최적화에 의한 열응력의 극소화, 2) 우량한 종결정에 의한 우량한 에피택셜막 결정의 성육(成育)의 2가지 필수 구성요소가 상승 효과를 나타내는 것이고, 부차적으로 3) 필요에 따른 응력 조정층에서의 추가적인 저응력화, 및 4) 수소 및/또는 He의 경원소에 한정하는 이온 주입과, 450℃ 이하에서 손톱 등의 물리적 수단에 의한 박막 전사를 행하는 것이 효과를 가지는 것이다. 본 발명에 의해, 휨, 보이드, 결정결함 등이 매우 적고, 디바이스의 고주파 로스가 매우 적은 에피택셜 기판이나 무구 기판을 경제적으로 얻을 수 있다.
본 발명의 기판은 디바이스, 예를 들면 심자외선 영역(UVC； 200~280nm)에 사용하는 발광 다이오드나 5G 통신이나 EV차용의 고주파 디바이스 혹은 고내압 디바이스 등의 특성을 대폭 향상시키고, 또한 디바이스의 제조 수율도 현저히 개선하는 것이다.
실시예
이하에 실시예 및 비교예를 들어 본 발명을 더 구체적으로 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
［실시예 1］
(지지 기판의 준비)
다결정 세라믹스의 코어(31)를 봉지층(32)으로 덮은 구조의 지지 기판(3)을 준비하였다. 다결정 세라믹스의 코어(31)에는 시판품의 AlN 기판을 사용하였다. 이 AlN 기판에는 AlN 분말 100중량부와, 소결조제로서 Y2O3 5중량부를 유기 바인더, 용제 등과 혼합하여, 그린 시트를 만든 후, 탈지하고, N2 분위기하 1900℃에서 소결한 것으로, 양면 연마의 φ8인치×t725㎛의 것을 사용하였다. 봉지층(32)은 AlN 세라믹스의 코어(31) 전체를 LPCVD법에 의한 0.1㎛ 두께의 산질화규소층으로 감싸도록 덮고, 그 위에 또한 다른 LPCVD 장치를 사용하여 0.4㎛ 두께의 Si3N4층으로 전체를 봉지함으로써 형성하였다. 봉지층(32)의 총두께는 0.5㎛로 하였다. 이 Si3N4층 상에 또 평탄화의 목적으로, 플라즈마 CVD법(ICP-CVD 장치)으로 6㎛ 두께의 SiO2를 상층 일측에만 적층하였다. 그 후 1000℃에서 소체한 후, CMP 연마에 의해 SiO2를 2㎛ 두께(Ra=0.2nm)까지 평탄화하여, 종결정의 박막 전사에 대비하였다.
(종결정의 준비)
특허문헌 3의 평가에서 산화야기 적층결함(OSF)이 8개/cm2이고 전기저항률(실온)이 1.5kΩ·cm인 φ8인치, 두께 725㎛의 Si ＜111＞ 단결정 기판을 종결정 기판으로서 준비하였다. 이 Si 기판에 수소를 100keV로 깊이 0.6㎛, 도스량 8×1017cm－2의 조건으로 이온 주입하였다.
먼저 준비해 둔 지지 기판(3)의 평탄화층(4)(두께 2㎛)에 이 이온 주입된 Si ＜111＞ 단결정의 표층 0.6㎛ 부분을 박막 전사하였다. 이온 주입과 전사 시의 Si ＜111＞ 단결정이 받은 손상 부분을 CMP로 가볍게 연마하여, Si ＜111＞ 단결정층의 두께를 0.4㎛로 하고 종결정층(2)으로 하였다. 얻어진 종기판(1)은 봉지층(32)의 각층 간 및 봉지층(32), 평탄화층(4), 종결정층(2)에 대해, 막두께를 각 열응력에 밸런스하도록 한 결과, 크랙, 막박리나 휨이 없는 것이었다.
또한, 박막 전사 후의 잔부의 Si ＜111＞ 단결정 기판은 이온 주입을 몇 번이나 반복 실시함으로써, 다수의 종결정으로서 반복 이용할 수 있어 매우 경제적이었다.
본 실시에 의해 AlN 세라믹의 코어(31)와 봉지층(32)의 구조를 가지는 지지 기판(3)에, 2㎛ 두께의 평탄화층(4) 및 0.4㎛ 두께의 Si ＜111＞ 단결정의 종결정층(2)을 구비한 종기판(1)이 얻어졌다. 이 종기판(1)의 GaN의 에피택셜 성장용 종기판으로서의 특성에 대해 이하의 간편한 평가를 행하였다.
상기 종기판(1)을 MOCVD 장치의 리액터 내에 놓고 에피택셜 성장을 행하였다. 이때 에피택셜층은 종기판(1) 측으로부터 성장 방향을 향해 차례로 AlN, AlGaN을 성막하고, 그 후 GaN을 에피택셜 성장시켰다. 에피택셜층의 구조는 이것에 한정하지 않고, 예를 들면, AlGaN을 성막하지 않아도 좋고, 혹은 AlGaN 성막 후 더 AlN을 성막해도 좋다. 이번 평가에 있어서는 AlN층을 100nm, AlGaN층을 150nm 제막하였다. 또, 에피택셜층의 합계의 총 막두께는 5㎛로 하였다. 에피택셜 성장 시, Al원으로서 TMAl(트리메틸알루미늄), Ga원으로서 TMGa(트리메틸갈륨), N원으로서 NH3를 사용할 수 있지만, 이들에 한정되지 않는다. 또, 캐리어 가스는 N2 및 H2, 내지는 그 어느 것으로 할 수 있고, 프로세스 온도는 900~1200℃ 정도로 하는 것이 바람직하다.
그 후 전위 밀도를 평가하기 위해 용융 알칼리(KOH) 에칭법에 의해 에치 피트를 발생시켜 에치 피트 밀도(Etch Pit Density, 이하 EPD)의 측정을 행하였다. 또, 결정성의 평가로서 X선 로킹 커브(XRC) 측정을 행하였다.
그 결과 EPD는 0.2×104cm－2로 매우 낮은 전위 밀도를 나타냈다. 또, 기판의 GaN (0002)면의 XRC 측정에서의 반값폭 FWHM(이하에서는 단지 「0002 XRC의 FWHM」이라고 한다)은 135arcsec이고, 고품질의 GaN 단결정이 얻어졌다. 이들 결과로부터, 본 실시예에 의한 종기판(1)의 에피택셜 성장용 종기판으로서의 성질이 뛰어난 것을 알 수 있다. 이 종기판(1) 상에 에피택셜층이 설치된 에피택셜 기판을 30GHz/20Gbps의 고주파 디바이스용으로 사용한 바, 디바이스의 표면 온도는 43℃이고, 특히 문제로 될 정도의 고주파 로스에 의한 온도 상승은 보이지 않았다.
［비교예 1］
산화야기 적층결함(OSF)이 16개/cm2, 전기저항률(실온)이 0.2kΩ·cm인 φ8인치의 단결정 Si ＜111＞ 단결정 기판을 종결정 기판으로서 사용하여, 두께 1.3㎛의 종결정층(2)을 박막 전사한 외에는 실시예 1과 동일 조건으로 종기판(1)을 제작하였다. 이 종기판(1)에도 실시예 1과 마찬가지로 MOCVD법으로 5㎛의 GaN을 성막하였다. 그 결과 EPD는 15×104cm－2로 매우 큰 전위 밀도를 나타냈다. 또, 0002 XRC의 FWHM은 930arcsec이고, 실시예 1에 비해 결정성이 나쁜 GaN 단결정으로 되었다. 또, 이 에피택셜 기판을 30GHz/20Gbps의 고주파 디바이스용으로 사용한 바, 고주파 로스로 디바이스의 표면 온도가 125℃의 고온으로 되어 장기 사용을 할 수 없었다.
［실시예 2］
(지지 기판의 준비)
다결정 세라믹스의 코어(31)를 봉지층(32)으로 덮은 구조의 지지 기판(3)을 준비하였다. 다결정 세라믹스의 코어(31)에는 실시예 1과 동일한 시판품의 AlN 기판을 사용하였다. 봉지층(32)은 우선, AlN 세라믹스의 코어(31) 전체를 LPCVD법에 의해 0.3㎛ 두께의 SiO2층으로 감싸고, 그 위에 또한 다른 LPCVD 장치를 사용하여, 0.8㎛ 두께의 Si3N4층으로 전체를 봉지함으로써 형성하였다. 봉지층(32)의 총두께는 1.1㎛로 하였다. 이 Si3N4층 상에 또 평탄화의 목적으로, 봉지층(32)의 상층에만 LPCVD법에 의해 산질화규소를 5㎛ 적층하였다. 그 후 산질화규소층을 CMP 연마로 2.5㎛ 두께로 하였다. 이 단계에서 기판 전체가 약 30㎛로 크게 휘었다. 이 휨을 교정하기 위해, 최하면에 또 응력 조정층(5)으로서 산화규소를 5㎛ 두께로, 정전 척 흡착용도 겸한 논도프의 다결정 Si를 0.2㎛ 두께로 플라즈마 CVD로 성막하였다. 그 결과 휨이 해소되어 정전 척에 대해서도 충분히 흡탈착을 행할 수 있었다.
(종결정의 준비)
특허문헌 3의 평가로 산화야기 적층결함(OSF)이 0개/cm2이고 전기저항률(실온)이 2.3kΩ·cm인 φ8인치, 두께 725㎛의 단결정 Si ＜111＞ 기판을 종결정 기판으로서 준비하였다. 이 Si 기판에 수소를 130keV로 깊이 1.4㎛, 도스량 9.5×1017cm－2의 조건으로 이온 주입하였다.
먼저 준비해 둔 지지 기판(3)의 평탄화층(32)(두께 2.5㎛)에, 이 이온 주입된 Si ＜111＞ 단결정의 표층 1.4㎛ 부분을 박막 전사하였다. 이온 주입과 전사 시의 Si ＜111＞ 단결정이 받은 손상 부분을 CMP로 가볍게 연마하여, Si ＜111＞ 단결정층의 두께를 1㎛로 하고 종결정층(2)으로 하였다. 얻어진 종기판(1)은 봉지층(32)의 각층 간 및 봉지층(32), 평탄화층(4), 종결정층(2)에 대해, 막두께를 각 열응력이 밸런스하도록 한 결과, 크랙, 막박리나 휨이 없는 것이었다.
또한, 박막 전사 후의 잔부의 Si ＜111＞ 단결정 기판은 실시예 1과 마찬가지로 이온 주입을 몇 번이나 반복 실시함으로써, 다수의 종결정으로서 반복 이용할 수 있어 매우 경제적이었다.
본 실시에 의해 AlN 세라믹의 코어(31)와 봉지층(32)의 구조를 가지는 지지 기판(3)에, 2.5㎛ 두께의 평탄화층(4) 및 1㎛ 두께의 Si ＜111＞ 단결정의 종결정층(2)을 구비한 종기판(1)이 얻어졌다. 이 종기판(1)의 AlN의 에피택셜 성장용 종기판으로서의 특성에 대해 이하의 간편한 평가를 행하였다.
이 종기판(1)에 AlCl3 및 NH3를 원료로 THVPE법으로 AlN의 단결정을 600㎛ 성막하였다. 이 성막한 AlN의 단결정을 와이어쏘(wire saw)로 자르고 연마하여 평활한 φ8인치의 기판을 만들었다. 또, 이 잘라진 AlN 단결정 기판은 착색이 없고, 막두께 100㎛ 환산으로 파장 220nm의 광의 투과율은 약 80%였다. 다음에, 이 기판을 AlN의 에피택셜 성장용 종기판으로 하여 이하의 간편 평가를 행하였다.
상기 AlN 기판에 MOCVD법으로 2㎛의 AlN을 성막하고, 실시예 1에서의 평가와 마찬가지로, 전위 밀도를 평가하기 위해 용융 알칼리(KOH) 에칭법에 의해 에치 피트를 발생시키고 EPD의 측정을 행하였다. 또, 결정성의 평가로서 X선 로킹 커브(XRC) 측정을 행하였다.
그 결과 EPD는 0.5×104cm－2로 매우 낮은 전위 밀도를 나타냈다. 또, 0002 XRC의 FWHM은 110arcsec이고, 고품질의 AlN 단결정이 얻어졌다. 이 AlN 단결정은 심자외선 영역용의 LED 기판으로서 결함이 매우 적고, 디바이스 특성도 높고 또 염가인 뛰어난 기판이었다.
［실시예 3］
실시예 1의 평탄화층(4)을 하층이 2㎛ 두께의 AlAs와 상층이 0.5㎛의 SiO2층으로 구성된 총두께가 2.5㎛인 SiO2/AlAs의 2층 구조의 평탄화층(4)으로 한 외에는 실시예 1과 동일 조건으로 에피택셜 성장용의 종기판(1)을 얻었다.
또한, 박막 전사 후의 잔부의 Si ＜111＞ 단결정 기판은 이온 주입을 몇 번이나 반복 실시함으로써, 다수의 종결정으로서 반복 이용할 수 있어 매우 경제적이었다.
본 실시에 의해 AlN 세라믹의 코어(31)와 봉지층(32)의 구조를 가지는 지지 기판(3)에, 총두께가 2.5㎛인 SiO2/AlAs의 복합한 평탄화층(4) 및 그 위에 0.4㎛ 두께의 Si ＜111＞ 단결정의 종결정층(2)을 구비한 종기판(1)이 얻어졌다. 이 종기판(1)을 GaN의 에피택셜 성장용의 종기판으로서 사용하여 GaN의 후막을 에피택셜 성장시켰다.
상기 종기판(1)에 MOCVD법으로 30㎛의 GaN을 성막 후, HF 수용액으로 SiO2/AlAs의 평탄화층(4)을 용해하여, 약 30㎛ 두께의 GaN의 무구 기판을 얻었다.
이 GaN의 무구 기판의 전위 밀도를 평가하기 위해, 실시예 1에서의 평가와 마찬가지로, 용융 알칼리(KOH) 에칭법에 의해 에치 피트를 발생시키고 EPD의 측정을 행하였다. 또, 결정성의 평가로서 X선 로킹 커브(XRC) 측정을 행하였다.
그 결과 EPD는 0.05×104cm－2로 매우 낮은 전위 밀도를 나타냈다. 또, 0002 XRC의 FWHM은 101arcsec이고, 고품질의 GaN 단결정이 얻어졌다. 이들 수치로부터 본 실시예의 종기판(1)은 무구 기판을 얻기 위한 에피택셜 성장용 종기판으로서 매우 뛰어난 것을 알 수 있다. 이 종기판(1)을 사용하여 에피택셜 성장시켜 얻은 GaN의 무구 기판을 30GHz/20Gbps의 고주파 디바이스용으로 사용한 바, 디바이스의 표면 온도는 38℃이고, 고주파 로스에 의한 발열이 작아 뛰어난 기판이었다.
1　종기판
2　종결정층
3　지지 기판
4　평탄화층
5　응력 조정층
20　종결정의 단결정 기판
21　박리 위치

Claims (21)

  1. 지지 기판과,
    상기 지지 기판의 상면에 설치되는 0.5~3㎛의 평탄화층과,
    상기 평탄화층의 상면에 설치되는 종결정층을 구비하는 에피택셜 성장용 종기판으로서,
    상기 지지 기판은
    　　III족 질화물의 다결정 세라믹스의 코어와,
    　　상기 코어를 봉지하는 0.05~1.5㎛의 봉지층을 포함하고,
    상기 종결정층은 산화야기 적층결함이 10개/cm2 이하인 Si ＜111＞ 단결정의 표층 0.1~1.5㎛를 박막 전사함으로써 설치되는 것을 특징으로 하는 에피택셜 성장용 종기판.
  2. 지지 기판과,
    상기 지지 기판의 상면에 설치되는 0.5~3㎛의 평탄화층과,
    상기 평탄화층의 상면에 설치되는 종결정층을 구비하는 에피택셜 성장용 종기판으로서,
    상기 지지 기판은
    　　III족 질화물의 다결정 세라믹스의 코어와,
    　　상기 코어를 봉지하는 0.05~1.5㎛의 봉지층을 포함하고,
    상기 종결정층은 산화야기 적층결함이 10개/cm2 이하이고, 두께가 0.1~1.5㎛인 것을 특징으로 하는 에피택셜 성장용 종기판.
  3. 제1항 또는 제2항에 있어서,
    상기 코어를 이루는 III족 질화물의 다결정 세라믹스가 AlN 세라믹스인 것을 특징으로 하는 에피택셜 성장용 종기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 봉지층이 적어도 Si3N4의 층을 포함하는 것을 특징으로 하는 에피택셜 성장용 종기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 평탄화층이 SiO2 및/또는 산질화규소(SixOyNz) 혹은 AlAs로 이루어지는 것을 특징으로 하는 에피택셜 성장용 종기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 종결정층을 이루는 Si ＜111＞의 전기저항률(실온)이 1kΩ·cm 이상인 것을 특징으로 하는 에피택셜 성장용 종기판.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 지지 기판의 최하면에 응력 조정층을 더 구비하는 것을 특징으로 하는 에피택셜 성장용 종기판.
  8. 제7항에 있어서,
    상기 응력 조정층은 상기 평탄화층을 구비 후, 그 휨을 더 교정 가능하게 하는 열팽창률을 가지고, 적어도 스퍼터법, 플라즈마 CVD법, 및 LPCVD법에서 선택된 방법으로 만들어진 다결정 Si로 이루어지는 것을 특징으로 하는 에피택셜 성장용 종기판.
  9. 제7항 또는 제8항에 있어서,
    상기 응력 조정층은 상기 지지 기판 하면의 직하에, SiO2 및/또는 산질화규소(SixOyNz)를 개재하여 다결정 Si로서 설치되는 것을 특징으로 하는 에피택셜 성장용 종기판.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 봉지층은 LPCVD법으로 성막되는 것을 특징으로 하는 에피택셜 성장용 종기판.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 평탄화층은 상기 지지 기판의 상면 일측 또는 전면에 SiO2 및/또는 산질화규소(SixOyNz) 혹은 AlAs가 플라즈마 CVD법, LPCVD법, 저압 MOCVD법의 어느 것에 의해 성막되는 것을 특징으로 하는 에피택셜 성장용 종기판.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 종결정층은 산화야기 적층결함이 10개/cm2 이하이고, 전기저항률(실온)이 1kΩ·cm 이상인 Si ＜111＞ 단결정에 수소 및/또는 He을 이온 주입한 후, 450℃ 이하의 물리적 수단에 의해 0.1~1.5㎛의 박막을 전사함으로써 설치되는 것을 특징으로 하는 에피택셜 성장용 종기판.
  13. 제1항 내지 제12항 중 어느 한 항에 기재된 에피택셜 성장용 종기판의 상면에 III－V족 반도체 박막이 성막되어 있는 것을 특징으로 하는 반도체 기판.
  14. 제13항에 있어서,
    상기 III-V족 반도체 박막이 Ga 및/또는 Al을 포함하는 질화물 반도체 박막인 것을 특징으로 하는 반도체 기판.
  15. III족 질화물의 다결정 세라믹스의 코어로 이루어지는 코어를 준비하는 스텝과,
    상기 코어를 감싸도록 두께 0.05㎛ 이상 1.5㎛ 이하의 봉지층을 성막하여 지지 기판으로 하는 스텝과,
    상기 지지 기판의 상면에 두께 0.5㎛ 이상 3.0㎛ 이하의 평탄화층을 성막하는 스텝과,
    상기 평탄화층의 상면에 산화야기 적층결함이 10개/cm2 이하인 Si ＜111＞ 단결정의 표층 0.1~1.5㎛를 박막 전사함으로써 종결정층을 설치하는 스텝을 구비하는 에피택셜 성장용 종기판의 제조 방법.
  16. 제15항에 있어서,
    상기 봉지층은 LPCVD법으로 성막되는 것을 특징으로 하는 에피택셜 성장용 종기판의 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 평탄화층은 상기 지지 기판의 상면 일측 또는 전면에 SiO2 및/또는 산질화규소(SixOyNz) 혹은 AlAs가 플라즈마 CVD법, LPCVD법, 저압 MOCVD법의 어느 것에 의해 성막되는 것을 특징으로 하는 에피택셜 성장용 종기판의 제조 방법.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 종결정층을 설치하는 스텝에 있어서, 산화야기 적층결함이 10개/cm2 이하이고, 전기저항률(실온)이 1kΩ·cm 이상인 Si ＜111＞ 단결정에 수소 및/또는 He을 이온 주입한 후, 450℃ 이하의 물리적 수단에 의해 0.1~1.5㎛의 박막을 전사함으로써 상기 종결정층을 설치하는 것을 특징으로 하는 에피택셜 성장용 종기판의 제조 방법.
  19. 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 지지 기판의 최하면에 응력 조정층을 더 설치하는 스텝을 더 구비하는 것을 특징으로 하는 에피택셜 성장용 종기판의 제조 방법.
  20. 제19항에 있어서,
    상기 응력 조정층은 상기 평탄화층을 구비 후, 그 휨을 더 교정 가능하게 하는 열팽창률을 가지고, 적어도 스퍼터법, 플라즈마 CVD법, 및 LPCVD법에서 선택된 방법으로 만들어진 다결정 Si로 이루어지는 것을 특징으로 하는 에피택셜 성장용 종기판의 제조 방법.
  21. 제15항 내지 제20항 중 어느 한 항에 기재된 에피택셜 성장용 종기판의 제조 방법에 의해 에피택셜 성장용 종기판을 제조하는 스텝과,
    상기 에피택셜 성장용 종기판의 상면에 III－V족 반도체 박막을 성막하는 스텝을 구비하는 반도체 기판의 제조 방법.
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