KR20230146427A - 펄스 폭 제어 장치 및 방법 - Google Patents

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KR20230146427A
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이-안 라이
찬-홍 체른
청-시앙 시에
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

특정 듀티 사이클을 갖는 펄스 폭 변조(PWM) 신호를 생성하기 위한 시스템, 방법 및 디바이스가 여기에 기재된다. 하나의 실시예에서, 시스템은 구형파 발생기 및 논리 디바이스를 포함한다. 상기 구형파 발생기는 입력 구형파 신호를 지연시켜 복수의 구형파 신호를 생성하도록 구성된다. 상기 논리 디바이스는 상기 복수의 구형파 신호 중 2개의 구형파 신호에 논리 연산을 수행하도록 구성되며, 이는 이어서 상기 2개의 구형파 신호에 대응하는 듀티 사이클을 갖는 펄스 폭 변조(PWM) 신호를 생성한다.

Description

펄스 폭 제어 장치 및 방법 {PULSE WIDTH CONTROL APPARATUS AND METHOD}
우선권 주장
본 출원은 2022년 4월 12일 출원된 미국 가특허 출원 번호 제63/329,942호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
질화갈륨(GaN) 고전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor)에 의해 구현된 하이사이드 통합 드라이버 회로는 다양한 회로부의 고전력 처리량을 가능하게 한다. HEMT는 개별 전력 트랜지스터의 구동 작업을 포함하여 다양한 응용을 갖는다.
특정 듀티 사이클(duty cycle)을 갖는 펄스 폭 변조(PWM) 신호를 생성하기 위한 시스템, 방법 및 디바이스가 여기에 기재된다. 하나의 실시예에서, 시스템은 구형파 발생기 및 논리 디바이스를 포함한다. 상기 구형파 발생기는 입력 구형파 신호를 지연시켜 복수의 구형파 신호를 생성하도록 구성된다. 상기 논리 디바이스는 상기 복수의 구형파 신호 중 2개의 구형파 신호에 논리 연산을 수행하도록 구성되며, 이는 이어서 상기 2개의 구형파 신호에 대응하는 듀티 사이클을 갖는 펄스 폭 변조(PWM) 신호를 생성한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다.
도 1은 본 개시의 다양한 실시예에 따라 예시적인 PWM 제어 회로를 예시한 블록도이다.
도 2a는 본 개시의 다양한 실시예에 따라 예시적인 논리 회로를 예시한 전기 개략도이다.
도 2b는 본 개시의 다양한 실시예에 따라 또다른 예시적인 논리 회로를 예시한 전기 개략도이다.
도 2c는 본 개시의 다양한 실시예에 따라 또다른 예시적인 논리 회로(230)를 예시한 전기 개략도이다.
도 3a는 본 개시의 다양한 실시예에 따른 예시적인 PWM 제어 회로이다.
도 3b는 본 개시의 다양한 실시예에 따라 시간이 지남에 따른 PWM 제어 회로의 동작을 예시하는 일련의 전압 다이어그램들이다.
도 4는 본 개시의 다양한 실시예에 따라 PWM 제어 회로에 입력 전압을 제공하는 발진기를 예시한 예시적인 개략도이다.
도 5a는 본 개시의 다양한 실시예에 따른 또다른 예시적인 PWM 제어 회로이다.
도 5b는 본 개시의 다양한 실시예에 따라 시간이 지남에 따른 PWM 제어 회로의 동작을 예시하는 일련의 전압 다이어그램들이다.
도 6은 본 개시의 다양한 실시예에 따라 PWM 신호를 생성하는 방법을 예시한 프로세스 흐름도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
전계 효과 트랜지스터(FET; Field-effect transistor)는 전기장을 사용하여 전기 디바이스를 동작시키는 트랜지스터이다. 질화갈륨(GaN) HEMT와 같은 HEMT는 일 타입의 FET이다. 부분적으로, 높은 전류 밀도, 높은 항복 전압 및 낮은 동작 저항으로 인해, HEMT는 고전력 애플리케이션에 사용하기에 적합하다. GaN HEMT와 같은 HEMT는 여기에 기재된 바와 같은 펄스폭 변조(PWM; pulse width modulation) 제어 회로에서의 사용을 포함하여 다양한 유용한 응용을 갖는다. PWM 회로는 종종 집적 회로(IC; integrated circuit)에 의해 소비되는 전력의 양을 감소시키는데 사용된다.
GaN HEMT는 낮은 저항, 높은 항복 필드, 넓은 밴드갭(예컨대, 상온에서 GaN의 경우 3.36 eV), 높은 전류 밀도, 큰 전도대 오프셋 및/또는 높은 포화 전자 드리프트 속도를 포함한 그의 고유한 재료 특성 조합으로 인해 많은 양의 전력을 전달할 수 있다. 통상적으로, PWM 회로는 p-타입 HEMT와 n-타입 HMET 둘 다를 갖는 하나 이상의 논리 회로를 포함한다. 그러나 이 PWM은 여전히 전력 손실을 겪을 수 있고, 크기가 클 수 있으며, 또는 그 안의 다수의 전기 컴포넌트로 인해 비용이 많이 들 수 있다.
여기에 기재된 회로 및 방법은 n-타입 HEMT만 이용하여 논리 회로부를 구현하며, 이는 이어서 최소한의 전력 손실로 또는 전혀 없이 PWM 신호를 생성할 수 있다. 예를 들어, 도 1은 본 개시의 다양한 실시예에 따라 예시적인 PWM 제어 회로(100)를 예시한 블록도이다. PWM 제어 회로(100)는 일부 실시예에서 HEMT와 같은 GaN 집적 회로로 구성된 GaN PWM 제어 회로일 수 있다. PWM 제어 회로(100)는 n-타입 논리 회로 1(110) 및 n-타입 논리 회로 X(120)와 같은 임의의 수의 n-타입 논리 회로를 포함할 수 있다. 단일 전압 소스(예컨대, 전원 공급장치)(VDD)(130)가 PWM 제어 회로(100)에 전력을 제공한다. 도 4에서 보다 상세하게 기재되는 바와 같이 발진기 회로로부터의 전압과 같은 입력 신호(140)가 PWM 제어 회로(100)에 제공된다. n-타입 논리 회로의 조합(예컨대, n-타입 논리 회로 1(110) 및 n-타입 논리 회로 X(120))은 입력 신호(140)를 이용하여 가변 듀티 사이클을 갖는 출력 PWM 신호(150)를 생성한다. 듀티 사이클 폭은 입력 신호(140)에 의해 제어될 수 있다.
도 2a 내지 도 2c는 본 개시의 다양한 실시예에 따라 도 1의 PWM 제어 회로(100)에서의 통합을 위한 예시적인 논리 회로(210, 220, 230)를 예시하는 전기 개략도이다. 일부 실시예에서, 논리 회로(210, 220, 230)는 GaN 컴포넌트로 구성된다. 예를 들어, 도 2a는 본 개시의 다양한 실시예에 따른 예시적인 논리 회로(210)를 예시한 전기 개략도이다. 논리 회로(210)는 그의 입력 값을 취하고 입력 값의 반전된 값을 출력하는 NOT 게이트이다.
논리 회로(210)는, 직렬로 함께 커플링된 향상 모드 HEMT(E-HEMT; enhancement mode HEMT)(212) 및 공핍 모드 HEMT(D-HEMT; depletion mode HEMT)(214)로 구성된다. E-HEMT 및 D-HEMT는 예시적인 n-타입 HEMT이다. E-HEMT는 전자를 게이트를 향해 끌어당기기 위해 양의 게이트 전압을 필요로 하거나 전자를 게이트를 향해 끌어당기도록 이웃 배리어의 적합한 도핑 레벨을 필요로 한다. 게이트를 향해 끌어당겨진 전자는 E-HEMT 내의 전류 흐름을 가능하게 한다. 다르게 말하자면, 문턱 전압 Vth의 레벨보다 더 높은 전압 레벨로 게이트 단자를 풀링함으로써 E-HEMT가 턴온되거나 활성화된다. 반대로, D-HEMT는 제로 게이트-소스 전압에서 온 상태에 있다. 다르게 말하자면, D-HEMT는 제로 게이트-소스 전압에서 온 상태에 있고 음의 게이트 전압이 인가될 때 턴오프된다. 그리하여, 이는 음의 문턱 전압(예컨대, -1.0V)을 갖는다. 다시 도 2a로 가면, D-HEMT(214)의 소스/드레인 단자가 전압 소스 Vdd(예컨대, 전압 소스(130))에 커플링된다. D-HEMT(214)의 또다른 소스/드레인 단자 뿐만 아니라 D-HEMT(214)의 게이트 단자도 E-HEMT(212)의 소스/드레인 단자에 커플링된다. 이 노드에서, 출력 전압 vout이 논리 회로(210)에 의해 제공된다. E-HEMT(212)의 게이트 단자가 입력 전압 vin에 커플링된다. E-HEMT(212)의 또다른 소스/드레인 단자가 전기 접지에 커플링된다.
동작 동안, 입력 전압 vin이 양의 전압 레벨일 때, E-HEMT(212)가 턴온되거나 활성화되고, 저항기로서 동작한다. 이 때에, D-HEMT(214)는 턴오프되거나 비활성화된다. 후속 동작에서, 입력 전압 vin이 대략 0일 때, E-HEMT(212)가 턴오프되거나 비활성이다. 이 때에, D-HEMT(214)는 턴온되거나 활성화되고, 저항기로서 동작한다.
도 2b는 본 개시의 다양한 실시예에 따른 또다른 예시적인 논리 회로(220)를 예시한 전기 개략도이다. 논리 회로(220)는, 그의 입력 값을 취하고 그의 입력이 전부 논리 하이(logic high)(예컨대, '1’)인 경우에만 논리 로우(logic low)(예컨대, ‘0’)를 출력하는 NAND 게이트이다. 그렇지 않은 경우에는, NAND 게이트는 논리 하이(예컨대, ‘1’)를 출력한다. 논리 회로(220)는 직렬로 함께 커플링된 2개의 E-HEMT(222, 224) 및 D-HEMT(226)로 구성된다. D-HEMT(226)의 소스/드레인 단자가 전압 소스 Vdd(예컨대, 전압 소스(130))에 커플링된다. D-HEMT(226)의 또다른 소스/드레인 단자 뿐만 아니라 D-HEMT(226)의 게이트 단자도, E-HEMT(224)의 소스/드레인 단자에 커플링된다. 이 노드에서, 출력 전압 vout이 논리 회로(220)에 의해 제공된다. E-HEMT(224)의 게이트 단자가 제1 입력 전압 va에 커플링된다. E-HEMT(224)의 또다른 소스/드레인 단자가 E-HEMT(222)의 소스/드레인 단자에 커플링된다. E-HEMT(222)의 게이트 단자가 제2 입력 전압 소스 vb에 커플링된다. E-HEMT(222)의 또다른 소스/드레인 단자가 접지에 커플링된다.
동작 동안, 제1 입력 전압 va이 양의 전압 레벨일 때, E-HEMT(224)가 턴온/활성화되고, 저항기로서 동작한다. 유사하게, 제2 입력 전압 vb이 양의 전압 레벨일 때, E-HEMT(222)가 턴온되거나 활성화되고, 저항기로서 작동한다. E-HEMT(222)나 E-HEMT(224)가 턴온되거나 활성화될 때, D-HEMT(226)는 턴오프되거나 비활성화된다. 후속 동작에서, 제1 입력 전압 va이 대략 0일 때, E-HEMT(224)가 턴오프되거나 비활성화된다. 유사하게, 제2 입력 전압 vb이 대략 0일 때, E-HEMT(222)가 턴오프되거나 비활성화된다. E-HEMT(222)나 E-HEMT(224)의 어느 하나가 턴오프되거나 활성화될 때, D-HEMT(226)는 턴온되거나 활성화되고, 저항기로서 동작한다.
도 2c는 본 개시의 다양한 실시예에 따른 또다른 예시적인 논리 회로(230)를 예시한 전기 개략도이다. 논리 회로(230)는, 그의 입력 값을 취하고 그의 입력이 전부 논리 로우(예컨대, '0’)인 경우에만 논리 하이(예컨대, ‘1’)를 출력하는 NOR 게이트이다. 그렇지 않은 경우에는, NOR 게이트는 논리 로우(예컨대, ‘0’)를 출력한다. 논리 회로(230)는 2개의 E-HEMT(232, 234) 및 D-HEMT(236)로 구성된다. E-HEMT(232, 234)는 병렬로 함께 커플링된다. D-HEMT(236)는 직렬로 E-HEMT(232)에 커플링된다. D-HEMT(236)의 소스/드레인 단자가 전압 소스 Vdd(예컨대, 전압 소스(130))에 커플링된다. D-HEMT(236)의 또다른 소스/드레인 단자 뿐만 아니라 D-HEMT(236)의 게이트 단자도, E-HEMT(232) 및 E-HEMT(234) 각각의 소스/드레인 단자에 커플링된다. 이 노드에서, 출력 전압 vout이 논리 회로(230)에 의해 제공된다. E-HEMT(232)의 게이트 단자가 제1 입력 전압 va에 커플링된다. E-HEMT(232)의 또다른 소스/드레인 단자가 접지에 커플링된다. E-HEMT(234)의 게이트 단자가 제2 입력 전압 소스 vb에 커플링된다. E-HEMT(234)의 또다른 소스/드레인 단자가 접지에 커플링된다.
동작 동안, 제1 입력 전압 va이 양의 전압 레벨일 때, E-HEMT(232)가 턴온/활성화되고, 저항기로서 동작한다. 유사하게, 제2 입력 전압 vb이 양의 전압 레벨일 때, E-HEMT(234)가 턴온되거나 활성화되고, 저항기로서 작동한다. E-HEMT(232)나 E-HEMT(234)가 턴온되거나 활성화될 때, D-HEMT(236)는 턴오프되거나 비활성화된다. 후속 동작에서, 제1 입력 전압 va이 대략 0일 때, E-HEMT(232)가 턴오프되거나 비활성화된다. 유사하게, 제2 입력 전압 vb이 대략 0일 때, E-HEMT(234)가 턴오프되거나 비활성화된다. E-HEMT(232)나 E-HEMT(234)의 어느 하나가 턴오프되거나 비활성화될 때, D-HEMT(236)는 턴온되거나 활성화되고, 저항기로서 동작한다.
도 3a는 본 개시의 다양한 실시예에 따른 예시적인 PWM 제어 회로(300)이다. PWM 제어 회로(300)는 일부 실시예에서, GaN 컴포넌트를 갖는 GaN 디바이스이다. 예를 들어, PWM 제어 회로(300)는 GaN 칩에 완전히 통합되는 다수의 논리 회로(310, 320, 330, 340)를 포함한다. 논리 회로(310, 320 및 340)는, 도 2a에 앞서 기재된 바와 실질적으로 동등한 컴포넌트, 커플링 및 동작을 각각 갖는 NOT 게이트이다. 다르게 말하자면, 논리 회로(310)는 E-HEMT(312) 및 D-HEMT(314)를 포함하며, 여기서 D-HEMT(314)는 D-HEMT(214)와 실질적으로 동등하고 E-HEMT(312)는 E-HEMT(212)와 실질적으로 동등하다. 유사하게, 논리 회로(320)는 E-HEMT(322) 및 D-HEMT(324)를 포함하며, 여기서 D-HEMT(324)는 D-HEMT(214)와 실질적으로 동등하고 E-HEMT(322)는 E-HEMT(212)와 실질적으로 동등하다. 마찬가지로, 논리 회로(340)는 E-HEMT(342) 및 D-HEMT(344)를 포함하며, 여기서 D-HEMT(344)는 D-HEMT(214)와 실질적으로 동등하고 E-HEMT(342)는 E-HEMT(212)와 실질적으로 동등하다.
논리 회로(330)는, 도 2b에 앞서 기재된 바와 실질적으로 동등한 컴포넌트, 커플링 및 동작을 갖는 NAND 게이트이다. 다르게 말하자면, 논리 회로(330)는 E-HEMT(332, 334) 및 D-HEMT(336)를 포함하며, 여기서 E-HEMT(332)는 E-HEMT(222)와 실질적으로 동등하고, E-HEMT(334)는 E-HEMT(224)와 실질적으로 동등하고, D-HEMT(336)는 D-HEMT(226)와 실질적으로 동등하다.
논리 회로(310, 320)는 논리 회로(330)에 각각 입력 전압 vclk1 및 vclkb을 제공한다. 이어서, 논리 회로(330)는 논리 회로(340)에 입력 전압 vnand를 제공한다. 논리 회로(340)는 논리 회로(310, 320)에 입력된 전압의 듀티 사이클에 기초한 듀티 사이클을 갖는 PWM 신호(350)를 출력한다. 예를 들어, 논리 회로(310)는 논리 회로(330)에 커플링되고, E-HEMT(312) 및 D-HEMT(314)를 커플링하는 노드를 통해 논리 회로(330)의 E-HEMT(334)의 게이트 단자에 출력 전압(예컨대, vclk1)을 제공한다(예컨대, 논리 회로(220)의 입력 전압 va). 논리 회로(320)는 또한 논리 회로(330)에 커플링되고, E-HEMT(322) 및 D-HEMT(324)를 커플링하는 노드를 통해 논리 회로(330)의 E-HEMT(332)의 게이트 단자에 출력 전압(예컨대, vclk2)을 제공한다(예컨대, 논리 회로(220)의 입력 전압 vb). 논리 회로(310, 320)는 각각 외부 전압 소스로부터 각자 입력 전압(예컨대, 회로(210)의 입력 전압 vin) vn18, vn25를 수신한다. 논리 회로(330)는 논리 회로(340)의 E-HEMT(342)의 게이트 단자에 출력 전압(예컨대, 논리 회로(220)의 출력 전압 vout)을 출력한다. 논리 회로(340)는 이어서, 각각 논리 회로(310, 320)의 입력 전압 vn18, vn25의 듀티 사이클에 기초하는 PWM 신호(150)를 출력한다.
도 3b는 본 개시의 다양한 실시예에 따라 시간이 지남에 따른 PWM 제어 회로(300)의 동작을 예시하는 일련의 전압 다이어그램들(voltage diagrams)(360, 370, 380, 390)이다. 전압 다이어그램들(360, 370, 380, 390)에 예시된 전압은 예시를 위한 목적인 것이며, 논리 하이(예컨대, ‘1’) 또는 논리 로우(예컨대, ‘0’)의 논리 진폭을 갖는 시간의 함수로서 전압을 보여준다. 전압 다이어그램(360)은 대략 40% 내지 50%의 듀티 사이클(예컨대, 주기에 대한 펄스 폭의 비)을 갖는 논리 회로(310)에의 입력 전압 vn18을 예시한다. 전압 다이어그램(370)은 대략 40% 내지 50%의 듀티 사이클을 갖는 논리 회로(320)에의 입력 전압 vn25을 예시한다. 앞서 설명된 바와 같이, 입력 전압 vn18 및 vn25는 하나 이상의 외부 전압 소스에 의해 제공된다. 2개의 입력 전압 vn18 및 vn25은 논리 회로(330)를 통해 NAND 논리 연산을 사용하여 함께 결합된다. 전압 다이어그램(380)은 논리 회로(330)의 출력 전압 vnand를 예시한다. 앞서 설명된 바와 같이, NAND 게이트는 그의 입력 값을 취하고 그의 입력이 전부 논리 하이(예컨대, '1’)인 경우에만 논리 로우(예컨대, ‘0’)를 출력한다. 그렇지 않은 경우에는, NAND 게이트는 논리 하이(예컨대, ‘1’)를 출력한다. 이 동작은 전압 다이어그램(380)에 예시되어 있다. 전압 다이어그램(390)은 논리 게이트(330)에 의해 출력된 PWM 신호(350)를 예시한다. 전압 다이어그램(390)은, 논리 게이트(330)가 입력 전압을 반전시키는 NOT의 논리 연산을 수행함에 따라, 전압 다이어그램(380)의 반전된 버전이다. 전압 다이어그램(390)과 연관된 듀티 사이클은 대략 10% 내지 15%이다.
도 4는 본 개시의 다양한 실시예에 따라 PWM 제어 회로(300)에 입력 전압 vn18, vn25을 제공하는 발진기(400)를 예시한 예시적인 개략도이다. 입력 전압 vn18, vn25는 발진기와 같은 외부 전원에 의해 제공될 수 있다. 발진기(400)는, 다수의 논리 회로(410, 420, 430, 440, 450) 뿐만 아니라, 전압 vn18, vn25를 생성하는데 사용되는, 도 4에 예시되지 않은 추가 논리 회로도 포함한다. 논리 회로(410)는 도 2b에 앞서 기재된 바와 실질적으로 동등한 컴포넌트, 커플링 및 동작을 갖는 NAND 게이트이다. 다르게 말하자면, 논리 회로(410)는 E-HEMT(412, 414) 및 D-HEMT(416)를 포함하며, 여기서 E-HEMT(412)는 E-HEMT(222)와 실질적으로 동등하고, E-HEMT(414)는 E-HEMT(224)와 실질적으로 동등하고, D-HEMT(416)는 D-HEMT(226)와 실질적으로 동등하다. 논리 회로(420, 430, 440, 450)는 각각, 도 2a에 앞서 기재된 바와 실질적으로 동등한 컴포넌트, 커플링 및 동작을 각각 갖는 NOT 게이트이다. 다르게 말하자면, 논리 회로(420)는 E-HEMT(422) 및 D-HEMT(424)를 포함하며, 여기서 D-HEMT(424)는 D-HEMT(214)와 실질적으로 동등하고 E-HEMT(422)는 E-HEMT(212)와 실질적으로 동등하다. 유사하게, 논리 회로(430)는 E-HEMT(432) 및 D-HEMT(434)를 포함하며, 여기서 D-HEMT(434)는 D-HEMT(214)와 실질적으로 동등하고 E-HEMT(432)는 E-HEMT(212)와 실질적으로 동등하다. 마찬가지로, 논리 회로(440)는 E-HEMT(442) 및 D-HEMT(444)를 포함하며, 여기서 D-HEMT(444)는 D-HEMT(214)와 실질적으로 동등하고 E-HEMT(442)는 E-HEMT(212)와 실질적으로 동등하다. 대응하여, 논리 회로(450)는 E-HEMT(452) 및 D-HEMT(454)를 포함하며, 여기서 D-HEMT(454)는 D-HEMT(214)와 실질적으로 동등하고 E-HEMT(452)는 E-HEMT(212)와 실질적으로 동등하다.
논리 회로(410)는 E-HEMT(414)의 게이트 단자에서 제1 입력 전압 Ven(예컨대, 논리 회로(220)의 va)를 수신한다. 논리 회로(420)는 또한 E-HEMT(412)의 게이트 단자에서 논리 회로(450)로부터 출력된 제2 입력 전압 vn31(예컨대, 논리 회로(220)의 vb)를 수신한다. 논리 회로(410)는 논리 회로(420)에 커플링되고, E-HEMT(422)의 게이트 단자(예컨대, 논리 회로(210)의 vin)에 자신의 출력 전압 vn1(예컨대, 논리 회로(220)의 vout)를 제공한다. 논리 회로(420)는 논리 회로(430)에 커플링되고, E-HEMT(432)의 게이트 단자(예컨대, 논리 회로(210)의 vin)에 자신의 출력 전압 vn2(예컨대, 논리 회로(210)의 vout)를 제공한다. 논리 회로(430)는 논리 회로(440)에 커플링되고, E-HEMT(440)의 게이트 단자(예컨대, 논리 회로(210)의 vin)에 자신의 출력 전압 vn3(예컨대, 논리 회로(210)의 vout)를 제공한다. 유사하게, 논리 회로(440)는 도 4에 예시되지 않은 또다른 일련의 논리 회로에 커플링되고, 일련의 연속 도트로 표현되며, 자신의 출력 전압 v4(예컨대, 논리 회로(210)의 vout)을 다음 커플링된 논리 회로에 제공한다. 이러한 일련의 논리 회로는 논리 회로(450)까지 계속된다. 논리 회로(450)는 도 4에 예시되지 않은 논리 회로에 커플링되고, E-HEMT(452)의 게이트 단자에서 입력 전압 vn30을 수신한다. 논리 회로(450)는 앞서 설명된 바와 같이 논리 회로(410)에 커플링되고, 전압 vn30(예컨대, 논리 회로(210)의 vout)을 제공한다. PWM 제어 회로(300)에 대한 원하는 입력 파형 특성에 기초하여, 발진기(400)로부터의 전압이 발진기(400) 내의 일련의 논리 회로 상의 다양한 접속 포인트에서 제공될 수 있다. 예를 들어, 전압 vn18 및 vn25은 각각 발진기(400) 내의 제18 및 제25 논리 회로로부터 취해질 수 있다. 이러한 전압은 도 3a 및 도 3b에 상세하게 기재된 바와 같이 PWM 제어 회로(300)에 제공될 수 있다.
그러나, 당해 기술분야에서의 통상의 지식을 가진 자라면, 발진기(400)는 단지 전압을 제공할 수 있는 일 예의 회로일 뿐이고, 임의의 전압 소스가 전압을 생성하여 PWM 제어 회로(300)에 제공하는데 이용될 수 있다는 것을 알 것이다. 또한, 발진기의 컴포넌트 구성이 도 4에 예시된 바와는 상이할 수 있다.
도 5a는 본 개시의 다양한 실시예에 따른 또다른 예시적인 PWM 제어 회로(500)이다. PWM 제어 회로(500)는 PWM 제어 회로(300)와 유사한 컴포넌트를 가질 수 있으며, 이에 추가 논리 회로(510)가 커플링되어 있다. PWM 제어 회로(500)는 일부 실시예에서, GaN 컴포넌트를 갖는 GaN 디바이스이다. 논리 회로(510)는 도 2a에 앞서 기재된 바와 실질적으로 동등한 컴포넌트, 커플링 및 동작을 갖는 NOT 게이트이다. 다르게 말하자면, 논리 회로(510)는 E-HEMT(512) 및 D-HEMT(514)를 포함하며, 여기서 D-HEMT(514)는 D-HEMT(214)와 실질적으로 동등하고 E-HEMT(512)는 E-HEMT(212)와 실질적으로 동등하다. 논리 회로(510)는 PWM 제어 회로(400)로부터 입력 전압 vnot(예컨대, 논리 회로(210)의 vin)을 수신하고, E-HEMT(512) 및 D-HEMT(514)의 소스/드레인 단자 커플링 포인트에서 PWM 신호(550)를 출력한다. 도 5에 예시된 실시예에서, PWM 제어 회로(500)는 도 3a에 기재된 바와 같은 vn18, vn25가 아닌, 외부 전압 소스로부터의 상이한 입력 전압 vn14, vn29를 수신한다. 이 외부 전압은 일부 실시예에서 도 4의 발진기(400)의 직렬 논리 회로로부터 공급될 수 있다.
도 5b는 본 개시의 다양한 실시예에 따라 시간이 지남에 따른 PWM 제어 회로(500)의 동작을 예시한 일련의 전압 다이어그램들(530, 540, 550, 560, 570)이다. 전압 다이어그램들(530, 540, 550, 560, 570)에 예시된 전압은 예시를 위한 목적인 것이며, 논리 하이(예컨대, ‘1’) 또는 논리 로우(예컨대, ‘0’)의 논리 진폭을 갖는 시간의 함수로서 전압을 보여준다. 전압 다이어그램(530)은 대략 40% 내지 50%의 듀티 사이클(예컨대, 주기에 대한 펄스 폭의 비)을 갖는 논리 회로(310)에의 입력 전압 vn14를 예시한다. 전압 다이어그램(540)은 대략 40% 내지 50%의 듀티 사이클을 갖는 논리 회로(320)에의 입력 전압 vn29를 예시한다. 앞서 설명된 바와 같이, 입력 전압 vn14 및 vn29는 하나 이상의 외부 전압 소스에 의해 제공된다. 2개의 입력 전압 vn14 및 vn29는 논리 회로(330)를 통해 NAND 논리 연산을 사용하여 함께 결합된다. 전압 다이어그램(550)은 논리 회로(330)의 출력 전압 vnand를 예시한다. 앞서 설명된 바와 같이, NAND 게이트는 그의 입력 값을 취하고 그의 입력이 전부 논리 하이(예컨대, '1’)인 경우에만 논리 로우(예컨대, ‘0’)를 출력한다. 그렇지 않은 경우에는, NAND 게이트는 논리 하이(예컨대, ‘1’)를 출력한다. 이 동작은 전압 다이어그램(550)에 예시되어 있다. 전압 다이어그램(560)은 논리 회로(340)의 출력 전압 vnot를 예시한다. 전압 다이어그램(560)은, 논리 게이트(330)가 입력 전압을 반전시키는 NOT의 논리 연산을 수행함에 따라, 전압 다이어그램(550)의 반전된 버전이다. 전압 다이어그램(560)과 연관된 듀티 사이클은 대략 15% 내지 20%이다. 전압 다이어그램(570)은 논리 게이트(510)에 의해 출력된 PWM 신호(550)를 예시한다. 전압 다이어그램(570)은, 논리 게이트(510)가 입력 전압을 반전시키는 NOT의 논리 연산을 수행함에 따라, 전압 다이어그램(560)의 반전된 버전이다. 전압 다이어그램(560)과 연관된 듀티 사이클은 대략 70% 내지 75%이다.
도 6은 본 개시의 다양한 실시예에 따라 PWM 신호를 생성하는 방법을 예시한 프로세스 흐름도(600)이다. 도 6은 이해를 쉽게 하기 위해 앞서 기재된 구조에 관련하여 기재되지만, 방법은 많은 다른 구조에도 적용된다는 것을 이해하여야 한다. 입력 구형파 신호(예컨대, Ven)를 지연시키도록, 발진기(400)와 같은 구형파 발생기를 사용하여, 복수의 구형파 신호(예컨대, 발진기(400)의 vn1, vn2, vn3, vn4, … vn14, …, vn18, …, vn25, …, vn29, vn30, vn31)가 단계 610에서 생성된다. 단계 620에서, 복수의 구형파 신호(예컨대, 발진기(400)의 vn1, vn2, vn3, vn4, … vn14, …, vn18, …, vn25, …, vn29, vn30, vn31) 중 2개의 구형파 신호(예컨대, vn14, vn18 및/또는 vn25, vn29)에 논리 연산(예컨대, NOT, NOR 또는 NAND)을 수행함으로써, 가변 듀티 사이클 변조(예컨대, 전압 다이어그램(390) 대 전압 다이어그램(570))를 갖는 PWM 신호(350, 520)와 같은 PWM 신호가 생성된다.
여기에 기재된 바와 같은 다양한 회로 및 방법의 사용은 다수의 이점을 제공할 수 있다. 예를 들어, 여기에 기재된 다양한 회로 및 방법은 PWM 제어 회로에 입력 전압을 제공하는 데에 톱니파 발생기, 레벨 시프터, 또는 비교기를 필요로 하지 않는다. 또한, 회로 및 방법은 조립된 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 제어 집적 회로(IC) 및 GaN 파워 디바이스로부터 스위칭 손실을 감소시키는 완전 통합된 설계를 제공한다. 또한, 여기에 기재된 회로 및 방법은 추가적인 수동 컴포넌트를 필요로 하지 않으며, 그에 의해 성능을 개선하고 디바이스의 크기를 최소화한다.
하나의 실시예에서, 시스템은 구형파 발생기 및 논리 디바이스를 포함한다. 상기 구형파 발생기는 입력 구형파 신호를 지연시켜 복수의 구형파 신호를 생성하도록 구성된다. 상기 논리 디바이스는 상기 복수의 구형파 신호 중 2개의 구형파 신호에 논리 연산을 수행하도록 구성되며, 이는 이어서 상기 2개의 구형파 신호에 대응하는 듀티 사이클을 갖는 PWM 신호를 생성한다.
다른 실시예에서, 디바이스는 복수의 E-HEMT 및 복수의 D-HEMT를 포함하는 복수의 논리 회로를 포함한다. 상기 복수의 논리 회로는 상기 복수의 논리 회로에의 전압 입력에 기초하여 PWM 신호를 생성하도록 구성된다.
또 다른 실시예에서, 입력 구형파 신호를 지연시키도록 구형파 발생기를 사용하여 복수의 구형파 신호가 생성된다. 상기 복수의 구형파 신호 중 2개의 구형파 신호에 논리 연산을 수행함으로써 가변 듀티 사이클 변조를 갖는 PWM 신호가 생성된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 시스템에 있어서,
입력 구형파 신호를 지연시켜 복수의 구형파 신호를 생성하도록 구성되는 구형파 발생기; 및
상기 복수의 구형파 신호 중 2개의 구형파 신호에 논리 연산을 수행하도록 구성되는 논리 디바이스 - 상기 논리 연산은 상기 2개의 구형파 신호에 대응하는 듀티 사이클을 갖는 펄스 폭 변조(PWM; pulse width modulation) 신호를 생성함 -
를 포함하는, 시스템.
실시예 2. 실시예 1에 있어서,
상기 논리 디바이스는 복수의 향상 모드 고전자 이동도 트랜지스터(E-HEMT; enhancement mode high electron mobility transistor) 및 복수의 공핍 모드 고전자 이동도 트랜지스터(D-HEMT; depletion mode high electron mobility transistor)를 포함하는 것인, 시스템.
실시예 3. 실시예 1에 있어서,
상기 논리 디바이스는:
상기 2개의 구형파 신호 중 제1 구형파 신호를 수신하도록 구성되는 제1 논리 회로 - 상기 제1 논리 회로는 제1 D-HEMT에 직렬로 커플링된 제1 E-HEMT를 포함함 - ;
상기 2개의 구형파 신호 중 제2 구형파 신호를 수신하도록 구성되는 제2 논리 회로 - 상기 제2 논리 회로는 제2 D-HEMT에 직렬로 커플링된 제2 E-HEMT를 포함함 - ;
상기 제1 논리 회로 및 상기 제2 논리 회로에 커플링된 제3 논리 회로 - 상기 제3 논리 회로는 제3 D-HEMT와 직렬로 함께 커플링된 제3 E-HEMT 및 제4 E-HEMT를 포함함 - ; 및
상기 PWM 신호를 출력하도록 구성되는, 상기 제3 논리 회로에 커플링된 제4 논리 회로 - 상기 제4 논리 회로는 제5 E-HEMT 및 제4 D-HEMT를 포함함 -
를 포함하는 것인, 시스템.
실시예 4. 실시예 3에 있어서,
상기 논리 디바이스는 상기 제3 논리 회로와 상기 제4 논리 회로 사이에 커플링된 제5 논리 회로를 더 포함하며, 상기 제5 논리 회로는 제6 E-HEMT 및 제5 D-HEMT를 포함하는 것인, 시스템.
실시예 5. 실시예 2에 있어서,
상기 복수의 E-HEMT 및 상기 복수의 D-HEMT는 n-타입 트랜지스터인 것인, 시스템.
실시예 6. 실시예 1에 있어서,
상기 논리 연산은 NOT 게이트, NAND 게이트 또는 NOR 게이트 중 적어도 하나를 포함하는 것인, 시스템.
실시예 7. 실시예 1에 있어서,
상기 구형파 발생기는 발진기 회로를 포함하는 것인, 시스템.
실시예 8. 실시예 1에 있어서,
상기 논리 디바이스는 질화갈륨(GaN) 컴포넌트를 포함하는 것인, 시스템.
실시예 9. 디바이스에 있어서,
복수의 향상 모드 고전자 이동도 트랜지스터(E-HEMT) 및 복수의 공핍 모드 고전자 이동도 트랜지스터(D-HEMT)를 포함하는 복수의 논리 회로
를 포함하고,
상기 복수의 논리 회로는 상기 복수의 논리 회로에의 전압 입력에 기초하여 펄스 폭 변조(PWM) 신호를 생성하도록 구성되는 것인, 디바이스.
실시예 10. 실시예 9에 있어서,
상기 복수의 논리 회로에의 상기 전압 입력은 구형파 발생기에 의해 생성된 적어도 2개의 구형파를 포함하고, 상기 PWM 신호는 상기 적어도 2개의 구형파의 듀티 사이클에 기초하는 듀티 사이클 신호를 갖는 것인, 디바이스.
실시예 11. 실시예 9에 있어서,
상기 복수의 논리 회로는:
상기 전압 입력 중 제1 전압 입력을 수신하도록 구성되는 제1 논리 회로 - 상기 제1 논리 회로는 상기 복수의 D-HEMT 중 제1 D-HEMT에 직렬로 커플링된 상기 복수의 E-HEMT 중 제1 E-HEMT를 포함함 - ;
상기 전압 입력 중 제2 전압 입력을 수신하도록 구성되는 제2 논리 회로 - 상기 제2 논리 회로는 상기 복수의 D-HEMT 중 제2 D-HEMT에 직렬로 커플링된 상기 복수의 E-HEMT 중 제2 E-HEMT를 포함함 - ;
상기 제1 논리 회로 및 상기 제2 논리 회로에 커플링된 제3 논리 회로 - 상기 제3 논리 회로는 상기 복수의 D-HEMT 중 제3 D-HEMT와 직렬로 함께 커플링된 상기 복수의 E-HEMT 중 제3 E-HEMT 및 제4 E-HEMT를 포함함 - ; 및
상기 PWM 신호를 출력하도록 구성되는, 상기 제3 논리 회로에 커플링된 제4 논리 회로 - 상기 제4 논리 회로는 상기 복수의 E-HEMT 중 제5 E-HEMT 및 상기 복수의 D-HEMT 중 제4 D-HEMT를 포함함 -
를 포함하는 것인, 디바이스,
실시예 12. 실시예 11에 있어서,
상기 복수의 논리 회로는 상기 제3 논리 회로와 상기 제4 논리 회로 사이에 커플링된 제5 논리 회로를 더 포함하며, 상기 제5 논리 회로는 상기 복수의 E-HEMT 중 제6 E-HEMT 및 상기 복수의 D-HEMT 중 제5 D-HEMT를 포함하는 것인, 디바이스,
실시예 13. 실시예 9에 있어서,
상기 복수의 E-HEMT 및 상기 복수의 D-HEMT는 n-타입 트랜지스터인 것인, 디바이스,
실시예 14. 실시예 9에 있어서,
상기 복수의 논리 회로는 NOT 게이트, NAND 게이트 또는 NOR 게이트 중 적어도 하나를 포함하는 것인, 디바이스,
실시예 15. 실시예 9에 있어서,
상기 구형파 발생기는 발진기 회로를 포함하는 것인, 디바이스,
실시예 16. 실시예 9에 있어서,
상기 복수의 논리 회로는 질화갈륨(GaN) 컴포넌트를 포함하는 것인, 디바이스,
실시예 17. 방법에 있어서,
입력 구형파 신호를 지연시키도록 구형파 발생기를 사용하여 복수의 구형파 신호를 생성하는 단계; 및
상기 복수의 구형파 신호 중 2개의 구형파 신호에 논리 연산을 수행함으로써 가변 듀티 사이클 변조를 갖는 펄스 폭 변조(PWM) 신호를 생성하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 PWM 신호는:
제1 논리 회로 및 제2 논리 회로에 의해, 상기 복수의 구형파 신호를 수신하고;
상기 제1 논리 회로 및 제2 논리 회로에 의해, 제3 논리 회로를 구동하도록 구성된 클록 전압을 생성하고;
상기 제3 논리 회로에 의해, 제1 전압 출력을 생성하도록 제1 논리 연산을 수행하고;
제4 논리 회로에 의해, 상기 제1 전압 출력에 대해 제2 논리 연산을 수행함으로써 상기 PWM 신호를 생성하는 것
에 의해 생성되는 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 제1 논리 회로는 제1 D-HEMT에 직렬로 커플링된 제1 E-HEMT를 포함하고,
상기 제2 논리 회로는 제2 D-HEMT에 직렬로 커플링된 제2 E-HEMT를 포함하고,
상기 제3 논리 회로는 상기 제1 논리 회로 및 상기 제2 논리 회로에 커플링되며, 제3 D-HEMT와 직렬로 함께 커플링된 제3 E-HEMT 및 제4 E-HEMT를 포함하고,
상기 제4 논리 회로는 상기 제3 논리 회로에 커플링되며, 제5 E-HEMT 및 제4 D-HEMT를 포함하는 것인, 방법.
실시예 20. 실시예 19에 있어서,
상기 PWM 신호는 또한, 상기 제3 논리 회로와 상기 제4 논리 회로 사이에 커플링된 제5 논리 회로에 의해, 제3 논리 연산을 수행함으로써 생성되는 것인, 방법.

Claims (10)

  1. 시스템에 있어서,
    입력 구형파 신호를 지연시켜 복수의 구형파 신호를 생성하도록 구성되는 구형파 발생기; 및
    상기 복수의 구형파 신호 중 2개의 구형파 신호에 논리 연산을 수행하도록 구성되는 논리 디바이스 - 상기 논리 연산은 상기 2개의 구형파 신호에 대응하는 듀티 사이클을 갖는 펄스 폭 변조(PWM; pulse width modulation) 신호를 생성함 -
    를 포함하는, 시스템.
  2. 청구항 1에 있어서,
    상기 논리 디바이스는 복수의 향상 모드 고전자 이동도 트랜지스터(E-HEMT; enhancement mode high electron mobility transistor) 및 복수의 공핍 모드 고전자 이동도 트랜지스터(D-HEMT; depletion mode high electron mobility transistor)를 포함하는 것인, 시스템.
  3. 청구항 1에 있어서,
    상기 논리 디바이스는:
    상기 2개의 구형파 신호 중 제1 구형파 신호를 수신하도록 구성되는 제1 논리 회로 - 상기 제1 논리 회로는 제1 D-HEMT에 직렬로 커플링된 제1 E-HEMT를 포함함 - ;
    상기 2개의 구형파 신호 중 제2 구형파 신호를 수신하도록 구성되는 제2 논리 회로 - 상기 제2 논리 회로는 제2 D-HEMT에 직렬로 커플링된 제2 E-HEMT를 포함함 - ;
    상기 제1 논리 회로 및 상기 제2 논리 회로에 커플링된 제3 논리 회로 - 상기 제3 논리 회로는 제3 D-HEMT와 직렬로 함께 커플링된 제3 E-HEMT 및 제4 E-HEMT를 포함함 - ; 및
    상기 PWM 신호를 출력하도록 구성되는, 상기 제3 논리 회로에 커플링된 제4 논리 회로 - 상기 제4 논리 회로는 제5 E-HEMT 및 제4 D-HEMT를 포함함 -
    를 포함하는 것인, 시스템.
  4. 청구항 3에 있어서,
    상기 논리 디바이스는 상기 제3 논리 회로와 상기 제4 논리 회로 사이에 커플링된 제5 논리 회로를 더 포함하며, 상기 제5 논리 회로는 제6 E-HEMT 및 제5 D-HEMT를 포함하는 것인, 시스템.
  5. 청구항 2에 있어서,
    상기 복수의 E-HEMT 및 상기 복수의 D-HEMT는 n-타입 트랜지스터인 것인, 시스템.
  6. 청구항 1에 있어서,
    상기 논리 연산은 NOT 게이트, NAND 게이트 및 NOR 게이트 중 적어도 하나를 포함하는 것인, 시스템.
  7. 청구항 1에 있어서,
    상기 구형파 발생기는 발진기 회로를 포함하는 것인, 시스템.
  8. 청구항 1에 있어서,
    상기 논리 디바이스는 질화갈륨(GaN) 컴포넌트를 포함하는 것인, 시스템.
  9. 디바이스에 있어서,
    복수의 향상 모드 고전자 이동도 트랜지스터(E-HEMT) 및 복수의 공핍 모드 고전자 이동도 트랜지스터(D-HEMT)를 포함하는 복수의 논리 회로
    를 포함하고,
    상기 복수의 논리 회로는 상기 복수의 논리 회로에의 전압 입력에 기초하여 펄스 폭 변조(PWM) 신호를 생성하도록 구성되는 것인, 디바이스.
  10. 방법에 있어서,
    입력 구형파 신호를 지연시키도록 구형파 발생기를 사용하여 복수의 구형파 신호를 생성하는 단계; 및
    상기 복수의 구형파 신호 중 2개의 구형파 신호에 논리 연산을 수행함으로써 가변 듀티 사이클 변조를 갖는 펄스 폭 변조(PWM) 신호를 생성하는 단계
    를 포함하는, 방법.
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