JP5322269B2 - 半導体スイッチング装置 - Google Patents
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Description
石川(Katsumi Ishikawa)等、外6名、「Normally-off SiC-JFET inverter with low-voltage control and a high-speed drive circuit」、Pro-ceedings of ISPSD'07、2007年、p.217-220 舟木(Tsuyoshi Funaki)等、外7名、「Characterization of Cascode SiCJFET/SiMOSFET Devices」、International Power Electronics Conference(IPEC-Niigata 2005)、2005年4月、p.4-8 ケリー(Robin Kelley)等、外1名、「SiC JFET Gate Driver Design for Use in DC/DC Converters」、IEEE APEC 2006、2006年、p.179-182
図1は、この発明の実施の形態1による半導体スイッチング装置1の構成を示すブロック図である。図1を参照して、半導体スイッチング装置1は、NチャネルのJFET10と、ゲートドライブ回路11と、駆動電源VDDoutとを含む。また、図1には、JFET10に接続される主回路のシステム電源Vinおよび負荷RLも併せて表示している。システム電源Vinは、JFET10のドレインDと接地GND間に接続される。負荷RLは、JFET10のソースSと接地GND間に接続される。なお、図1において、ゲート・ソース間電圧Vgsおよびドレイン・ソース間電圧Vdsは、それぞれ、ソースSを基準にしたときのゲートGおよびドレインDの電位である。
Vgs=Vout=Vg−Vp=Vp−Vp=0 …(1)
となって(第1の範囲)、JFET10は導通する。
Vgs=Vout=Vg−Vp=Vn−Vp
=−VDDout …(2)
となる。駆動電源VDDoutの電圧をJFET10の閾値電圧Vth1の絶対値より大きくなるように設定すれば、Vgs=−VDDout<Vth1となって(第2の範囲)、JFET10は非導通になる。したがって、閾値電圧Vth2以下の制御信号の入力によって、JFET10がターンオフするという、ノーマリオフ的な動作が実現している。
図2、図3を参照して、使用したJFET10のゲート・ソース間の閾値電圧はVth1=−12Vである。また、ゲートドライバ11として、Analog Devices社の製品(型番:ADuM1233)を使用した。このドライバは5MHzまで動作可能である。電源VDDinはゲートドライバ11の入力信号側の回路の電源であり、ゲートドライバ11の入力信号側の電源ノード16,17に接続される。また、JFET10のターンオフに要する時間を短縮するために、JFET10のターンオフ時のゲート・ソース間電圧Vgsの絶対値が、閾値電圧Vth1の絶対値よりも充分大きくなるように駆動電源VDDoutの電圧を17Vとしている。なお、電源VDDinおよびVDDoutに並列に接続されているコンデンサ素子21,22は、バイパスコンデンサ素子である。
図6は、この発明の実施の形態2による半導体スイッチング装置2の構成を示すブロック図である。図6の半導体スイッチング装置2は、分圧部30をさらに含む点で、図1の半導体スイッチング装置1と異なる。その他の点については、実施の形態1の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
Vgs=Vout=Vg−Vd=Vp−Vd …(3)
となる。すなわち、この場合のゲート・ソース間の電圧Vgsは、電源ノード13と分圧ノードNDとの間の電圧に等しい。さらに、Vd=Vp−Vzの関係を代入すると、電源ノード13と分圧ノードNDとの間の電圧は、
Vgs=Vp−Vd=Vp−(Vp−Vz)=Vz …(4)
となって(第1の範囲)、JFET10は導通する。
Vgs=Vout=Vg−Vd=Vn−Vd …(5)
となる。すなわち、この場合のゲート・ソース間の電圧Vgsは、電源ノード13と分圧ノードNDとの間の電圧に等しい。さらに、Vd=Vp−Vzの関係を代入すると、電源ノード13と分圧ノードNDとの間の電圧は、
Vgs=Vn−Vd=Vn−(Vp−Vz)=Vz−(Vn−Vp)
=Vz−VDDout …(6)
となる。したがって、駆動電源のVDDoutの電圧を閾値電圧Vth1の絶対値よりもさらにツェナー電圧Vz分だけ大きく設定すれば、Vz−VDDout<Vth1<0となって(第2の範囲)、JFET10は非導通になる。
図7は、この発明の実施の形態3による半導体スイッチング装置3の構成を示すブロック図である。図7の分圧部30Aは、ツェナーダイオード素子31に代えてダイオード素子33を含む点で図6の分圧部30と異なる。その他の点については、図6の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
Vgs=Vout=Vg−Vd=Vp−(Vp−Vb)=Vb …(7)
となって(第1の範囲)、JFET10は導通する。一方、制御信号の電圧Vsigが閾値電圧Vth2以下の場合には、
Vgs=Vout=Vg−Vd=Vn−(Vp−Vb)
=Vb−(Vn−Vp)=Vb−VDDout …(8)
となる。したがって、駆動電源のVDDoutの電圧を閾値電圧Vth1の絶対値よりもさらにダイオード素子33のビルトイン電圧Vb分だけ大きく設定すれば、Vb−VDDout<Vth1<0となって(第2の範囲)、JFET10は非導通になる。
図8は、この発明の実施の形態4による半導体スイッチング装置4の構成を示すブロック図である。図8の分圧部30Bは、抵抗素子32と並列にコンデンサ素子34をさらに含む点で、図6の実施の形態2の分圧部30と異なる。コンデンサ素子34を設けることによって、JFET10のスイッチングに伴なう分圧ノードNDの電位の変動を抑制することができるので、図6の実施の形態2の場合に比べて半導体スイッチング装置4をより安定に動作させることができる。その他の点については、図6の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
図9は、この発明の実施の形態5による半導体スイッチング装置5の構成を示すブロック図である。図9の半導体スイッチング装置5は、分圧部30Cの構成が図6の実施の形態2の分圧部30構成と異なる。その他の点については、実施の形態2の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
Vgs=Vout=Vg−Vd=Vp−Vd
=(Vp−Vn)×C2/(C1+C2)
=VDDout×C2/(C1+C2) …(9)
となって(第1の範囲)、JFET10は導通する。一方、制御信号の電圧Vsigが閾値電圧Vth2以下の場合には、ゲート・ソース間電圧Vgsは、電源ノード13と分圧ノードNDとの間の電圧Vn−Vdに等しく、
Vgs=Vout=Vg−Vd=Vn−Vd
=−(Vp−Vn)×C1/(C1+C2)
=−VDDout×C1/(C1+C2) …(10)
となる。したがって、駆動電源VDDoutの電圧を閾値電圧Vth1の絶対値の(C1+C2)/C1倍より大きく設定すれば、Vgs<Vth1<0となって(第2の範囲)、JFET10は非導通になる。
図10は、この発明の実施の形態6による半導体スイッチング装置6の構成を示すブロック図である。図10の半導体スイッチング装置6は、分圧部30Dの構成が図6の実施の形態2の分圧部30構成と異なる。その他の点については、実施の形態2の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
Vgs=Vout=Vg−Vd=Vp−Vd
=(Vp−Vn)×R1/(R1+R2)
=VDDout×R1/(R1+R2) …(11)
となって(第1の範囲)、JFET10は導通する。一方、制御信号の電圧Vsigが閾値電圧Vth2以下の場合には、ゲート・ソース間電圧Vgsは、電源ノード13と分圧ノードNDとの間の電圧Vn−Vdに等しく、
Vgs=Vout=Vg−Vd=Vn−Vd
=−(Vp−Vn)×R2/(R1+R2)
=−VDDout×R2/(R1+R2) …(12)
となる。したがって、駆動電源VDDoutの電圧を閾値電圧Vth1の絶対値の(R1+R2)/R2倍より大きく設定すれば、Vgs<Vth1<0となって(第2の範囲)、JFET10は非導通になる。
Claims (7)
- 第1、第2の主電極および制御電極を有し、前記第1の主電極および前記制御電極間の制御電圧が第1の範囲のときに前記第1、第2の主電極間が導通し、前記制御電圧が第2の範囲のときに前記第1、第2の主電極間が非導通になるノーマリオン型の半導体スイッチング素子と、
第1、第2の電源ノード、制御信号入力ノード、および出力ノードを有し、前記制御信号入力ノードに制御信号を受け、前記制御信号の大きさが閾値以下の場合に前記第1の電源ノードと前記出力ノードとが導通し、前記制御信号の大きさが前記閾値を超える場合に前記第2の電源ノードと前記出力ノードとが導通するゲートドライブ回路とを備え、
前記出力ノードは、前記制御電極に接続され、
さらに、前記第1、第2の電源ノード間に接続される駆動電源と、
前記駆動電源の電圧を分圧し、分圧された電圧を出力する分圧ノードを有する分圧部とを備え、
前記分圧ノードは、前記第1の主電極に接続され、
前記分圧ノードと前記第1の電源ノードとの間の電圧は、前記第2の範囲にあり、
前記分圧ノードと前記第2の電源ノードとの間の電圧は、前記第1の範囲にある、半導体スイッチング装置。 - 前記分圧部は、少なくとも2個以上のコンデンサ素子で構成され、コンデンサ素子の直列接続を少なくとも1つ以上有する、請求項1に記載の半導体スイッチング装置。
- 前記分圧部は、少なくとも1個以上のツェナーダイオード素子またはダイオード素子と、少なくとも1個以上の抵抗素子とから構成され、ツェナーダイオード素子またはダイオード素子と抵抗素子との直列接続を少なくとも1つ以上有する、請求項1に記載の半導体スイッチング装置。
- 前記分圧部は、少なくとも2個以上の抵抗素子から構成され、抵抗素子の直列接続を少なくとも1つ以上有する、請求項1に記載の半導体スイッチング装置。
- 前記分圧部は、前記分圧ノードと前記第1の電源ノードとの間に接続される、または、前記分圧ノードと前記第2の電源ノードとの間に接続される、少なくとも1個以上のコンデンサ素子を含む、請求項1に記載の半導体スイッチング装置。
- 前記半導体スイッチング素子は、シリコンよりバンドギャップの大きい半導体材料を用いて形成される、請求項1〜5のいずれか1項に記載の半導体スイッチング装置。
- 前記半導体スイッチング素子は、接合型電界効果トランジスタである、請求項1〜6のいずれか1項に記載の半導体スイッチング装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008213101A JP5322269B2 (ja) | 2008-08-21 | 2008-08-21 | 半導体スイッチング装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008213101A JP5322269B2 (ja) | 2008-08-21 | 2008-08-21 | 半導体スイッチング装置 |
Publications (2)
Publication Number | Publication Date |
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JP2010051093A JP2010051093A (ja) | 2010-03-04 |
JP5322269B2 true JP5322269B2 (ja) | 2013-10-23 |
Family
ID=42067702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008213101A Expired - Fee Related JP5322269B2 (ja) | 2008-08-21 | 2008-08-21 | 半導体スイッチング装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5322269B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5840975B2 (ja) * | 2012-02-22 | 2016-01-06 | 三菱電機株式会社 | ゲート駆動回路 |
JP6282213B2 (ja) * | 2014-11-06 | 2018-02-21 | 日立オートモティブシステムズ株式会社 | 電力変換装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3553666B2 (ja) * | 1993-11-11 | 2004-08-11 | 利康 鈴木 | 電源手段 |
JP3685143B2 (ja) * | 2002-03-25 | 2005-08-17 | 日産自動車株式会社 | 電流制御型半導体素子用駆動回路 |
JP2006314154A (ja) * | 2005-05-06 | 2006-11-16 | Sumitomo Electric Ind Ltd | 電力変換器 |
FR2911736B1 (fr) * | 2007-01-23 | 2009-03-20 | Schneider Toshiba Inverter | Dispositif de commande d'un interrupteur de puissance et variateur comprenant un tel dipositif. |
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2008
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JP2010051093A (ja) | 2010-03-04 |
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