KR20230131366A - 표시 장치 및 이의 제조 방법 - Google Patents

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김억수
김형준
임준형
전경진
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Abstract

표시 장치는 전원 배선, 전원 배선 상에 배치되고 언더컷 형상을 가지는 패시베이션층, 언더컷 형상의 내부에 배치되는 제1 연결 전극, 전원 배선과 제1 연결 전극을 전기적으로 연결하는 제2 연결 전극, 및 제1 연결 전극과 제2 연결 전극 중 적어도 하나를 통해 전원 배선과 전기적으로 연결되는 공통 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 발광 소자들을 포함하며, 상기 발광 소자들은 통판 전극으로 형성되는 공통 전극을 포함한다. 상기 표시 장치의 크기가 증가함에 따라, 상기 공통 전극의 크기도 증가한다. 또한, 상기 표시 장치의 두께가 감소함에 따라, 상기 공통 전극의 두께도 감소한다. 이에, 상기 공통 전극으로 제공되는 공통 전압의 전압 강하를 방지하기 위한 구조가 개발되고 있다.
본 발명의 일 목적은 표시 장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 상기 표시 장치를 제조하는 방법을 제공하기 위한 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판 상에 배치되는 전원 배선, 상기 전원 배선 상에 배치되고, 언더컷 형상을 가지는 패시베이션층, 상기 전원 배선 상에 배치되고, 상기 언더컷 형상의 내부에 배치되는 제1 연결 전극, 상기 전원 배선 상에 배치되고, 상기 전원 배선과 상기 제1 연결 전극을 전기적으로 연결하는 제2 연결 전극, 및 상기 제2 연결 전극 상에 배치되고, 상기 제1 연결 전극과 상기 제2 연결 전극 중 적어도 하나를 통해 상기 전원 배선과 전기적으로 연결되는 공통 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 공통 전극은 상기 제1 연결 전극 및 상기 제2 연결 전극과 접촉할 수 있다.
일 실시예에 의하면, 상기 공통 전극은 상기 전원 배선과 접촉하지 않을 수 있다.
일 실시예에 의하면, 상기 제1 연결 전극은 상기 제2 연결 전극과 접촉할 수 있다.
일 실시예에 의하면, 상기 제2 연결 전극은 상기 전원 배선, 상기 제1 연결 전극, 및 상기 공통 전극과 접촉할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 언더컷 형상에 의해 단절되는 발광층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광층은 상기 제2 연결 전극 및 상기 공통 전극 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 공통 전극은 상기 발광층의 측면을 커버할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 전원 배선과 동일한 층에 배치되는 데이터 배선, 상기 제1 연결 전극과 동일한 층에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 캡핑 전극, 및 상기 제2 연결 전극과 동일한 층에 배치되고, 상기 캡핑 전극과 접촉하는 화소 전극을 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 전원 배선을 형성하는 단계, 상기 전원 배선 상에, 제1 연결 전극 및 식각 전극을 형성하는 단계, 상기 식각 전극 상에, 상기 식각 전극을 커버하도록 예비 패시베이션층을 형성하는 단계, 상기 식각 전극의 측면이 노출되도록 패시베이션층을 형성하는 단계, 상기 패시베이션층이 언더컷 형상을 가지도록, 상기 식각 전극을 제거하는 단계, 상기 전원 배선과 상기 제1 연결 전극을 전기적으로 연결하는 제2 연결 전극을 형성하는 단계, 및 상기 제2 연결 전극 상에, 상기 제1 연결 전극과 상기 제2 연결 전극 중 적어도 하나를 통해 상기 전원 배선과 전기적으로 연결되는 공통 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 식각 전극은 노출된 상기 측면을 통해 제1 에천트(etchant)와 반응할 수 있다.
일 실시예에 의하면, 상기 제2 연결 전극을 형성하는 단계는 예비 제2 연결 전극을 형성하는 단계, 상기 예비 제2 연결 전극을 제2 에천트로 식각하는 단계를 포함하며, 상기 제1 에천트는 상기 제2 에천트와 동일한 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 식각 전극은 구리(Cu)를 포함하고, 상기 예비 제2 연결 전극은 은(Ag) 및 인듐 주석 산화물(ITO)을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 연결 전극은 티타늄(Ti)을 포함할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 기판 상에, 상기 전원 배선과 함께 데이터 배선을 형성하는 단계, 상기 제1 연결 전극과 함께 제1 게이트 전극을 형성하는 단계, 및 상기 제1 게이트 전극 상에 캡핑 전극을 형성하는 단계를 더 포함하고, 상기 패시베이션층은 상기 캡핑 전극의 상면을 노출시킬 수 있다.
일 실시예에 의하면, 상기 식각 전극은 노출된 상기 측면을 통해 제1 에천트(etchant)와 반응하고, 상기 제2 연결 전극은 제2 에천트와 반응하며, 상기 캡핑 전극은 상기 제1 에천트 및 상기 제2 에천트와 반응하지 않을 수 있다.
일 실시예에 의하면, 상기 제1 게이트 전극은 티타늄을 포함하고, 상기 식각 전극은 구리를 포함하며, 상기 캡핑 전극은 티타늄을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 게이트 전극은 티타늄을 포함하고, 상기 식각 전극은 구리를 포함하며, 상기 캡핑 전극은 인듐 주석 산화물(ITO)을 포함할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 언더컷 형상에 의해 단절되도록 발광층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광층이 증착되는 제1 각도는 상기 공통 전극이 증착되는 제2 각도보다 클 수 있다.
본 발명의 실시예들에 따른 표시 장치는 전원 배선, 제1 연결 전극, 제2 연결 전극, 및 상기 공통 전극을 포함할 수 있다. 상기 공통 전극은 상기 제1 연결 전극 및 상기 제2 연결 전극 중 적어도 하나를 통해 상기 전원 배선과 전기적으로 연결될 수 있다. 그에 따라, 상기 공통 전극으로 제공되는 공통 전압의 전압 강하가 방지될 수 있다.
또한, 상기 전원 배선과 중첩하는 패시베이션층에는 상기 제1 연결 전극이 배치되는 언더컷 형상이 형성될 수 있다. 상기 언더컷 형상은 상기 공통 전극이 상기 전원 배선과 전기적으로 연결될 수 있도록, 발광층을 단절시킬 수 있다. 상기 언더컷 형상은 식각 전극을 제거하여 형성될 수 있으며, 상기 식각 전극은 화소 전극을 식각하는 에천트와 동일한 에천트로 식각될 수 있다. 그에 따라, 상기 언더컷 형상을 형성하는 공정의 경제성이 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 표시 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 4는 도 1의 표시 장치에 포함된 하부 구조물을 설명하기 위한 사시도이다.
도 5는 도 1의 표시 장치에 포함된 하부 구조물을 설명하기 위한 단면도이다.
도 6은 도 1의 표시 장치에 포함된 상부 구조물을 설명하기 위한 단면도이다.
도 7 내지 도 18은 도 5의 하부 구조물을 제조하는 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 20은 도 19의 E 영역을 확대한 확대도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 하부 구조물(LRS) 및 상부 구조물(UPS)을 포함할 수 있다.
상기 하부 구조물(LRS)은 적어도 하나의 발광 소자를 포함할 수 있으며, 발광 기판 등으로 지칭될 수 있다. 상기 하부 구조물(LRS)은 소정의 색을 갖는 광을 방출할 수 있다.
상기 상부 구조물(UPS)은 상기 하부 구조물(LRS) 상에 배치될 수 있다. 상기 상부 구조물(UPS)은 적어도 하나의 색 변환 패턴을 포함할 수 있으며, 색 변환 기판 등으로 지칭될 수 있다. 상기 상부 구조물(UPS)은 상기 하부 구조물(LRS)에서 방출된 광의 색을 변환할 수 있다.
도 2는 도 1의 표시 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 상기 표시 장치(DD)는 표시 패널(PNL), 데이터 구동부(DDV), 게이트 구동부(GDV), 제어부(CON), 및 전압 공급부(VP)를 포함할 수 있다.
상기 표시 패널(PNL)은 적어도 하나의 화소(PX)를 포함할 수 있다.
상기 화소(PX)는 제1 게이트 배선(GL1)을 통해 제1 게이트 신호(SC)를 제공받고, 제2 게이트 배선(GL2)을 통해 제2 게이트 신호(SS)를 제공받을 수 있다. 또한, 상기 화소(PX)는 데이터 배선(DL)을 통해 데이터 전압(DATA)을 제공받을 수 있고, 초기화 전압 배선(VTL)을 통해 초기화 전압(VINT)을 제공받을 수 있다. 상기 화소(PX)에는 상기 제1 게이트 신호(SC)에 응답하여 상기 데이터 전압(DATA)이 기입될 수 있고, 상기 제2 게이트 신호(SS)에 응답하여 상기 초기화 전압(VINT)이 기입될 수 있다.
상기 데이터 구동부(DDV)는 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 상기 데이터 전압(DATA)을 생성할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 상기 출력 영상 데이터(ODAT)에 상응하는 상기 데이터 전압(DATA)을 생성하고, 상기 데이터 제어 신호(DCTRL)에 응답하여 상기 데이터 전압(DATA)을 출력할 수 있다. 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 게이트 구동부(GDV)는 게이트 제어 신호(GCTRL)에 기초하여 상기 제1 및 제2 게이트 신호들(SC, SS)를 생성할 수 있다. 예를 들어, 각각의 제1 게이트 신호(SC) 및 상기 제2 게이트 신호(SS)는 트랜지스터를 턴온시키는 게이트 온 전압 및 상기 트랜지스터를 턴오프시키는 게이트 오프 전압을 포함할 수 있다. 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다.
상기 제어부(CON)(예를 들어, 타이밍 컨트롤러(T-CON))는 외부의 호스트 프로세서(예를 들어, GPU)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 테이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 상기 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 상기 제어부(CON)는 상기 입력 영상 데이터(IDAT) 및 상기 제어 신호(CTRL)에 기초하여, 상기 게이트 제어 신호(GCTRL), 상기 데이터 제어 신호(DCTRL), 및 상기 출력 영상 데이터(ODAT)를 생성할 수 있다.
상기 전압 공급부(VP)는 상기 화소(PX)로 구동 전압(ELVDD), 공통 전압(ELVSS), 및 상기 초기화 전압(VINT)을 제공할 수 있다. 상기 구동 전압(ELVDD)은 구동 배선(PL)을 통해 상기 화소(PX)로 제공될 수 있다. 상기 공통 전압(ELVSS)은 전원 배선(VL) 및 공통 전극(예를 들어, 도 4의 공통 전극(CTE))을 통해 상기 화소(PX)로 제공될 수 있다.
도 3은 도 2의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 3을 참조하면, 상기 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(CST)를 포함할 수 있다. 상기 화소(PX)는 발광 소자(LED)와 전기적으로 연결될 수 있다.
상기 제1 트랜지스터(T1)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 구동 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 발광 소자(LED)와 연결될 수 있다. 상기 게이트 단자는 상기 제2 트랜지스터(T2)와 연결될 수 있다. 상기 제1 트랜지스터(T1)는 상기 구동 전압(ELVDD) 및 상기 데이터 전압(DATA)에 기초하여 구동 전류를 생성할 수 있다.
상기 제2 트랜지스터(T2)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 게이트 단자는 상기 제1 게이트 신호(SC)를 제공받을 수 있다. 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(SC)에 응답하여 상기 데이터 전압(DATA)을 전달할 수 있다.
상기 제3 트랜지스터(T3)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 제2 단자는 상기 초기화 전압(VINT)을 제공받을 수 있다. 상기 게이트 단자는 상기 제2 게이트 신호(SS)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(SS)에 응답하여 상기 초기화 전압(VINT)을 전달할 수 있다.
상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 게이트 단자와 연결될 수 있다. 상기 제2 단자는 상기 제3 트랜지스터(T3)의 상기 제1 단자와 연결될 수 있다. 상기 스토리지 커패시터(CST)는 상기 제1 게이트 신호(SC)의 비활성화 구간 동안 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지시킬 수 있다.
상기 발광 소자(LED)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 제2 단자와 연결될 수 있다. 상기 제2 단자는 상기 공통 전압(ELVSS)을 제공받을 수 있다. 상기 발광 소자(LED)는 상기 구동 전류에 상응하는 휘도를 갖는 광을 방출할 수 있다. 상기 발광 소자(LED)는 유기 물질을 발광층으로 활용하는 유기 발광 소자, 무기 물질을 발광층으로 활용하는 무기 발광 소자 등을 포함할 수 있다.
도 4는 도 1의 표시 장치에 포함된 하부 구조물을 설명하기 위한 사시도이다.
도 4를 참조하면, 상기 표시 장치(DD)에 포함된 상기 하부 구조물(LRS)은 기판(SUB1), 상기 전원 배선(VL), 및 상기 공통 전극(CTE)을 포함할 수 있다.
상기 기판(SUB1)은 제1 방향(예를 들어, X 방향)(D1) 및 상기 제1 방향(D1)과 교차하는 제2 방향(예를 들어, Y 방향)(D2)으로 이루어진 평면과 평행할 수 있고, 상기 평면과 수직하는 제3 방향(예를 들어, Z 방향)(D3)으로의 두께를 가질 수 있다.
상기 기판(SUB1)은 투명한 또는 불투명한 물질을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB1)으로 사용될 수 있는 물질의 예로는 유리, 석영, 플라스틱 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 전원 배선(VL)은 상기 기판(SUB1) 상에 배치될 수 있다. 일 실시예에서, 상기 전원 배선(VL)은 상기 제2 방향(D2)으로 연장하고, 상기 제1 방향(D1)으로 이격할 수 있다. 상기 전원 배선(VL)은 상기 공통 전압(ELVSS)을 상기 공통 전극(CTE)으로 전달할 수 있다. 상기 전원 배선(VL)은 상기 공통 전압(ELVSS)의 전압 강하를 방지할 수 있다.
다른 실시예에서, 상기 전원 배선(VL)은 상기 제1 방향(D1)으로 연장하고, 상기 제2 방향(D2)으로 이격할 수 있다. 또 다른 실시예에서, 상기 전원 배선(VL)은 제1 전원 배선 및 상기 제1 전원 배선 상에 배치되는 제2 전원 배선을 포함할 수 있다. 상기 제1 및 제2 전원 배선들은 서로 교차할 수 있다.
상기 공통 전극(CTE)은 상기 전원 배선(VL) 상에 배치될 수 있다. 일 실시예에서, 상기 공통 전극(CTE)은 통판 전극으로 형성될 수 있다. 상기 공통 전극(CTE)은 상기 전원 배선(VL)으로부터 상기 공통 전압(ELVSS)을 제공받을 수 있다. 예를 들어, 상기 공통 전극(CTE)은 도 3을 참조하여 설명한 상기 발광 소자(LED)의 상기 제2 단자와 대응할 수 있다.
도 5는 도 1의 표시 장치에 포함된 하부 구조물을 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 하부 구조물(LRS)은 상기 기판(SUB1), 하부 전극(BML), 상기 데이터 배선(DL), 버퍼층(BFR), 제1 액티브 패턴(ACT1), 제2 액티브 패턴(ACT2), 게이트 절연 패턴(GI), 제1 게이트 전극(GAT1), 제2 게이트 전극(GAT2), 제1 캡핑 전극(CPE1), 제3 게이트 전극(GAT3), 제4 게이트 전극(GAT4), 제2 캡핑 전극(CPE2), 제1 연결 전극(CE1), 패시베이션층(PVX), 비아 절연층(VIA), 화소 전극(PE), 제1 연결 배선(CL1), 제2 연결 배선(CL2), 제2 연결 전극(CE2), 화소 정의막(PDL), 발광층(EL), 및 상기 공통 전극(CTE)을 포함할 수 있다.
일 실시예에서, 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL)은 상기 기판(SUB1) 상에 배치될 수 있다. 예를 들어, 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL)은 함께 형성될 수 있다. 다시 말하면, 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL)은 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL) 각각은 단층 및 다층으로 구성될 수 있다.
일 실시예에서, 상기 구동 전압(ELVDD)은 상기 하부 전극(BML)으로 제공되고, 상기 데이터 전압(DATA)은 상기 데이터 배선(DL)으로 제공되며, 상기 공통 전압(ELVSS)은 상기 전원 배선(VL)으로 제공될 수 있다.
상기 버퍼층(BFR)은 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL) 상에 배치될 수 있다. 일 실시예에서, 상기 버퍼층(BFR)은 절연 물질로 형성될 수 있다. 상기 버퍼층(BFR)으로 사용될 수 있는 절연 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 버퍼층(BFR)은 단층 및 다층으로 구성될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제2 액티브 패턴(ACT2)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 예를 들어, 상기 제1 액티브 패턴(ACT1) 및 상기 제2 액티브 패턴(ACT2)은 함께 형성될 수 있다.
일 실시예에서, 상기 제1 액티브 패턴(ACT1) 및 상기 제2 액티브 패턴(ACT2)은 실리콘 반도체 물질 또는 산화물 반도체 물질로 형성될 수 있다. 상기 제1 액티브 패턴(ACT1) 및 상기 제2 액티브 패턴(ACT2)으로 사용될 수 있는 상기 실리콘 반도체 물질의 예로는 비정질 실리콘, 다결정 실리콘 등이 있을 수 있다. 상기 제1 액티브 패턴(ACT1) 및 상기 제2 액티브 패턴(ACT2)으로 사용될 수 있는 상기 산화물 반도체 물질의 예로는 IGZO(InGaZnO), ITZO(InSnZnO) 등이 있을 수 있다. 또한, 상기 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti), 아연(Zn)을 더 포함할 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
일 실시예에서, 상기 제1 액티브 패턴(ACT1)은 상기 하부 전극(BML)과 중첩할 수 있고, 상기 하부 전극(BML)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 액티브 패턴(ACT1)은 상기 제1 트랜지스터(T1)의 상기 제1 단자 및 상기 제2 단자와 대응할 수 있다.
일 실시예에서, 상기 제2 액티브 패턴(ACT2)은 상기 데이터 배선(DL)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제2 액티브 패턴(ACT2)은 상기 제2 트랜지스터(T2)의 상기 제1 단자 및 상기 제2 단자와 대응할 수 있다.
상기 게이트 절연 패턴(GI)은 상기 제1 액티브 패턴(ACT1), 상기 제2 액티브 패턴(ACT2) 및 상기 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에서, 상기 게이트 절연 패턴(GI)은 절연 물질로 형성될 수 있다. 상기 게이트 절연 패턴(GI)으로 사용될 수 있는 절연 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 게이트 절연 패턴(GI)은 단층 및 다층으로 구성될 수 있다.
상기 제1 게이트 전극(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 연결 전극(CE1)은 상기 게이트 절연 패턴(GI) 상에 배치될 수 있다. 예를 들어, 상기 제1 게이트 전극(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 연결 전극(CE1)은 함께 형성될 수 있다. 다시 말하면, 상기 제1 게이트 전극(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 연결 전극(CE1)은 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제1 게이트 전극(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 연결 전극(CE1)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제1 게이트 전극(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 연결 전극(CE1)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 예를 들어, 상기 제1 게이트 전극(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 연결 전극(CE1)은 티타늄(Ti)으로 형성될 수 있다.
상기 제1 게이트 전극(GAT1)은 상기 하부 전극(BML) 및 상기 제1 액티브 패턴(ACT1)과 중첩할 수 있다. 상기 제3 게이트 전극(GAT3)은 상기 제2 액티브 패턴(ACT2)과 중첩할 수 있다.
상기 제1 연결 전극(CE1)은 상기 전원 배선(VL)과 전기적으로 연결될 수 있다. 일 실시예에서, 상기 제1 연결 전극(CE1)은 상기 전원 배선(VL)과 중첩할 수 있고, 상기 전원 배선(VL)과 접촉하지 않을 수 있다. 다른 실시예에서, 상기 제1 연결 전극(CE1)은 상기 전원 배선(VL)과 중첩하지 않을 수 있다.
상기 제2 게이트 전극(GAT2)은 상기 제1 게이트 전극(GAT1) 상에 배치될 수 있고, 상기 제4 게이트 전극(GAT4)은 상기 제3 게이트 전극(GAT3) 상에 배치될 수 있다. 예를 들어, 상기 제2 게이트 전극(GAT2) 및 상기 제4 게이트 전극(GAT4)은 함께 형성될 수 있다. 다시 말하면, 상기 제2 게이트 전극(GAT2) 및 상기 제4 게이트 전극(GAT4)은 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제2 게이트 전극(GAT2) 및 상기 제4 게이트 전극(GAT4)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제2 게이트 전극(GAT2) 및 상기 제4 게이트 전극(GAT4)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 예를 들어, 상기 제2 게이트 전극(GAT2) 및 상기 제4 게이트 전극(GAT4)은 구리(Cu)로 형성될 수 있다.
상기 제1 캡핑 전극(CPE1)은 상기 제2 게이트 전극(GAT2) 상에 배치될 수 있고, 상기 제2 캡핑 전극(CPE2)은 상기 제4 게이트 전극(GAT4) 상에 배치될 수 있다. 예를 들어, 상기 제1 캡핑 전극(CPE1) 및 상기 제2 캡핑 전극(CPE2)은 함께 형성될 수 있다. 다시 말하면, 상기 제1 캡핑 전극(CPE1) 및 상기 제2 캡핑 전극(CPE2)은 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제1 캡핑 전극(CPE1) 및 상기 제2 캡핑 전극(CPE2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제1 캡핑 전극(CPE1) 및 상기 제2 캡핑 전극(CPE2)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다.
일 실시예에서, 상기 제1 캡핑 전극(CPE1) 및 상기 제2 캡핑 전극(CPE2) 각각은 Ti/Cu 구조를 가질 수 있다. 다른 실시예에서, 상기 제1 캡핑 전극(CPE1) 및 상기 제2 캡핑 전극(CPE2) 각각은 인듐 주석 산화물(ITO)로 형성될 수 있다.
상기 제1 캡핑 전극(CPE1)은 상기 하부 전극(BML) 및 상기 제1 액티브 패턴(ACT1)과 중첩할 수 있고, 상기 제2 게이트 전극(GAT2)과 접촉할 수 있다. 상기 제2 캡핑 전극(CPE2)은 상기 제2 액티브 패턴(ACT2)과 중첩할 수 있고, 상기 제4 게이트 전극(GAT4)과 접촉할 수 있다.
일 실시예에서, 상기 제1 게이트 전극(GAT1), 상기 제2 게이트 전극(GAT2), 및 상기 제1 캡핑 전극(CPE1)은 게이트 전극(GAT)을 구성할 수 있다. 다시 말하면, 상기 게이트 전극(GAT)은 다층 구조를 가질 수 있다.
상기 패시베이션층(PVX)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 상기 패시베이션층(PVX)은 상기 제1 게이트 전극(GAT1), 상기 제2 게이트 전극(GAT2), 및 상기 제1 캡핑 전극(CPE1)을 커버하고, 상기 제3 게이트 전극(GAT3), 상기 제4 게이트 전극(GAT4), 및 상기 제2 캡핑 전극(CPE2)을 커버할 수 있다.
일 실시예에서, 상기 패시베이션층(PVX)은 상기 제1 연결 전극(CE1)과 중첩하는 언더컷 형상(UC)을 가질 수 있다. 다시 말하면, 상기 패시베이션층(PVX)에는 상기 언더컷 형상(UC)이 형성될 수 있고, 상기 제1 연결 전극(CE1)은 상기 언더컷 형상(UC)의 내부에 배치될 수 있다. 그에 따라, 상기 제1 연결 전극(CE1)의 상면과 상기 패시베이션층(PVX)은 서로 접촉하지 않을 수 있다. 또한, 도시하지는 않았지만, 상기 제1 연결 전극(CE1)의 상기 상면과 상기 패시베이션층(PVX)의 사이에는 유기 물질이 충진될 수 있다.
일 실시예에서, 상기 패시베이션층(PVX)은 절연 물질로 형성될 수 있다. 상기 패시베이션층(PVX)으로 사용될 수 있는 절연 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 패시베이션층(PVX)은 단층 및 다층으로 구성될 수 있다.
상기 비아 절연층(VIA)은 상기 패시베이션층(PVX) 상에 배치될 수 있다. 일 실시예에서, 상기 비아 절연층(VIA)은 절연 물질로 형성될 수 있다. 상기 비아 절연층(VIA)으로 사용될 수 있는 절연 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 화소 전극(PE), 상기 제1 연결 배선(CL1), 및 상기 제2 연결 배선(CL2)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 제2 연결 전극(CE2)은 상기 비아 절연층(VIA) 상에 배치되고, 상기 언더컷 형상(UC)에 의해 단절될 수 있다. 예를 들어, 상기 화소 전극(PE), 상기 제1 연결 배선(CL1), 상기 제2 연결 배선(CL2), 및 상기 제2 연결 전극(CE2)은 함께 형성될 수 있다.
일 실시예에서, 상기 화소 전극(PE), 상기 제1 연결 배선(CL1), 상기 제2 연결 배선(CL2), 및 상기 제2 연결 전극(CE2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 화소 전극(PE), 상기 제1 연결 배선(CL1), 상기 제2 연결 배선(CL2), 및 상기 제2 연결 전극(CE2)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 예를 들어, 상기 화소 전극(PE), 상기 제1 연결 배선(CL1), 상기 제2 연결 배선(CL2), 및 상기 제2 연결 전극(CE2) 각각은 ITO/Ag/ITO 구조를 가질 수 있다.
일 실시예에서, 상기 화소 전극(PE)은 상기 하부 전극(BML) 및 상기 제1 액티브 패턴(ACT1)과 접촉할 수 있다. 상기 화소 전극(PE)은 상기 하부 전극(BML) 및 상기 제1 액티브 패턴(ACT1)을 전기적으로 연결시킬 수 있다. 또한, 상기 화소 전극(PE)은 상기 발광 소자(LED)의 상기 제1 단자와 대응할 수 있다.
일 실시예에서, 상기 제1 연결 배선(CL1)은 상기 제1 캡핑 전극(CPE1) 및 상기 제2 액티브 패턴(ACT2)과 접촉할 수 있다. 상기 제1 연결 배선(CL1)은 상기 제1 캡핑 전극(CPE1) 및 상기 제2 액티브 패턴(ACT2)을 전기적으로 연결시킬 수 있다.
일 실시예에서, 상기 제2 연결 배선(CL2)은 상기 데이터 배선(DL) 및 상기 제2 액티브 패턴(ACT2)과 접촉할 수 있다. 상기 제2 연결 배선(CL2)은 상기 데이터 배선(DL) 및 상기 제2 액티브 패턴(ACT2)을 전기적으로 연결시킬 수 있다.
일 실시예에서, 상기 제2 연결 전극(CE2)은 상기 언더컷 형상(UC)에 의해 단절될 수 있다. 또한, 상기 제2 연결 전극(CE2)은 상기 전원 배선(VL) 및 상기 제1 연결 전극(CE1)과 접촉할 수 있다. 그에 따라, 상기 제2 연결 전극(CE2)은 상기 전원 배선(VL) 및 상기 제1 연결 전극(CE1)을 전기적으로 연결시킬 수 있다.
상기 화소 정의막(PDL)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 일 실시예에서, 상기 화소 정의막(PDL)은 절연 물질로 형성될 수 있다. 상기 화소 정의막(PDL)으로 사용될 수 있는 절연 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 화소 정의막(PDL)에는 상기 화소 전극(PE)의 상면을 노출시키는 제1 개구 및 상기 제2 연결 전극(CE2)과 중첩하는 제2 개구가 형성될 수 있다.
상기 발광층(EL)은 상기 화소 전극(PE), 상기 화소 정의막(PDL), 및 상기 제2 연결 전극(CE2) 상에 배치될 수 있다. 다시 말하면, 상기 발광층(EL)은 상기 하부 구조물(LRS)의 전면(whole surface)에 형성될 수 있다. 또한, 일 실시예에서, 상기 발광층(EL)은 상기 언더컷 형상(UC)에 의해 단절될 수 있다.
상기 공통 전극(CTE)은 상기 발광층(EL) 상에 배치될 수 있다. 일 실시예에서, 상기 공통 전극(CTE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 공통 전극(CTE)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 공통 전극(CTE)은 단층 및 다층으로 구성될 수 있다.
일 실시예에서, 상기 공통 전극(CTE)은 상기 언더컷 형상(UC)에 의해 단절될 수 있다. 그에 따라, 상기 발광층(EL)은 상기 제2 연결 전극(CE2) 및 상기 공통 전극(CTE) 사이에 배치될 수 있다. 또한, 일 실시예에서, 상기 공통 전극(CTE)은 상기 발광층(EL)의 측면을 커버할 수 있다.
일 실시예에서, 상기 제1 연결 전극(CE1), 상기 제2 연결 전극(CE2), 및 상기 공통 전극(CTE)은 상기 언더컷 형상(UC)의 내부에 형성될 수 있다. 또한, 상기 공통 전극(CTE)은 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)과 접촉할 수 있다. 그에 따라, 상기 공통 전극(CTE)은 상기 전원 배선(VL)과 전기적으로 연결될 수 있다. 이 경우, 상기 공통 전극(CTE)은 상기 전원 배선(VL)과 직접 접촉하지 않을 수 있다.
도 6은 도 1의 표시 장치에 포함된 상부 구조물을 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 상부 구조물(UPS)은 상부 기판(SUB2), 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 제3 컬러 필터(CF3), 굴절층(LR), 굴절 캡핑층(LRC), 뱅크층(BK), 제1 색변환 패턴(CVL1), 제2 색변환 패턴(CVL2), 제3 색변환 패턴(CVL3), 및 색변환 캡핑층(QDC)을 포함할 수 있다.
상기 상부 기판(SUB2)은 투명한 또는 불투명한 물질을 포함할 수 있다. 일 실시예에서, 상기 상부 기판(SUB2)으로 사용될 수 있는 물질의 예로는 유리, 석영, 플라스틱 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 제1 컬러 필터(CF1), 상기 제2 컬러 필터(CF2), 및 상기 제3 컬러 필터(CF3)는 상기 상부 기판(SUB2)의 하부에 배치될 수 있다. 일 실시예에서, 상기 제1 컬러 필터(CF1)는 적색 광에 대응하는 파장의 광을 투과시킬 수 있고, 상기 제2 컬러 필터(CF2)는 녹색 광에 대응하는 파장의 광을 투과시킬 수 있으며, 상기 제3 컬러 필터(CF3)는 청색 광에 대응하는 파장의 광을 투과시킬 수 있다. 상기 제1 컬러 필터(CF1), 상기 제2 컬러 필터(CF2), 및 상기 제3 컬러 필터(CF3)가 중첩하는 영역은 차광층으로 기능할 수 있다.
상기 굴절층(LR)은 상기 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)의 하부에 배치될 수 있다. 상기 굴절층(LR)은 소정의 굴절률을 가질 수 있다. 그에 따라, 상기 표시 장치(DD)의 광 효율이 향상될 수 있다. 다른 실시예에서, 상기 굴절층(LR)은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3)의 하부에 배치될 수 있다. 또 다른 실시예에서, 상기 굴절층(LR)은 제1 및 제2 굴절층들을 포함하고, 상기 제1 굴절층은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3) 상에 배치되며, 상기 제2 굴절층은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3)의 하부에 배치될 수 있다.
상기 굴절 캡핑층(LRC)은 상기 굴절층(LR)의 하부에 배치될 수 있다. 상기 굴절 캡핑층(LRC)은 상기 굴절층(LR)을 보호할 수 있다. 다른 실시예에서, 캡핑층은 상기 굴절층(LR)의 상부에 배치될 수 있다. 또 다른 실시예에서, 제1 캡핑층은 상기 굴절층(LR)의 하부에 배치되고, 제2 캡핑층은 상기 굴절층(LR)의 상부에 배치될 수 있다.
상기 뱅크층(BK)은 상기 굴절 캡핑층(LRC)의 하부에 배치될 수 있다. 상기 뱅크층(BK)은 차광 물질로 형성될 수 있고, 하부에서 방출되는 광을 차단할 수 있다. 또한, 상기 뱅크층(BK)에는 상기 굴절 캡핑층(LRC)을 노출시키는 개구가 형성될 수 있다.
상기 제1 색변환 패턴(CVL1)은 상기 제1 컬러 필터(CF1)의 하부에 배치될 수 있고, 상기 제1 화소 전극(4110)과 중첩할 수 있다. 상기 제1 색변환 패턴(CVL1)은 상기 발광층(ELL)에서 방출된 광의 파장을 변환시킬 수 있다. 예를 들어, 상기 제1 색변환 패턴(CVL1)은 형광체, 산란체, 양자점 등을 포함할 수 있다. 상기 발광층(ELL)에서 방출된 광이 상기 제1 색변환 패턴(CVL1)을 통과함에 따라, 적색 광이 방출될 수 있다.
상기 제2 색변환 패턴(CVL2)은 상기 제2 컬러 필터(CF2)의 하부에 배치될 수 있고, 상기 제2 화소 전극(4120)과 중첩할 수 있다. 상기 제2 색변환 패턴(CVL2)은 상기 발광층(ELL)에서 방출된 광의 파장을 변환시킬 수 있다. 예를 들어, 상기 제2 색변환 패턴(CVL2)은 형광체, 산란체, 양자점 등을 포함할 수 있다. 상기 발광층(ELL)에서 방출된 광이 상기 제2 색변환 패턴(CVL2)을 통과함에 따라, 녹색 광이 방출될 수 있다.
상기 제3 색변환 패턴(CVL3)은 상기 제3 컬러 필터(CF3)의 하부에 배치될 수 있고, 상기 제3 화소 전극(4130)과 중첩할 수 있다. 상기 제3 색변환 패턴(CVL3)은 상기 발광층(ELL)에서 방출된 광의 파장을 산란시킬 수 있다. 예를 들어, 상기 제3 색변환 패턴(CVL3)은 형광체, 산란체, 양자점 등을 포함할 수 있다. 상기 발광층(ELL)에서 방출된 광이 상기 제3 색변환 패턴(CVL3)을 통과함에 따라, 청색 광이 방출될 수 있다.
일 실시예에서, 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3) 각각은 오목한 단면 형상을 가질 수 있다.
상기 색변환 캡핑층(QDC)은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3)의 하부에 배치될 수 있다. 상기 색변환 캡핑층(QDC)은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3)을 보호할 수 있다.
도 7 내지 도 18은 도 5의 하부 구조물을 제조하는 방법을 설명하기 위한 단면도들이다. 예를 들어, 도 10은 도 9의 A 영역을 확대한 확대도이고, 도 12는 도 11의 B 영역을 확대한 확대도이며, 도 16은 도 15의 C 영역을 확대한 확대도이고, 도 18은 도 17의 D 영역을 확대한 확대도이다.
도 7을 참조하면, 상기 기판(SUB1) 상에 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL)이 형성될 수 있다. 상기 하부 전극(BML), 상기 데이터 배선(DL), 및 상기 전원 배선(VL)을 커버하는 상기 버퍼층(BFR)이 형성될 수 있다. 상기 버퍼층(BFR) 상에 상기 제1 액티브 패턴(ACT1) 및 상기 제2 액티브 패턴(ACT2)이 형성될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제2 액티브 패턴(ACT2) 상에 게이트 절연층이 형성되고, 상기 게이트 절연층 상에 게이트 전극층이 형성될 수 있다. 이후, 상기 게이트 절연층 및 상기 게이트 전극층을 함께 패터닝하여, 상기 게이트 절연 패턴(GI), 상기 제1 게이트 전극(GAT1), 상기 제2 게이트 전극(GAT2), 상기 제1 캡핑 전극(CPE1), 상기 제3 게이트 전극(GAT3), 상기 제4 게이트 전극(GAT4), 상기 제2 캡핑 전극(CPE2), 상기 제1 연결 전극(CE1), 식각 전극(ECE), 및 제3 캡핑 전극(CPE3)이 형성될 수 있다.
구체적으로, 상기 제1 게이트 전극(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 연결 전극(CE1)은 동일한 물질로 함께 형성될 수 있다. 일 실시예에서, 상기 제1 게이트 전극(GAT1), 상기 제3 게이트 전극(GAT3), 및 상기 제1 연결 전극(CE1)은 티타늄(Ti)으로 형성될 수 있다.
상기 제2 게이트 전극(GAT2), 상기 제4 게이트 전극(GAT4), 및 상기 식각 전극(ECE)은 동일한 물질로 함께 형성될 수 있다. 일 실시예에서, 상기 제2 게이트 전극(GAT2), 상기 제4 게이트 전극(GAT4), 및 상기 식각 전극(ECE)은 구리(Cu)로 형성될 수 있다.
상기 제1 캡핑 전극(CPE1), 상기 제2 캡핑 전극(CPE2), 및 상기 제3 캡핑 전극(CPE3)은 동일한 물질로 함께 형성될 수 있다. 일 실시예에서, 상기 제1 캡핑 전극(CPE1), 상기 제2 캡핑 전극(CPE2), 및 상기 제3 캡핑 전극(CPE3) 각각은 Ti/Cu 구조를 가질 수 있다. 다른 실시예에서, 상기 제1 캡핑 전극(CPE1), 상기 제2 캡핑 전극(CPE2), 및 상기 제3 캡핑 전극(CPE3)은 ITO로 형성될 수 있다.
다만, 상기 제1 게이트 전극(GAT1), 상기 제2 게이트 전극(GAT2), 상기 제1 캡핑 전극(CPE1), 상기 제3 게이트 전극(GAT3), 상기 제4 게이트 전극(GAT4), 상기 제2 캡핑 전극(CPE2), 상기 제1 연결 전극(CE1), 식각 전극(ECE), 및 제3 캡핑 전극(CPE3)을 형성하는 금속은 이에 한정되지 아니한다. 상기 금속은 경도, 전기 전도도, 식각 선택비 등을 고려하여 다양하게 선택될 수 있다.
도 8을 참조하면, 예비 패시베이션층(PVX')은 상기 버퍼층(BFR) 상에 형성될 수 있다. 상기 예비 패시베이션층(PVX')은 상기 제1 게이트 전극(GAT1), 상기 제2 게이트 전극(GAT2), 및 상기 제1 캡핑 전극(CPE1)을 커버하고, 상기 제3 게이트 전극(GAT3), 상기 제4 게이트 전극(GAT4), 및 상기 제2 캡핑 전극(CPE2)을 커버하며, 상기 제1 연결 전극(CE1), 상기 식각 전극(ECE), 및 상기 제3 캡핑 전극(CPE3)을 커버할 수 있다.
상기 비아 절연층(VIA)은 상기 예비 패시베이션층(PVX') 상에 배치될 수 있다. 상기 비아 절연층(VIA)에는 비아 콘택홀들(VCNT)이 형성될 수 있다. 상기 비아 콘택홀들(VCNT)은 상기 비아 절연층(VIA)을 관통할 수 있다. 일 실시예에서, 상기 비아 콘택홀들(VCNT)은 상기 제1 캡핑 전극(CPE1)과 중첩하는 제1 비아 콘택홀(VCNT1) 및 상기 제3 캡핑 전극(CPE3)과 중첩하는 제2 비아 콘택홀(VCNT2)을 포함할 수 있다. 상기 제1 비아 콘택홀(VCNT1)은 상기 제1 캡핑 전극(CPE1)과 중첩하는 상기 예비 패시베이션층(PVX')을 노출시킬 수 있고, 상기 제2 비아 콘택홀(VCNT2)은 상기 식각 전극(ECE)과 중첩하는 상기 예비 패시베이션층(PVX')을 노출시킬 수 있다.
도 9 및 10을 참조하면, 상기 예비 패시베이션층(PVX')에 콘택홀들(CNT)이 형성될 수 있다. 상기 콘택홀들(CNT)은 상기 예비 패시베이션층(PVX')을 관통할 수 있고, 그에 따라 상기 패시베이션층(PVX)이 형성될 수 있다. 상기 콘택홀들(CNT)은 상기 제1 비아 콘택홀(VCNT1)과 연결되는 제1 콘택홀(CNT1) 및 상기 제2 비아 콘택홀(VNCT2)과 연결되는 제2 콘택홀(CNT2)을 포함할 수 있다. 상기 제1 콘택홀(CNT1)은 상기 제1 캡핑 전극(CPE1)을 노출시킬 수 있다. 도 10에 도시된 바와 같이, 상기 제2 콘택홀(CNT2)은 상기 식각 전극(ECE)의 측면(SSF) 및 상기 전원 배선(VL)의 상면을 노출시킬 수 있다.
도 11 및 12를 참조하면, 상기 식각 전극(ECE) 및 상기 제3 캡핑 전극(CPE3)이 제거될 수 있다. 일 실시예에서, 상기 식각 전극(ECE) 및 상기 제3 캡핑 전극(CPE3)은 제1 에천트(ECT1)와 반응하여 제거될 수 있다. 그에 따라, 상기 패시베이션층(PVX)에 상기 언더컷 형상(UC)이 형성될 수 있다. 또한, 상기 제1 연결 전극(CE1)이 상기 언더컷 형상(UC)의 내부에 배치될 수 있다.
구체적으로, 도 12에 도시된 바와 같이, 상기 제1 에천트(ECT1)는 상기 식각 전극(ECE)의 노출된 상기 측면(SSF)과 접촉할 수 있다. 다시 말하면, 상기 식각 전극(ECE)은 노출된 상기 측면(SSF)을 통해 상기 제1 에천트(ECT1)와 반응할 수 있다. 그에 따라, 상기 식각 전극(ECE)이 식각되어 제거될 수 있다. 또한, 상기 식각 전극(ECE)과 함께 상기 제3 캡핑 전극(CPE3)이 제거될 수 있다.
한편, 도 11에 도시된 바와 같이, 상기 제1 에천트(ECT1)는 상기 제1 캡핑 전극(CPE1)의 상면과 접촉할 수 있다. 이 경우, 상기 제1 캡핑 전극(CPE1)은 상기 제1 에천트(ECT1)와 반응하지 않는 금속일 수 있다. 따라서, 상기 제1 캡핑 전극(ECP1)은 상기 제1 에천트(ECT1)로부터 상기 제2 게이트 전극(GAT2)이 제거되지 않도록, 상기 제2 게이트 전극(GAT2)을 보호할 수 있다.
다시 말하면, 상기 제1 에천트(ECT1)는 상기 제1 캡핑 전극(CPE1) 및 상기 제3 캡핑 전극(CPE3)과 반응하지 않으며, 상기 식각 전극(ECE)과 반응하는 에천트일 수 있다.
도 13을 참조하면, 상기 비아 절연층(VIA) 상에 예비 제2 연결 전극(CE2')이 형성될 수 있다. 상기 예비 제2 연결 전극(CE2')은 상기 하부 구조물(LRS)의 전면에 형성될 수 있다. 상기 예비 제2 연결 전극(CE2')은 상기 제1 콘택홀(CNT1)을 통해 상기 제1 캡핑 전극(CPE1)과 접촉할 수 있고, 상기 제2 콘택홀(CNT2)을 통해 상기 제1 연결 전극(CE1) 및 상기 전원 배선(VL)과 접촉할 수 있다. 또한, 상기 예비 제2 연결 전극(CE2')은 상기 콘택홀들(CNT)을 통해 상기 하부 전극(BML), 상기 제1 액티브 패턴(ACT1), 상기 제2 액티브 패턴(ACT2), 및 상기 데이터 배선(DL)과 접촉할 수 있다.
도 14를 참조하면, 상기 예비 제2 연결 전극(CE2')이 패터닝될 수 있다. 일 실시예에서, 상기 예비 제2 연결 전극(CE2')은 제2 에천트(ECT2)와 반응하여 식각될 수 있다. 그에 따라, 상기 제2 연결 전극(CE2)이 형성될 수 있다.
일 실시예에서, 상기 제2 에천트(ECT2)는 상기 제1 에천트(ECT1)와 동일한 물질을 포함할 수 있다. 다시 말하면, 상기 식각 전극(ECE)과 상기 제2 연결 전극(CE2)은 동일한 에천트와 반응하는 금속일 수 있다. 예를 들어, 상기 식각 전극(ECE)은 구리(Cu)로 형성될 수 있고, 상기 제2 연결 전극(CE2)은 은(Ag) 및 인듐 주석 산화물(ITO)을 포함할 수 있다. 또한, 상기 제1 연결 전극(CE1)은 상기 제1 에천트(ECT1) 및 상기 제2 에천트(ECT2)와 반응하지 않을 수 있다. 그에 따라, 제1 연결 전극(CE1)은 상기 언더컷 형상(UC)의 내부에 잔존할 수 있다.
다른 실시예에서, 상기 제2 에천트(ECT2)는 상기 제1 에천트(ECT1)와 상이한 물질을 포함할 수도 있다. 다시 말하면, 상기 식각 전극(ECE)과 상기 제2 연결 전극(CE2)은 서로 다른 에천트와 반응할 수 있다.
도 15 및 16을 참조하면, 상기 제2 연결 전극(CE2) 상에 상기 화소 정의막(PDL)이 형성될 수 있다. 상기 화소 정의막(PDL)에 상기 개구가 형성되고, 상기 화소 정의막(PDL) 상에 상기 발광층(EL)이 형성될 수 있다. 상기 발광층(EL)은 상기 하부 구조물(LRS)의 전면에 형성되며, 상기 언더컷 형상(UC)에 의해 단절될 수 있다.
도 16에 도시된 바와 같이, 상기 발광층(EL)은 상기 제2 연결 전극(CE2) 상에 형성될 수 있다. 일 실시예에서, 상기 발광층(EL)은 제1 각도(DG1)로 증착될 수 있다.
도 17 및 18을 참조하면, 상기 발광층(EL) 상에 상기 공통 전극(CTE)이 형성될 수 있다. 상기 공통 전극(CTE)은 상기 하부 구조물(LRS)의 전면에 형성되며, 상기 언더컷 형상(UC)에 의해 단절될 수 있다.
도 18에 도시된 바와 같이, 상기 공통 전극(CTE)은 상기 발광층(EL) 상에 형성될 수 있다. 일 실시예에서, 상기 공통 전극(CTE)은 제2 각도(DG2)로 증착될 수 있다. 예를 들어, 상기 제1 각도(DG1)는 상기 제2 각도(DG2)보다 클 수 있다. 그에 따라, 언더컷 형상(UC)의 내부에서, 상기 공통 전극(CTE)이 상기 발광층(EL)의 측면을 커버할 수 있다. 또한, 상기 공통 전극(CTE)이 상기 제2 연결 전극(CE2)의 측면 및 상기 제1 연결 전극(CE1)의 상면과 접촉할 수 있다. 따라서, 상기 공통 전극(CTE)은 상기 전원 배선(VL)과 전기적으로 연결될 수 있다.
상기 표시 장치(DD)는 상기 전원 배선(VL), 상기 제1 연결 전극(CE1), 상기 제2 연결 전극(CE2), 및 상기 공통 전극(CTE)을 포함할 수 있다. 상기 공통 전극(CTE)은 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2) 중 적어도 하나를 통해 상기 전원 배선(VL)과 전기적으로 연결될 수 있다. 그에 따라, 상기 공통 전극(CTE)으로 제공되는 상기 공통 전압(ELVSS)의 전압 강하가 방지될 수 있다.
또한, 상기 전원 배선(VL)과 중첩하는 상기 패시베이션층(PVX)에는 상기 제1 연결 전극(CE1)이 배치되는 상기 언더컷 형상(UC)이 형성될 수 있다. 상기 언더컷 형상(UC)은 상기 식각 전극(ECE)을 제거하여 형성될 수 있으며, 상기 식각 전극(ECE)은 상기 화소 전극(PE)을 식각하는 에천트와 동일한 에천트로 식각될 수 있다. 그에 따라, 상기 언더컷 형상(UC)을 형성하는 공정의 경제성이 향상될 수 있다.
도 19는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이고, 도 20은 도 19의 E 영역을 확대한 확대도이다.
도 19를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(DD1)는 발광층(EL') 및 공통 전극(CTE')을 포함할 수 있다. 다만, 상기 표시 장치(DD1)는 상기 발광층(EL') 및 상기 공통 전극(CTE')을 제외하고는, 도 5를 참조하여 설명한 상기 표시 장치(DD)와 실질적으로 동일할 수 있다.
도 20을 참조하면, 상기 발광층(EL')은 상기 하부 구조물(LRS)의 전면에 형성되며, 상기 언더컷 형상(UC)에 의해 단절될 수 있다. 상기 언더컷 형상(UC)의 내부에서, 상기 발광층(EL')은 상기 제2 연결 전극(CE2)의 측면을 커버할 수 있다. 예를 들어, 상기 발광층(EL')의 증착 각도를 감소시킬 수 있다. 그에 따라, 상기 발광층(EL')은 상기 제2 연결 측면(CE2)의 측면 및 상기 제2 연결 측면(CE2)의 상면과 접촉할 수 있다.
상기 공통 전극(CTE')은 상기 발광층(EL') 상에 형성될 수 있다. 상기 공통 전극(CTE')은 상기 하부 구조물(LRS)의 전면에 형성되며, 상기 언더컷 형상(UC)에 의해 단절될 수 있다. 상기 언더컷 형상(UC)의 내부에서, 상기 공통 전극(CTE')은 상기 발광층(EL')의 상면, 상기 발광층(EL')의 측면, 및 상기 제1 연결 전극(CE1)의 상면과 접촉할 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DD: 표시 장치 VL: 전원 배선
PVX: 패시베이션층 UC: 언더컷 형상
CE1: 제1 연결 전극 CE2: 제2 연결 전극
EL: 발광층 CTE: 공통 전극
PVX': 예비 패시베이션층 CE2': 예비 제2 연결 전극

Claims (20)

  1. 기판 상에 배치되는 전원 배선;
    상기 전원 배선 상에 배치되고, 언더컷 형상을 가지는 패시베이션층;
    상기 전원 배선 상에 배치되고, 상기 언더컷 형상의 내부에 배치되는 제1 연결 전극;
    상기 전원 배선 상에 배치되고, 상기 전원 배선과 상기 제1 연결 전극을 전기적으로 연결하는 제2 연결 전극; 및
    상기 제2 연결 전극 상에 배치되고, 상기 제1 연결 전극과 상기 제2 연결 전극 중 적어도 하나를 통해 상기 전원 배선과 전기적으로 연결되는 공통 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 공통 전극은 상기 제1 연결 전극 및 상기 제2 연결 전극과 접촉하는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서, 상기 공통 전극은 상기 전원 배선과 접촉하지 않는 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서, 상기 제1 연결 전극은 상기 제2 연결 전극과 접촉하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서, 상기 제2 연결 전극은 상기 전원 배선, 상기 제1 연결 전극, 및 상기 공통 전극과 접촉하는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    상기 언더컷 형상에 의해 단절되는 발광층을 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서, 상기 발광층은 상기 제2 연결 전극 및 상기 공통 전극 사이에 배치되는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서, 상기 공통 전극은 상기 발광층의 측면을 커버하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 전원 배선과 동일한 층에 배치되는 데이터 배선;
    상기 제1 연결 전극과 동일한 층에 배치되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는 캡핑 전극; 및
    상기 제2 연결 전극과 동일한 층에 배치되는 화소 전극을 더 포함하는 표시 장치.
  10. 기판 상에 전원 배선을 형성하는 단계;
    상기 전원 배선 상에, 제1 연결 전극 및 식각 전극을 형성하는 단계;
    상기 식각 전극 상에, 상기 식각 전극을 커버하도록 예비 패시베이션층을 형성하는 단계;
    상기 식각 전극의 측면이 노출되도록 패시베이션층을 패터닝하는 단계;
    상기 패시베이션층이 언더컷 형상을 가지도록, 상기 식각 전극을 제거하는 단계;
    상기 전원 배선과 상기 제1 연결 전극을 전기적으로 연결하는 제2 연결 전극을 형성하는 단계; 및
    상기 제2 연결 전극 상에, 상기 제1 연결 전극과 상기 제2 연결 전극 중 적어도 하나를 통해 상기 전원 배선과 전기적으로 연결되는 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  11. 제10 항에 있어서, 상기 식각 전극은 노출된 상기 측면을 통해 제1 에천트(etchant)와 반응하는 것을 특징으로 하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서, 상기 제2 연결 전극을 형성하는 단계는
    예비 제2 연결 전극을 형성하는 단계;
    상기 예비 제2 연결 전극을 제2 에천트로 식각하는 단계를 포함하며,
    상기 제1 에천트는 상기 제2 에천트와 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서, 상기 식각 전극은 구리(Cu)를 포함하고,
    상기 예비 제2 연결 전극은 은(Ag) 및 인듐 주석 산화물(ITO)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제10 항에 있어서, 상기 제1 연결 전극은 티타늄(Ti)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제10 항에 있어서,
    상기 기판 상에, 상기 전원 배선과 함께 데이터 배선을 형성하는 단계;
    상기 제1 연결 전극과 함께 제1 게이트 전극을 형성하는 단계; 및
    상기 제1 게이트 전극 상에 캡핑 전극을 형성하는 단계를 더 포함하고,
    상기 패시베이션층은 상기 캡핑 전극의 상면을 노출시키는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서, 상기 식각 전극은 노출된 상기 측면을 통해 제1 에천트(etchant)와 반응하고,
    상기 제2 연결 전극은 제2 에천트와 반응하며,
    상기 캡핑 전극은 상기 제1 에천트 및 상기 제2 에천트와 반응하지 않는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 제1 게이트 전극은 티타늄을 포함하고,
    상기 식각 전극은 구리를 포함하며,
    상기 캡핑 전극은 티타늄을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제16 항에 있어서, 상기 제1 게이트 전극은 티타늄을 포함하고,
    상기 식각 전극은 구리를 포함하며,
    상기 캡핑 전극은 인듐 주석 산화물(ITO)을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제10 항에 있어서,
    상기 언더컷 형상에 의해 단절되도록 발광층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서, 상기 발광층이 증착되는 제1 각도는 상기 공통 전극이 증착되는 제2 각도보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
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