KR20230105700A - 표시 패널 및 그 제조 방법 - Google Patents

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KR20230105700A
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layer
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forming
gate
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이창호
장경우
김성호
박준형
성석제
우민우
조윤종
조혜리
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삼성디스플레이 주식회사
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Abstract

표시 패널은 제1 표시 영역 및 상기 제1 표시 영역에 인접한 제2 표시 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 제2 표시 영역에 대응되는 투과부를 갖는 제1 무기 절연층, 상기 제1 무기 절연층 상에 배치되고, 상기 투과부의 내측면 및 바닥면을 커버하는 제2 무기 절연층, 상기 제2 무기 절연층 상에 배치되고, 상기 제2 표시 영역에 중첩하며, 투명한 도전성 물질을 포함하는 투명 배선, 상기 제2 무기 절연층 및 상기 투명 배선 상에 배치되고, 유기 물질을 포함하는 비아 절연층, 상기 비아 절연층 상의 상기 제1 표시 영역에 배치되는 제1 발광 소자, 상기 비아 절연층 상의 상기 제2 표시 영역에 배치되고, 상기 투명 배선과 전기적으로 연결되는 제2 발광 소자 및 상기 제1 발광 소자 및 상기 제2 발광 소자를 커버하는 봉지층을 포함할 수 있다.

Description

표시 패널 및 그 제조 방법{DISPLAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 패널 및 그 제조 방법에 관한 것이다.
표시 패널은 전기적 신호를 변환하여 영상을 표시함에 따라, 사용자에게 시각적인 정보를 제공할 수 있다. 표시 패널은 광을 투과하는 투과 영역을 포함할 수 있다. 투과 영역을 통해 표시 패널의 배면에 배치되는 카메라 모듈, 센서 모듈 등과 같은 기능성 모듈이 표시 패널의 전면에 위치하는 사물, 사용자 등을 감지하거나 인식할 수 있다. 투과 영역의 투과율을 증가하기 위하여 표시 패널은 투과 영역에 배치되는 투명 배선을 포함할 수 있다.
본 발명의 일 목적은 투과 영역의 투과율 산포가 개선되고, 신뢰성이 향상된 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 제조 시간 및 제조 비용이 절감된 표시 패널의 제조 방법을 제공하는 것이다.
그러나, 본 발명이 상술한 목적들에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 패널은 제1 표시 영역 및 상기 제1 표시 영역에 인접한 제2 표시 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 제2 표시 영역에 대응되는 투과부를 갖는 제1 무기 절연층, 상기 제1 무기 절연층 상에 배치되고, 상기 투과부의 내측면 및 바닥면을 커버하는 제2 무기 절연층, 상기 제2 무기 절연층 상에 배치되고, 상기 제2 표시 영역에 중첩하며, 투명한 도전성 물질을 포함하는 투명 배선, 상기 제2 무기 절연층 및 상기 투명 배선 상에 배치되고, 유기 물질을 포함하는 비아 절연층, 상기 비아 절연층 상의 상기 제1 표시 영역에 배치되는 제1 발광 소자, 상기 비아 절연층 상의 상기 제2 표시 영역에 배치되고, 상기 투명 배선과 전기적으로 연결되는 제2 발광 소자 및 상기 제1 발광 소자 및 상기 제2 발광 소자를 커버하는 봉지층을 포함할 수 있다.
일 실시예에 있어서, 상기 투명 배선은 상기 투과부의 상기 내측면과 중첩할 수 있다.
일 실시예에 있어서, 상기 투과부의 상기 내측면은 돌출부를 포함하고, 상기 제2 무기 절연층은 상기 돌출부를 커버할 수 있다.
일 실시예에 있어서, 상기 제2 무기 절연층은 실리콘 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 비아 절연층은 상기 투과부를 채울 수 있다.
일 실시예에 있어서, 상기 제1 표시 영역은 상기 제2 표시 영역의 적어도 일부를 둘러쌀 수 있다. 상기 제2 표시 영역의 투과율은 상기 제1 표시 영역의 투과율보다 클 수 있다.
일 실시예에 있어서, 상기 표시 패널은 상기 제1 발광 소자와 전기적으로 연결되는 제1 화소 회로 및 상기 투명 배선을 통해 상기 제2 발광 소자와 전기적으로 연결되는 제2 화소 회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 화소 회로는 제1 액티브층 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터, 상기 제1 게이트 전극 및 상기 제1 게이트 전극 상에 배치되는 상부 전극을 포함하는 커패시터 및 상기 상부 전극 상에 배치되며 상기 제1 게이트 전극과 전기적으로 연결되는 제2 액티브층 및 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 초기화 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 상기 기판 상에 배치되는 배리어층, 상기 배리어층 상에 배치되는 버퍼층, 상기 버퍼층 상에서 상기 제1 액티브층을 커버하는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에서 상기 제1 게이트 전극을 커버하는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에서 상기 상부 전극을 커버하는 제1 층간 절연층, 상기 제1 층간 절연층 상에서 상기 제2 액티브층을 커버하는 제3 게이트 절연층 및 상기 제3 게이트 절연층 상에서 상기 제2 게이트 전극을 커버하는 제2 층간 절연층을 더 포함할 수 있다. 상기 제2 무기 절연층은 상기 제2 층간 절연층을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 층간 절연층은 실리콘 산화물을 포함하는 제1 층 및 실리콘 질화물을 포함하는 제2 층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 무기 절연층은 상기 배리어층, 상기 버퍼층, 상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 상기 제1 층간 절연층 및 상기 제3 게이트 절연층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 무기 절연층은 상기 배리어층, 상기 버퍼층, 상기 제1 게이트 절연층, 상기 제2 게이트 절연층 및 상기 제1 층간 절연층을 포함할 수 있다. 상기 제2 무기 절연층은 상기 제3 게이트 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 배리어층은 상기 제2 표시 영역에 대응되며 상기 배리어층의 상면으로부터 하부로 함몰되는 트렌치를 가지고, 상기 트렌치의 바닥면이 상기 투과부의 상기 바닥면으로 정의될 수 있다.
일 실시예에 있어서, 상기 표시 패널은 상기 제2 게이트 전극과 동일한 층에 배치되고, 상기 제1 게이트 전극과 중첩하는 콘택홀을 통해 상기 제1 게이트 전극과 전기적으로 연결되는 제1 연결 전극 및 상기 제2 층간 절연층 상에 배치되고, 상기 제1 연결 전극 및 상기 제2 액티브층 각각과 전기적으로 연결되는 제2 연결 전극을 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 패널은 제1 표시 영역 및 상기 제1 표시 영역에 인접한 제2 표시 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 제2 표시 영역에 대응되는 투과부를 갖는 제1 무기 절연층, 상기 제1 무기 절연층 상에 배치되고, 상기 투과부의 내측면 및 바닥면을 커버하며, 실리콘 질화물을 포함하는 제2 무기 절연층, 상기 제2 무기 절연층 상에 배치되고, 상기 투과부를 채우며, 유기 물질을 포함하는 비아 절연층, 상기 비아 절연층 상의 상기 제1 표시 영역에 배치되는 제1 발광 소자, 상기 비아 절연층 상의 상기 제2 표시 영역에 배치되는 제2 발광 소자 및 상기 제1 발광 소자 및 상기 제2 발광 소자를 커버하는 봉지층을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 상기 제2 무기 절연층 상에 배치되고, 상기 제2 표시 영역에 중첩하며, 투명한 도전성 물질을 포함하는 투명 배선을 더 포함할 수 있다. 상기 제2 발광 소자는 상기 투명 배선과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 투명 배선은 상기 투과부의 상기 내측면과 중첩할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 패널의 제조 방법은 제1 표시 영역 및 상기 제1 표시 영역에 인접한 제2 표시 영역을 포함하는 기판 상에 제1 무기 절연층을 형성하는 단계, 상기 제1 무기 절연층의 일부를 제거하여 상기 제2 표시 영역에 대응되는 투과부를 형성하는 단계, 상기 제1 무기 절연층 상에 상기 투과부의 내측면 및 바닥면을 커버하는 제2 무기 절연층을 형성하는 단계, 상기 제2 무기 절연층 상에 상기 제2 표시 영역에 중첩하며, 투명한 도전성 물질을 포함하는 투명 배선을 형성하는 단계, 상기 제2 무기 절연층 및 상기 투명 배선 상에 유기 물질을 포함하는 비아 절연층을 형성하는 단계, 상기 비아 절연층 상의 상기 제1 표시 영역 및 상기 제2 표시 영역에 각각 제1 발광 소자 및 상기 투명 배선과 전기적으로 연결되는 제2 발광 소자를 형성하는 단계 및 상기 제1 발광 소자 및 상기 제2 발광 소자를 커버하는 봉지층을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 투명 배선은 상기 투과부의 상기 내측면과 중첩할 수 있다.
일 실시예에 있어서, 상기 투과부는 상기 제1 무기 절연층의 상기 일부를 건식 식각하여 형성되며, 상기 건식 식각에 의해 상기 투과부의 상기 내측면에 돌출부가 형성될 수 있다. 상기 제2 무기 절연층은 상기 돌출부를 커버할 수 있다.
일 실시예에 있어서, 상기 표시 패널의 제조 방법은, 상기 비아 절연층을 형성하는 단계 이전에, 상기 기판 상에 상기 제1 발광 소자와 전기적으로 연결되는 제1 화소 회로 및 상기 투명 배선을 통해 상기 제2 발광 소자와 전기적으로 연결되는 제2 화소 회로를 형성하는 단계를 더 포함할 수 있다. 상기 제1 화소 회로는 제1 액티브층 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터, 상기 제1 게이트 전극 및 상기 제1 게이트 전극 상에 배치되는 상부 전극을 포함하는 커패시터 및 상기 상부 전극 상에 배치되며 상기 제1 게이트 전극과 전기적으로 연결되는 제2 액티브층 및 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 초기화 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 무기 절연층을 형성하는 단계는, 상기 기판 상에 배리어층을 형성하는 단계, 상기 배리어층 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 상기 제1 액티브층을 커버하는 제1 게이트 절연층을 형성하는 단계, 상기 제1 게이트 절연층 상에 상기 제1 게이트 전극을 커버하는 제2 게이트 절연층을 형성하는 단계, 상기 제2 게이트 절연층 상에 상기 상부 전극을 커버하는 제1 층간 절연층을 형성하는 단계 및 상기 제1 층간 절연층 상에 상기 제2 액티브층을 커버하는 제3 게이트 절연층을 형성하는 단계를 포함할 수 있다. 상기 제2 무기 절연층을 형성하는 단계는, 상기 제3 게이트 절연층 상에 상기 제2 게이트 전극을 커버하는 제2 층간 절연층을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널의 제조 방법은, 상기 제3 게이트 절연층을 형성하는 단계 이후에, 상기 제2 게이트 절연층, 상기 제1 층간 절연층 및 상기 제3 게이트 절연층의 일부를 건식 식각하여 상기 제1 게이트 전극과 중첩하는 콘택홀을 형성하는 단계 및 상기 제2 게이트 전극 및 상기 콘택홀을 통해 상기 제1 게이트 전극과 전기적으로 연결되는 제1 연결 전극을 형성하는 단계를 더 포함할 수 있다. 상기 콘택홀을 형성하는 단계는 상기 투과부를 형성하는 단계와 동시에 수행될 수 있다.
일 실시예에 있어서, 상기 건식 식각에서, 상기 제1 게이트 전극의 식각률은 상기 배리어층, 상기 버퍼층 및 상기 제1 게이트 절연층 각각의 식각률보다 작고, 상기 배리어층, 상기 버퍼층 및 상기 제1 게이트 절연층을 오버 식각하여 상기 투과부를 형성할 수 있다.
일 실시예에 있어서, 상기 표시 패널의 제조 방법은, 상기 제2 층간 절연층을 형성하는 단계 이후에, 상기 제2 층간 절연층 상에 상기 제1 연결 전극 및 상기 제2 액티브층 각각과 전기적으로 연결되는 제2 연결 전극을 형성하는 단계를 더 포함할 수 있다. 상기 투명 배선을 형성하는 단계는, 상기 제2 층간 절연층 및 상기 제2 연결 전극 상에 투명 도전층을 형성하는 단계 및 상기 투명 도전층의 일부를 습식 식각하여 상기 투명 배선을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 습식 식각에서, 상기 제2 연결 전극의 식각률은 상기 투명 도전층의 식각률보다 작을 수 있다.
일 실시예에 있어서, 상기 제1 무기 절연층을 형성하는 단계는, 상기 기판 상에 배리어층을 형성하는 단계, 상기 배리어층 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 상기 제1 액티브층을 커버하는 제1 게이트 절연층을 형성하는 단계 및 상기 제1 게이트 절연층 상에 상기 상부 전극을 커버하는 제1 층간 절연층을 형성하는 단계를 포함할 수 있다. 상기 제2 무기 절연층을 형성하는 단계는, 상기 제1 층간 절연층 상에 상기 제2 액티브층을 커버하는 제3 게이트 절연층을 형성하는 단계 및 상기 제3 게이트 절연층 상에 상기 제2 게이트 전극을 커버하는 제2 층간 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 표시 패널은 제1 표시 영역 및 제2 표시 영역을 포함하는 기판, 상기 기판 상에 배치되며 상기 제2 표시 영역에 대응되는 투과부를 갖는 제1 무기 절연층, 상기 제1 무기 절연층 상에 배치되며 상기 투과부의 내측면을 커버하는 제2 무기 절연층 및 상기 제2 무기 절연층 상에 배치되며 상기 제2 표시 영역과 중첩하는 투명 배선을 포함할 수 있다. 따라서, 상기 투과부의 상기 내측면에 돌출부가 형성되더라도, 상기 투명 배선의 단선이 방지될 수 있다. 이에 따라, 상기 제2 표시 영역의 투과율 산포가 개선되면서, 상기 표시 패널의 신뢰성이 향상될 수 있다.
다만, 본 발명의 효과가 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 나타내는 평면도이다.
도 2는 도 1의 'A' 영역을 확대 도시한 평면도이다.
도 3은 도 2의 표시 패널에 포함된 제1 화소 회로를 나타내는 회로도이다.
도 4는 도 2의 I-I' 라인을 따라 자른 단면도이다.
도 5는 도 4의 'B' 영역을 확대 도시한 단면도이다.
도 6 내지 도 12는 도 4의 표시 패널의 제조 방법을 나타내는 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널을 나타내는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 패널(DP)은(또는, 표시 패널(DP)에 포함된 기판은) 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1) 및 제1 표시 영역(DA1)에 인접한 제2 표시 영역(DA2)을 포함할 수 있다. 제1 표시 영역(DA1)은 제2 표시 영역(DA2)의 적어도 일부를 둘러쌀 수 있다.
표시 패널(DP)의 제2 표시 영역(DA2) 하부에는 카메라 모듈, 센서 모듈 등과 같은 기능성 모듈이 배치될 수 있다. 제2 표시 영역(DA2)의 투과율은 제1 표시 영역(DA1)의 투과율보다 클 수 있다. 예를 들면, 제1 표시 영역(DA1)은 광을 투과하지 않고, 제2 표시 영역(DA2)은 광을 투과할 수 있다. 제2 표시 영역(DA2)은 투과 영역으로 지칭될 수 있다. 이에 따라, 제2 표시 영역(DA2)과 중첩하여 배치되는 상기 기능성 모듈이 표시 패널(DP) 상부에 위치하는 사물, 사용자 등을 감지하거나 인식할 수 있다.
도 2는 도 1의 'A' 영역을 확대 도시한 평면도이다.
도 1 및 도 2를 참조하면, 일 실시예에 있어서, 비표시 영역(NDA)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)을 포함할 수 있다. 제1 비표시 영역(NDA1)은 제2 표시 영역(DA2)으로부터 이격될 수 있다. 제2 비표시 영역(NDA2)은 제2 표시 영역(DA2)과 제1 비표시 영역(NDA1) 사이에 위치할 수 있다.
제1 표시 영역(DA1)에는 제1 발광 소자들(LED1)이 배치될 수 있다. 일 실시예에 있어서, 제1 발광 소자들(LED1) 각각은 적색 광, 녹색 광 및 청색 광 중 적어도 하나를 방출할 수 있다.
제1 발광 소자들(LED1)은 제1 화소 회로들(PC1)과 각각 전기적으로 연결될 수 있다. 제1 화소 회로들(PC1)은 제1 발광 소자들(LED1)에 각각 구동 전류를 제공할 수 있다. 일 실시예에 있어서, 제1 화소 회로들(PC1)은 제1 표시 영역(DA1)에 배치될 수 있다. 예를 들면, 제1 화소 회로들(PC1)은 제1 발광 소자들(LED1)과 각각 중첩할 수 있다.
제2 표시 영역(DA2)에는 제2 발광 소자들(LED2)이 배치될 수 있다. 일 실시예에 있어서, 제2 발광 소자들(LED2) 각각은 적색 광, 녹색 광 및 청색 광 중 적어도 하나를 방출할 수 있다. 제1 발광 소자들(LED1) 및 제2 발광 소자들(LED2)에서 방출되는 광들이 조합되어 표시 영역(DA)에 영상이 표시될 수 있다.
제2 발광 소자들(LED2)은 제2 화소 회로들(PC2)과 각각 전기적으로 연결될 수 있다. 제2 화소 회로들(PC2)은 제2 발광 소자들(LED2)에 각각 구동 전류를 제공할 수 있다. 일 실시예에 있어서, 제2 화소 회로들(PC2)은 제1 비표시 영역(NDA1)에 배치될 수 있다. 제2 발광 소자들(LED2)은 전달 배선들(TL)을 통해 제2 화소 회로들(PC2)과 각각 전기적으로 연결될 수 있다. 다른 실시예에 있어서, 제2 화소 회로들(PC2)은 제1 표시 영역(DA1) 또는 제2 비표시 영역(NDA2)에 배치될 수도 있다. 또 다른 실시예에 있어서, 제2 화소 회로들(PC2)은 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이의 경계부에 배치될 수도 있다.
일 실시예에 있어서, 전달 배선들(TL) 각각은 투명 배선(TL1) 및 금속 배선(TL2)을 포함할 수 있다. 각각의 투명 배선(TL1)은 제2 표시 영역(DA2)에 배치되는 제2 발광 소자들(LED2) 중 대응되는 제2 발광 소자(LED2)에 연결될 수 있다. 각각의 투명 배선(TL1)은 대응되는 제2 발광 소자(LED2)로부터 제2 비표시 영역(NDA2)으로 연장될 수 있다. 각각의 투명 배선(TL1)은 제2 비표시 영역(NDA2)에서 대응되는 금속 배선(TL2)과 연결될 수 있다. 각각의 금속 배선(TL2)은 제1 비표시 영역(NDA1)에 배치되는 제2 화소 회로들(PC2) 중 대응되는 제2 화소 회로(PC2)에 연결될 수 있다. 다른 실시예에 있어서, 전달 배선(TL)은 전체가 투명 배선(TL1)으로 구성될 수도 있다.
도 3은 도 2의 표시 패널에 포함된 제1 화소 회로를 나타내는 회로도이다.
도 2 및 도 3을 참조하면, 제1 표시 영역(DA1)에 배치되는 각각의 제1 화소 회로(PC1)는 상기 구동 전류를 생성하기 위하여 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다.
일 실시예에 있어서, 각각의 제1 화소 회로(PC1)는 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(CST)를 포함할 수 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에 있어서, 각각의 제1 화소 회로(PC1)는 2개 내지 6개 또는 8개 이상의 트랜지스터들 및/또는 1개 또는 3개 이상의 커패시터들을 포함할 수도 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 연결되는 게이트 전극, 제2 노드(N2)에 연결되는 제1 전극 및 제3 노드(N3)에 연결되는 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압에 기초하여 상기 구동 전류를 생성할 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 지칭될 수 있다.
제2 트랜지스터(T2)는 데이터 기입 게이트 신호(GW)가 인가되는 게이트 전극, 데이터 전압(VDATA)이 인가되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 데이터 기입 게이트 신호(GW)에 응답하여 데이터 전압(VDATA)을 제2 노드(N2)에 제공할 수 있다. 제2 트랜지스터(T2)는 스위칭 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(T3)는 데이터 기입 게이트 신호(GW)가 인가되는 게이트 전극, 제1 노드(N1)에 연결되는 제1 전극 및 제3 노드(N3)에 연결되는 제2 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 데이터 기입 게이트 신호(GW)에 응답하여 제1 노드(N1)와 제3 노드(N3)를 연결시킴으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다.
제4 트랜지스터(T4)는 데이터 초기화 게이트 신호(GI)가 인가되는 게이트 전극, 제1 초기화 전압(VINT)이 인가되는 제1 전극 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 데이터 초기화 게이트 신호(GI)에 응답하여 제1 초기화 전압(VINT)을 제1 노드(N1)에 제공할 수 있다. 제4 트랜지스터(T4)는 제1 초기화 트랜지스터로 지칭될 수 있다.
제5 트랜지스터(T5)는 발광 제어 신호(EM)가 인가되는 게이트 전극, 제1 전원 전압(ELVDD)이 인가되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 제1 전원 전압(ELVDD)은 하이 전원 전압일 수 있다.
제6 트랜지스터(T6)는 발광 제어 신호(EM)가 인가되는 게이트 전극, 제3 노드(N3)에 연결되는 제1 전극 및 제1 발광 소자(LED1)의 제1 전극(예컨대, 애노드 전극)에 연결되는 제2 전극을 포함할 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 응답하여 제1 트랜지스터(T1)에서 생성된 상기 구동 전류를 제1 발광 소자(LED1)의 상기 제1 전극에 제공할 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 트랜지스터로 지칭될 수 있다.
제7 트랜지스터(T7)는 발광 소자 초기화 게이트 신호(GB)가 인가되는 게이트 전극, 제2 초기화 전압(VAINT)이 인가되는 제1 전극 및 제1 발광 소자(LED1)의 상기 제1 전극에 연결되는 제2 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 발광 소자 초기화 게이트 신호(GB)에 응답하여 제2 초기화 전압(VAINT)을 제1 발광 소자(LED1)의 상기 제1 전극에 제공할 수 있다. 제7 트랜지스터(T7)는 제2 초기화 트랜지스터로 지칭될 수 있다.
스토리지 커패시터(CST)는 제1 전원 전압(ELVDD)이 인가되는 제1 전극 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다.
각각의 제1 화소 회로(PC1)에 연결되는 제1 발광 소자(LED1)는 상기 제1 전극 및 제2 전원 전압(ELVSS)이 인가되는 제2 전극(예컨대, 캐소드 전극)을 포함할 수 있다. 제2 전원 전압(ELVSS)은 로우 전원 전압일 수 있다. 제1 발광 소자(LED1)는 제1 화소 회로(PC1)로부터 제공된 상기 구동 전류에 기초하여 광을 방출할 수 있다.
일 실시예에 있어서, 제1 비표시 영역(NDA1)에 배치되는 제2 화소 회로들(PC2)은 상술한 제1 화소 회로들(PC1)과 실질적으로 동일할 수 있다. 다른 실시예에 있어서, 제2 화소 회로들(PC2)은 제1 화소 회로들(PC1)과 상이할 수도 있다. 예를 들면, 각각의 제2 화소 회로(PC2)는 제1 화소 회로(PC1)보다 적은 수의 트랜지스터를 포함할 수도 있다.
도 4는 도 2의 I-I' 라인을 따라 자른 단면도이다.
도 2 내지 도 4를 참조하면, 일 실시예에 있어서, 표시 패널(DP)은 기판(110), 배리어층(120), 버퍼층(130), 제1 트랜지스터(T1), 제1 게이트 절연층(140), 스토리지 커패시터(CST), 제2 게이트 절연층(150), 제1 층간 절연층(160), 제4 트랜지스터(T4), 제3 게이트 절연층(170), 제1 연결 전극(CE1), 제2 층간 절연층(180), 제2 연결 전극(CE2), 투명 배선(TL1), 비아 절연층(210), 제1 발광 소자(LED1), 제2 발광 소자(LED2), 화소 정의층(220) 및 봉지층(310)을 포함할 수 있다.
기판(110)은 가요성 및 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(110)은 제1 유기층(111), 무기층(112) 및 제2 유기층(113)을 포함하는 다층 구조를 가질 수 있다.
제1 유기층(111) 및 제2 유기층(113) 각각은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 유기층(111) 및 제2 유기층(113) 각각은 폴리이미드를 포함할 수 있다.
무기층(112)은 제1 유기층(111)과 제2 유기층(113) 사이에 배치될 수 있다. 무기층(112)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다. 예를 들면, 무기층(112)은 실리콘 산화물을 포함할 수 있다.
배리어층(120)은 기판(110) 상에 배치될 수 있다. 배리어층(120)은 제2 유기층(113) 상에 배치될 수 있다. 배리어층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 배리어층(120)은 실리콘 산화물을 포함할 수 있다.
버퍼층(130)은 배리어층(120) 상에 배치될 수 있다. 버퍼층(130)은 무기 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 버퍼층(130)은 실리콘 질화물을 포함하는 제1 층(131) 및 제1 층(131) 상에 배치되며 실리콘 산화물을 포함하는 제2 층(132)을 포함할 수 있다. 예를 들면, 제1 층(131)의 두께는 제2 층(132)의 두께보다 작을 수 있다.
버퍼층(130) 상의 제1 표시 영역(DA1)에는 액티브층(ACT1)이 배치될 수 있다. 액티브층(ACT1)은 산화물 반도체, 실리콘 반도체, 유기물 반도체 등을 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 저마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn) 중에서 적어도 하나의 산화물을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다. 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 액티브층(ACT1)은 제1 영역(S1), 제2 영역(D1) 및 제1 영역(S1)과 제2 영역(D1) 사이에 위치하는 채널 영역(A1)을 포함할 수 있다.
제1 게이트 절연층(140)은 액티브층(ACT1) 상에 배치될 수 있다. 제1 게이트 절연층(140)은 버퍼층(130) 상에서 액티브층(ACT1)을 커버할 수 있다. 제1 게이트 절연층(140)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 제1 게이트 절연층(140)은 실리콘 산화물을 포함할 수 있다.
제1 게이트 절연층(140) 상의 제1 표시 영역(DA1)에는 게이트 전극(G1)이 배치될 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역(A1)과 중첩할 수 있다. 게이트 전극(G1)은 금속, 합금, 도전성 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등의 도전성 물질을 포함할 수 있다. 예를 들면, 게이트 전극(G1)은 몰리브데늄(Mo), 구리(Cu), 알루미늄(Al), 티타늄(Ti) 등의 금속을 포함할 수 있다. 액티브층(ACT1)과 게이트 전극(G1)은 제1 트랜지스터(T1)를 형성할 수 있다. 또한, 게이트 전극(G1)은 스토리지 커패시터(CST)의 하부 전극(CSE1)으로서의 기능도 수행할 수 있다.
제2 게이트 절연층(150)은 게이트 전극(G1) 상에 배치될 수 있다. 제2 게이트 절연층(150)은 제1 게이트 절연층(140) 상에서 게이트 전극(G1)을 커버할 수 있다. 제2 게이트 절연층(150)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 제2 게이트 절연층(150)은 실리콘 질화물을 포함할 수 있다.
제2 게이트 절연층(150) 상의 제1 표시 영역(DA1)에는 상부 전극(CSE2)이 배치될 수 있다. 상부 전극(CSE2)은 하부 전극(CSE1)과 중첩할 수 있다. 상부 전극(CSE2)은 하부 전극(CSE1)의 일부를 노출시키는 개구를 가질 수 있다. 하부 전극(CSE1)과 상부 전극(CSE2)은 스토리지 커패시터(CST)를 형성할 수 있다.
제1 층간 절연층(160)은 상부 전극(CSE2) 상에 배치될 수 있다. 제1 층간 절연층(160)은 제2 게이트 절연층(150) 상에서 상부 전극(CSE2)을 커버할 수 있다. 제1 층간 절연층(160)은 무기 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 층간 절연층(160)은 실리콘 질화물을 포함하는 제1 층(161) 및 제1 층(161) 상에 배치되며 실리콘 산화물을 포함하는 제2 층(162)을 포함할 수 있다. 예를 들면, 제1 층(161)의 두께는 제2 층(162)의 두께보다 작을 수 있다.
제1 층간 절연층(160) 상의 제1 표시 영역(DA1)에는 액티브층(ACT4)이 배치될 수 있다. 액티브층(ACT4)은 산화물 반도체, 실리콘 반도체, 유기물 반도체 등을 포함할 수 있다. 액티브층(ACT4)은 제1 영역(S4), 제2 영역(D4) 및 제1 영역(S4)과 제2 영역(D4) 사이에 위치하는 채널 영역(A4)을 포함할 수 있다.
제3 게이트 절연층(170)은 액티브층(ACT4) 상에 배치될 수 있다. 제3 게이트 절연층(170)은 제1 층간 절연층(160) 상에서 액티브층(ACT4)을 커버할 수 있다. 제3 게이트 절연층(170)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 제3 게이트 절연층(170)은 실리콘 산화물을 포함할 수 있다.
일 실시예에 있어서, 도 4에 도시된 바와 달리, 제1 표시 영역(DA1)에서, 제3 게이트 절연층(170)은 게이트 전극(G4)에 대응되는 형상을 가질 수 있다. 예를 들면, 제3 게이트 절연층(170)은 액티브층(ACT4)의 채널 영역(A4)과 중첩하고, 제1 영역(S4) 및 제2 영역(D4)과는 중첩하지 않을 수 있다.
일 실시예에 있어서, 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150), 제1 층간 절연층(160) 및 제3 게이트 절연층(170)은 제2 표시 영역(DA2)에 대응되는 투과부(OP)를 가질 수 있다. 예를 들면, 배리어층(120)은 제2 표시 영역(DA2)에 대응되며 배리어층(120)의 상면으로부터 하부로 함몰되는 트렌치를 가질 수 있다. 상기 트렌치의 바닥면이 투과부(OP)의 바닥면으로 정의될 수 있다. 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150), 제1 층간 절연층(160) 및 제3 게이트 절연층(170)은 각각 제2 표시 영역(DA2)에 대응되는 홀을 가질 수 있다. 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150), 제1 층간 절연층(160) 및 제3 게이트 절연층(170)의 내측면들은 서로 얼라인되며, 상기 내측면들이 투과부(OP)의 내측면으로 정의될 수 있다.
이하에서, 투과부(OP)를 갖는 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150), 제1 층간 절연층(160) 및 제3 게이트 절연층(170)은 제1 무기 절연층으로 지칭될 수 있다.
제3 게이트 절연층(170) 상의 제1 표시 영역(DA1)에는 게이트 전극(G4)이 배치될 수 있다. 게이트 전극(G4)은 액티브층(ACT4)의 채널 영역(A4)과 중첩할 수 있다. 게이트 전극(G4)은 도전성 물질을 포함할 수 있다. 액티브층(ACT4)과 게이트 전극(G4)은 제4 트랜지스터(T4)를 형성할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 제1 트랜지스터(T1)의 게이트 전극(G1)은 제4 트랜지스터(T4)의 액티브층(ACT4)과(예컨대, 액티브층(ACT4)의 제1 영역(S4)과) 전기적으로 연결될 수 있다. 일 실시예에 있어서, 게이트 전극(G1)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 통해 액티브층(ACT4)과 전기적으로 연결될 수 있다.
제1 연결 전극(CE1)은 제3 게이트 절연층(170) 상의 제1 표시 영역(DA1)에 배치될 수 있다. 제1 연결 전극(CE1)은 게이트 전극(G4)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 제1 연결 전극(CE1)은 제4 트랜지스터(T4)의 게이트 전극(G4)과 동일한 층에 배치될 수 있다. 제3 게이트 절연층(170)이 게이트 전극(G4)에 대응되는 형상을 갖는 경우, 제1 연결 전극(CE1)은 제1 층간 절연층(160) 상에 배치될 수 있다.
제1 연결 전극(CE1)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 중첩할 수 있다. 제1 연결 전극(CE1)은 제2 게이트 절연층(150), 제1 층간 절연층(160) 및 제3 게이트 절연층(170)에 형성된 제1 콘택홀(CNT1)을 통해 게이트 전극(G1)에 연결될 수 있다. 제1 콘택홀(CNT1)은 상부 전극(CSE2)의 상기 개구 내에 위치할 수 있다. 제3 게이트 절연층(170)이 게이트 전극(G4)에 대응되는 형상을 갖는 경우, 제1 콘택홀(CNT1)은 제2 게이트 절연층(150) 및 제1 층간 절연층(160)에 형성될 수 있다.
일 실시예에 있어서, 제1 콘택홀(CNT1)은 투과부(OP)와 실질적으로 동시에 형성될 수 있다. 예를 들면, 제1 콘택홀(CNT1)과 투과부(OP)는 동일한 건식 식각 공정을 통해 형성될 수 있다. 상기 건식 식각 공정은 상기 제1 무기 절연층에 포함된 물질(예컨대, 실리콘 산화물 및 실리콘 질화물)보다 게이트 전극(G1)에 포함된 물질(예컨대, Mo)에서 식각 선택비가 낮은 식각 가스를 이용하여 수행될 수 있다. 즉, 상기 건식 식각 공정에서, 게이트 전극(G1)의 식각률은 상기 제1 무기 절연층의 식각률보다 작을 수 있다. 상기 건식 식각 공정에서, 제3 게이트 절연층(170), 제1 층간 절연층(160) 및 제2 게이트 절연층(150)의 일부가 제거되어 제1 콘택홀(CNT1) 및 투과부(OP)의 일부가 형성될 수 있다(도 7 참조). 이어서, 투과부(OP)를 형성하기 위해 제2 표시 영역(DA2)의 제1 게이트 절연층(140), 버퍼층(130) 및 배리어층(120)을 오버 식각하는 동안(도 8 참조), 제1 콘택홀(CNT1)에 의해 노출된 게이트 전극(G1)은 거의 식각되지 않을 수 있다. 이에 대하여는 도 7 및 도 8을 참조하여 상세히 후술한다.
제2 층간 절연층(180)은 게이트 전극(G4) 및 제1 연결 전극(CE1) 상에 배치될 수 있다. 제2 층간 절연층(180)은 제3 게이트 절연층(170) 상에서 게이트 전극(G4) 및 제1 연결 전극(CE1)을 커버할 수 있다. 제3 게이트 절연층(170)이 게이트 전극(G4)에 대응되는 형상을 갖는 경우, 제2 층간 절연층(180)은 제1 층간 절연층(160) 상에서 게이트 전극(G4) 및 제1 연결 전극(CE1)을 커버할 수 있다. 제2 층간 절연층(180)은 무기 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 층간 절연층(180)은 실리콘 산화물을 포함하는 제1 층(181) 및 제1 층(181) 상에 배치되며 실리콘 질화물을 포함하는 제2 층(182)을 포함할 수 있다. 예를 들면, 제1 층(181)의 두께는 제2 층(182)의 두께보다 클 수 있다.
제2 층간 절연층(180)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 배치되며, 상기 제1 무기 절연층의 투과부(OP)를 커버할 수 있다. 일 실시예에 있어서, 도 4에 도시된 바와 같이, 제2 층간 절연층(180)은 투과부(OP)의 상기 내측면 및 상기 바닥면을 전체적으로 커버할 수 있다. 제2 층간 절연층(180)은 상기 제1 무기 절연층을 건식 식각하여 투과부(OP)를 형성한 이후에 형성될 수 있다.
이하에서, 투과부(OP)를 커버하는 제2 층간 절연층(180)은 제2 무기 절연층으로 지칭될 수 있다.
제2 연결 전극(CE2)은 제2 층간 절연층(180) 상의 제1 표시 영역(DA1)에 배치될 수 있다. 제2 연결 전극(CE2)은 제1 연결 전극(CE1) 및 액티브층(ACT4)의 제1 영역(S4)과 중첩할 수 있다. 제2 연결 전극(CE2)은 제2 콘택홀(CNT2)을 통해 제1 연결 전극(CE1)에 연결되고, 제3 콘택홀(CNT3)을 통해 액티브층(ACT4)의 제1 영역(S4)에 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 게이트 전극(G1)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 통해 제4 트랜지스터(T4)의 액티브층(ACT4)과 전기적으로 연결될 수 있다.
제2 연결 전극(CE2)은 도전성 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 연결 전극(CE2)은 복수의 도전층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 제2 연결 전극(CE2)은 Ti/Al/Ti의 3층 구조를 가질 수 있으나, 본 발명은 이에 한정되지 않는다.
투명 배선(TL1)은 제2 층간 절연층(180) 상에 배치될 수 있다. 투명 배선(TL1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 갈륨 산화물(IGO), 주석 산화물(SnO2), 아연 산화물(ZnO) 등과 같은 투명한 도전성 물질을 포함할 수 있다.
투명 배선(TL1)은 상기 제1 무기 절연층의 투과부(OP)와 중첩할 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 투명 배선(TL1)은 투과부(OP)의 상기 내측면과 중첩할 수 있다. 예를 들면, 투명 배선(TL1)은 투과부(OP)의 상기 바닥면과 더 중첩할 수 있다. 예를 들면, 투명 배선(TL1)은 상기 제1 무기 절연층의 상면, 투과부(OP)의 상기 내측면 및 상기 바닥면을 따라, 제2 비표시 영역(NDA2)으로부터 제2 표시 영역(DA2)으로 연장될 수 있다.
도 5는 도 4의 'B' 영역을 확대 도시한 단면도이다.
도 4 및 도 5를 참조하면, 일 실시예에 있어서, 투과부(OP)의 상기 내측면은 돌출부(PRT)를 포함할 수 있다. 예를 들면, 상기 제1 무기 절연층을 건식 식각하여 투과부(OP)를 형성하는 과정에서, 식각 조건에 따라 투과부(OP)의 상기 내측면에 펜스(fence) 형상을 갖는 돌출부(PRT)가 형성될 수 있다. 이때, 돌출부(PRT) 상에 투명 배선(TL1)이 직접 배치되는 경우, 돌출부(PRT)에 의해 투명 배선(TL1)이 단선될 수 있다. 한편, 돌출부(PRT)가 형성되지 않도록 식각 조건을 조절하는 경우, 제2 표시 영역(DA2)의 적색 광, 녹색 광 및 청색 광 간의 투과율 산포가 증가될 수 있다.
그러나, 본 발명의 실시예들에 의하면, 제1 층(181) 및 제2 층(182)을 포함하는 제2 층간 절연층(180)이 투과부(OP)의 상기 내측면을 커버할 수 있다. 돌출부(PRT)와 인접한 영역에서, 제2 층(182)의 상면의 굴곡은 투과부(OP)의 상기 내측면의 굴곡보다 상대적으로 완만한 경사를 가질 수 있다. 투명 배선(TL1)은 제2 층(182)의 상기 상면 상에 배치될 수 있다. 따라서, 제2 표시 영역(DA2)의 투과율 산포가 개선되도록 식각 조건을 조절해 투과부(OP)를 형성하여 투과부(OP)의 상기 내측면에 돌출부(PRT)가 형성되더라도, 투명 배선(TL1)의 단선이 방지될 수 있다. 이에 따라, 제2 표시 영역(DA2)의 투과율 산포가 개선되면서, 표시 패널(DP)의 신뢰성이 향상될 수 있다.
다시 도 2 내지 도 4를 참조하면, 비아 절연층(210)은 제2 연결 전극(CE2) 및 투명 배선(TL1) 상에 배치될 수 있다. 비아 절연층(210)은 제2 층간 절연층(180) 상에서 제2 연결 전극(CE2) 및 투명 배선(TL1)을 커버할 수 있다. 비아 절연층(210)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 비아 절연층(210)은 폴리이미드를 포함할 수 있다. 일 실시예에 있어서, 비아 절연층(210)은 복수의 유기 절연층들을 포함하는 다층 구조를 가질 수 있다.
비아 절연층(210)은 상기 제1 무기 절연층 및 상기 제2 무기 절연층보다 상대적으로 두꺼운 두께를 가질 수 있다. 비아 절연층(210)은 투과부(OP)를 채울 수 있다. 비아 절연층(210)은 제2 층간 절연층(180)의 제2 층(182)과 인접할 수 있다. 제2 표시 영역(DA2)에서, 비아 절연층(210)에 실리콘 질화물을 포함하는 제2 층(182)이 인접하여 배치됨에 따라, 제2 표시 영역(DA2)의 녹색 광 및 청색 광 간의 투과율 산포가 개선될 수 있다.
비아 절연층(210) 상의 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)에는 각각 제1 애노드 전극(ANE1) 및 제2 애노드 전극(ANE2)이 배치될 수 있다. 제1 애노드 전극(ANE1) 및 제2 애노드 전극(ANE2) 각각은 도전성 물질을 포함할 수 있다.
도 4에 도시되지는 않았으나, 제1 애노드 전극(ANE1)은 비아 절연층(210)에 형성된 콘택홀(미도시)을 통해 제1 화소 회로(PC1)의 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다. 제2 애노드 전극(ANE2)은 비아 절연층(210)에 형성된 제4 콘택홀(CNT4)을 통해 투명 배선(TL1)과 전기적으로 연결될 수 있다. 이에 따라, 제2 애노드 전극(ANE2)은 전달 배선(TL)을 통해 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다.
화소 정의층(220)은 제1 애노드 전극(ANE1) 및 제2 애노드 전극(ANE2) 상에 배치될 수 있다. 화소 정의층(220)은 유기 절연 물질을 포함할 수 있다. 화소 정의층(220)은 제1 애노드 전극(ANE1) 및 제2 애노드 전극(ANE2) 각각의 적어도 일부를 노출하는 화소 개구들을 정의할 수 있다.
화소 정의층(220)의 상기 화소 개구들에 의해 노출된 제1 애노드 전극(ANE1) 및 제2 애노드 전극(ANE2) 상에는 각각 제1 발광층(EL1) 및 제2 발광층(EL2)이 배치될 수 있다. 제1 발광층(EL1) 및 제2 발광층(EL2) 각각은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 상기 저분자 유기 화합물의 예시로는, 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등이 있을 수 있다. 상기 고분자 유기 화합물의 예시로는, 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등이 있으나, 본 발명은 이에 한정되지 않는다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
일 실시예에 있어서, 상기 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에 있어서, 상기 양자점은 상기 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 상기 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
일 실시예에 있어서, 제1 발광층(EL1) 및 제2 발광층(EL2)의 상부 및/또는 하부에는 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 기능층들이 배치될 수 있다. 일 실시예에 있어서, 상기 기능층들은 화소 정의층(220) 상에도 배치될 수 있다.
제1 발광층(EL1) 및 제2 발광층(EL2) 상에는 각각 제1 캐소드 전극(CTE1) 및 제2 캐소드 전극(CTE2)이 배치될 수 있다. 제1 캐소드 전극(CTE1) 및 제2 캐소드 전극(CTE2)은 도전성 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 캐소드 전극(CTE1) 및 제2 캐소드 전극(CTE2)은 광을 투과할 수 있다. 일 실시예에 있어서, 제1 캐소드 전극(CTE1) 및 제2 캐소드 전극(CTE2)은 일체로 형성되며, 화소 정의층(220) 상에도 배치될 수 있다.
제1 애노드 전극(ANE1), 제1 발광층(EL1) 및 제1 캐소드 전극(CTE1)은 제1 발광 소자(LED1)를 형성할 수 있다. 제1 발광 소자(LED1)는 비아 절연층(210) 상의 제1 표시 영역(DA1)에 배치될 수 있다. 제2 애노드 전극(ANE2), 제2 발광층(EL2) 및 제2 캐소드 전극(CTE2)은 제2 발광 소자(LED2)를 형성할 수 있다. 제2 발광 소자(LED2)는 비아 절연층(210) 상의 제2 표시 영역(DA2)에 배치될 수 있다.
봉지층(310)은 제1 캐소드 전극(CTE1) 및 제2 캐소드 전극(CTE2) 상에 배치될 수 있다. 봉지층(310)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 일 실시예에 있어서, 봉지층(310)은 제1 캐소드 전극(CTE1) 및 제2 캐소드 전극(CTE2) 상에 배치되는 제1 무기 봉지층(311), 제1 무기 봉지층(311) 상에 배치되는 유기 봉지층(312) 및 유기 봉지층(312) 상에 배치되는 제2 무기 봉지층(313)을 포함할 수 있다. 봉지층(310)은 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)를 커버할 수 있다.
본 발명의 실시예들에 의하면, 기판(110) 상의 상기 제1 무기 절연층은 제2 표시 영역(DA2)에 대응되는 투과부(OP)를 가질 수 있다. 상기 제1 무기 절연층 상에 배치되는 상기 제2 무기 절연층은 투과부(OP)의 상기 내측면 및 상기 바닥면을 커버할 수 있다. 제2 표시 영역(DA2)과 중첩하는 투명 배선(TL1)은 상기 제2 무기 절연층 상에 배치될 수 있다. 따라서, 제2 표시 영역(DA2)의 투과율 산포가 개선되도록 식각 조건을 조절해 투과부(OP)를 형성하여 투과부(OP)의 상기 내측면에 돌출부(PRT)가 형성되더라도, 투명 배선(TL1)의 단선이 방지될 수 있다. 이에 따라, 제2 표시 영역(DA2)의 투과율 산포가 개선되면서, 표시 패널(DP)의 신뢰성이 향상될 수 있다.
또한, 본 발명의 실시예들에 의하면, 상기 제2 무기 절연층은 실리콘 질화물을 포함할 수 있다. 제2 표시 영역(DA2)에서, 비아 절연층(210)에 실리콘 질화물을 포함하는 상기 제2 무기 절연층이 인접하여 배치됨에 따라, 제2 표시 영역(DA2)의 녹색 광 및 청색 광 간의 투과율 산포가 개선될 수 있다.
도 6 내지 도 12는 도 4의 표시 패널의 제조 방법을 나타내는 단면도들이다. 이하에서, 반복되는 설명은 생략하거나 간략화하기로 한다.
도 2, 도 3, 도 4 및 도 6을 참조하면, 기판(110) 상에 제1 화소 회로(PC1), 제2 화소 회로(PC2) 및 상기 제1 무기 절연층을 형성할 수 있다. 제1 화소 회로(PC1)는 기판(110) 상의 제1 표시 영역(DA1)에 형성될 수 있다. 제1 화소 회로(PC1)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(CST)를 포함할 수 있다. 제2 화소 회로(PC2)는 기판(110) 상의 제1 비표시 영역(NDA1)에 형성될 수 있다.
기판(110) 상에 무기 절연 물질을 증착하여 배리어층(120)을 형성할 수 있다. 예를 들면, 배리어층(120)은 실리콘 산화물을 포함할 수 있다. 일 실시예에 있어서, 배리어층(120)은 기판(110) 상의 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 형성될 수 있다.
배리어층(120) 상에 무기 절연 물질을 증착하여 버퍼층(130)을 형성할 수 있다. 일 실시예에 있어서, 버퍼층(130)은 배리어층(120) 상의 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 형성될 수 있다.
일 실시예에 있어서, 버퍼층(130)은 제1 층(131) 및 제1 층(131) 상에 배치되는 제2 층(132)을 포함할 수 있다. 먼저, 배리어층(120) 상에 실리콘 질화물을 포함하는 제1 층(131)을 형성할 수 있다. 이어서, 제1 층(131) 상에 실리콘 산화물을 포함하는 제2 층(132)을 형성할 수 있다.
버퍼층(130) 상의 제1 표시 영역(DA1)에 액티브층(ACT1)을 형성할 수 있다. 버퍼층(130) 상에 제1 반도체 물질층을 형성하고, 상기 제1 반도체 물질층을 패터닝하여 액티브층(ACT1)을 형성할 수 있다.
액티브층(ACT1) 상에 무기 절연 물질을 증착하여 제1 게이트 절연층(140)을 형성할 수 있다. 예를 들면, 제1 게이트 절연층(140)은 실리콘 산화물을 포함할 수 있다. 제1 게이트 절연층(140)은 버퍼층(130) 상에서 액티브층(ACT1)을 커버할 수 있다. 일 실시예에 있어서, 제1 게이트 절연층(140)은 버퍼층(130) 상의 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 형성될 수 있다.
제1 게이트 절연층(140) 상의 제1 표시 영역(DA1)에 게이트 전극(G1)을 형성할 수 있다. 제1 게이트 절연층(140) 상에 도전성 물질을 증착하여 제1 도전층을 형성하고, 상기 제1 도전층을 패터닝하여 게이트 전극(G1)을 형성할 수 있다. 예를 들면, 게이트 전극(G1)은 Mo를 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역(A1)과 중첩할 수 있다.
액티브층(ACT1)과 게이트 전극(G1)은 제1 트랜지스터(T1)를 형성할 수 있다. 또한, 게이트 전극(G1)은 스토리지 커패시터(CST)의 하부 전극(CSE1)으로서의 기능도 수행할 수 있다.
게이트 전극(G1) 상에 무기 절연 물질을 증착하여 제2 게이트 절연층(150)을 형성할 수 있다. 예를 들면, 제2 게이트 절연층(150)은 실리콘 질화물을 포함할 수 있다. 제2 게이트 절연층(150)은 제1 게이트 절연층(140) 상에서 게이트 전극(G1)을 커버할 수 있다. 일 실시예에 있어서, 제2 게이트 절연층(150)은 제1 게이트 절연층(140) 상의 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 형성될 수 있다.
제2 게이트 절연층(150) 상의 제1 표시 영역(DA1)에 상부 전극(CSE2)을 형성할 수 있다. 제2 게이트 절연층(150) 상에 도전성 물질을 증착하여 제2 도전층을 형성하고, 상기 제2 도전층을 패터닝하여 상부 전극(CSE2)을 형성할 수 있다. 예를 들면, 상부 전극(CSE2)은 Mo를 포함할 수 있다. 상부 전극(CSE2)은 하부 전극(CSE1)과 중첩하고, 하부 전극(CSE1)의 일부를 노출시키는 개구를 가질 수 있다. 하부 전극(CSE1)과 상부 전극(CSE2)은 스토리지 커패시터(CST)를 형성할 수 있다.
상부 전극(CSE2) 상에 무기 절연 물질을 증착하여 제1 층간 절연층(160)을 형성할 수 있다. 제1 층간 절연층(160)은 제2 게이트 절연층(150) 상에서 상부 전극(CSE2)을 커버할 수 있다. 일 실시예에 있어서, 제1 층간 절연층(160)은 제2 게이트 절연층(150) 상의 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 형성될 수 있다.
일 실시예에 있어서, 제1 층간 절연층(160)은 제1 층(161) 및 제1 층(161) 상에 배치되는 제2 층(162)을 포함할 수 있다. 먼저, 제2 게이트 절연층(150) 상에 실리콘 질화물을 포함하는 제1 층(161)을 형성할 수 있다. 이어서, 제1 층(161) 상에 실리콘 산화물을 포함하는 제2 층(162)을 형성할 수 있다.
제1 층간 절연층(160) 상의 제1 표시 영역(DA1)에 액티브층(ACT2)을 형성할 수 있다. 제1 층간 절연층(160) 상에 제2 반도체 물질층을 형성하고, 상기 제2 반도체 물질층을 패터닝하여 액티브층(ACT2)을 형성할 수 있다.
액티브층(ACT2) 상에 무기 절연 물질을 증착하여 제3 게이트 절연층(170)을 형성할 수 있다. 예를 들면, 제3 게이트 절연층(170)은 실리콘 산화물을 포함할 수 있다. 제3 게이트 절연층(170)은 제1 층간 절연층(160) 상에서 액티브층(ACT2)을 커버할 수 있다. 일 실시예에 있어서, 제3 게이트 절연층(170)은 제1 층간 절연층(160) 상의 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 형성될 수 있다.
기판(110) 상에 형성된 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150), 제1 층간 절연층(160) 및 제3 게이트 절연층(170)은 상기 제1 무기 절연층으로 지칭될 수 있다.
도 7 및 도 8을 참조하면, 상기 제1 무기 절연층의 일부를 제거하여 제1 콘택홀(CNT1) 및 투과부(OP)를 형성할 수 있다. 제1 콘택홀(CNT1)은 제1 표시 영역(DA1)에 형성되고, 투과부(OP)는 제2 표시 영역(DA2)에 형성될 수 있다. 일 실시예에 있어서, 제1 콘택홀(CNT1)과 투과부(OP)는 실질적으로 동시에 형성될 수 있다. 예를 들면, 제1 콘택홀(CNT1)과 투과부(OP)는 동일한 건식 식각 공정을 통해 형성될 수 있다.
상기 제1 무기 절연층 상에 포토레지스트층을 형성하고, 상기 포토레지스트층을 노광 및 현상하여 포토레지스트 패턴(미도시)을 형성할 수 있다. 상기 포토레지스트 패턴은 상부 전극(CSE2)의 상기 개구와 중첩하는 제1 개구 및 제2 표시 영역(DA2)에 대응되는 제2 개구를 가질 수 있다.
상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 제1 무기 절연층을 건식 식각할 수 있다. 이에 따라, 도 7에 도시된 바와 같이, 제3 게이트 절연층(170), 제1 층간 절연층(160) 및 제2 게이트 절연층(150)의 일부가 제거되어 제1 콘택홀(CNT1) 및 투과부의 일부(OPa)가 형성될 수 있다.
이어서, 도 8에 도시된 바와 같이, 제2 표시 영역(DA2)의 제1 게이트 절연층(140), 버퍼층(130) 및 배리어층(120)을 오버 식각하여 투과부(OP)를 형성할 수 있다. 일 실시예에 있어서, 상기 오버 식각을 포함하는 상기 건식 식각 공정은 상기 제1 무기 절연층에 포함된 물질(예컨대, 실리콘 산화물 및 실리콘 질화물)보다 게이트 전극(G1)에 포함된 물질(예컨대, Mo)에서 식각 선택비가 낮은 식각 가스를 이용하여 수행될 수 있다. 즉, 상기 건식 식각 공정에서, 게이트 전극(G1)의 식각률은 상기 제1 무기 절연층의 식각률(예컨대, 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150), 제1 층간 절연층(160) 및 제3 게이트 절연층(170) 각각의 식각률)보다 작을 수 있다. 예를 들면, 제2 표시 영역(DA2)의 제1 게이트 절연층(140), 버퍼층(130) 및 배리어층(120)이 오버 식각되는 동안, 제1 콘택홀(CNT1)에 의해 노출된 게이트 전극(G1)은 거의 식각되지 않을 수 있다.
본 발명의 실시예들에 의하면, 제2 표시 영역(DA2)에 대응되는 투과부(OP)는 제1 콘택홀(CNT1)과 실질적으로 동시에 형성될 수 있다. 따라서, 투과부(OP)를 형성하기 위한 별도의 패터닝 공정이 요구되지 않아, 표시 패널(DP)의 제조 시간 및 제조 비용이 절감될 수 있다.
일 실시예에 있어서, 상기 오버 식각을 포함하는 상기 건식 식각 공정은 제2 표시 영역(DA2)의 투과율 산포가 개선되도록 식각 조건을 조절하여 수행될 수 있다. 이 경우, 도 5에 도시된 바와 같이, 투과부(OP)의 상기 내측면에 펜스 형상을 갖는 돌출부(PRT)가 형성될 수 있다.
도 9를 참조하면, 제3 게이트 절연층(170) 상의 제1 표시 영역(DA1)에 게이트 전극(G4) 및 제1 연결 전극(CE1)을 형성할 수 있다. 일 실시예에 있어서, 게이트 전극(G4) 및 제1 연결 전극(CE1)은 실질적으로 동시에 형성될 수 있다.
제3 게이트 절연층(170) 상에 도전성 물질을 증착하여 제3 도전층을 형성하고, 상기 제3 도전층을 패터닝하여 게이트 전극(G4) 및 제1 연결 전극(CE1)을 형성할 수 있다. 예를 들면, 게이트 전극(G4) 및 제1 연결 전극(CE1)은 Mo를 포함할 수 있다. 게이트 전극(G4)은 액티브층(ACT4)의 채널 영역(A4)과 중첩할 수 있다. 액티브층(ACT4)과 게이트 전극(G4)은 제4 트랜지스터(T4)를 형성할 수 있다. 제1 연결 전극(CE1)은 제1 트랜지스터(T1)의 게이트 전극(G1)과 중첩할 수 있다. 제1 연결 전극(CE1)은 제1 콘택홀(CNT1)을 통해 게이트 전극(G1)과 전기적으로 연결될 수 있다.
이어서, 게이트 전극(G4) 및 제1 연결 전극(CE1) 상에 무기 절연 물질을 증착하여 제2 층간 절연층(180)을 형성할 수 있다. 제2 층간 절연층(180)은 제3 게이트 절연층(170) 상에서 게이트 전극(G4) 및 제1 연결 전극(CE1)을 커버할 수 있다. 제2 층간 절연층(180)은 제3 게이트 절연층(170) 상의 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 형성될 수 있다. 즉, 제2 층간 절연층(180)은 제2 표시 영역(DA2)에 대응되는 투과부(OP)의 상기 내측면 및 상기 바닥면을 전체적으로 커버할 수 있다.
일 실시예에 있어서, 제2 층간 절연층(180)은 제1 층(181) 및 제1 층(181) 상에 배치되는 제2 층(182)을 포함할 수 있다. 먼저, 제3 게이트 절연층(170) 상에 실리콘 산화물을 포함하는 제1 층(181)을 형성할 수 있다. 이어서, 제1 층(181) 상에 실리콘 질화물을 포함하는 제2 층(182)을 형성할 수 있다. 이에 따라, 제2 층간 절연층(180)은 투과부(OP)의 상기 내측면에 형성된 돌출부(PRT)를 충분히 커버할 수 있다.
제2 층간 절연층(180)은 상기 제2 무기 절연층으로 지칭될 수 있다. 즉, 상기 제2 무기 절연층은 상기 제1 무기 절연층 상에 형성되며, 투과부(OP)의 상기 내측면 및 상기 바닥면을 전체적으로 커버할 수 있다.
도 10을 참조하면, 제2 층간 절연층(180) 상의 제1 표시 영역(DA1)에 제2 연결 전극(CE2)을 형성할 수 있다. 먼저, 제2 층간 절연층(180) 및 제3 게이트 절연층(170)의 일부를 제거하여 제2 콘택홀(CNT2) 및 제3 콘택홀(CNT3)을 형성할 수 있다. 이어서, 제2 층간 절연층(180) 상에 도전성 물질을 증착하여 제4 도전층을 형성하고, 상기 제4 도전층을 패터닝하여 제2 연결 전극(CE2)을 형성할 수 있다. 예를 들면, 제2 연결 전극(CE2)은 Ti/Al/Ti의 3층 구조를 가질 수 있다. 제2 연결 전극(CE2)은 제2 콘택홀(CNT2)을 통해 제1 연결 전극(CE1)과 전기적으로 연결되고, 제3 콘택홀(CNT3)을 통해 액티브층(ACT4)과 전기적으로 연결될 수 있다.
도 11을 참조하면, 제2 층간 절연층(180) 상에 투명 배선(TL1)을 형성할 수 있다. 제2 층간 절연층(180) 및 제2 연결 전극(CE2) 상에 ITO 등과 같은 투명한 도전성 물질을 증착하여 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 투명 배선(TL1)을 형성할 수 있다.
일 실시예에 있어서, 상기 투명 도전층은 상기 투명 도전층에 포함된 물질(예컨대, ITO)보다 제2 연결 전극(CE2)에 포함된 물질(예컨대, Ti 및 Al)에서 식각 선택비가 낮은 식각액을 이용하여 습식 식각될 수 있다. 즉, 상기 습식 식각 공정에서, 제2 연결 전극(CE2)의 식각률은 상기 투명 도전층의 식각률보다 작을 수 있다. 예를 들면, 상기 습식 식각 공정에서, 제2 연결 전극(CE2)은 거의 식각되지 않을 수 있다.
투명 배선(TL1)은 투과부(OP)의 상기 내측면과 중첩할 수 있다. 예를 들면, 투명 배선(TL1)은 투과부(OP)의 상기 바닥면과 더 중첩할 수 있다. 예를 들면, 투명 배선(TL1)은 상기 제1 무기 절연층의 상면, 투과부(OP)의 상기 내측면 및 상기 바닥면을 따라, 제2 비표시 영역(NDA2)으로부터 제2 표시 영역(DA2)으로 연장될 수 있다.
이어서, 제2 연결 전극(CE2) 및 투명 배선(TL1) 상에 유기 절연 물질을 증착하여 비아 절연층(210)을 형성할 수 있다. 예를 들면, 비아 절연층(210)은 폴리이미드를 포함할 수 있다. 비아 절연층(210)은 제2 층간 절연층(180) 상에서 제2 연결 전극(CE2) 및 투명 배선(TL1)을 커버할 수 있다.
비아 절연층(210)은 상기 제1 무기 절연층 및 상기 제2 무기 절연층보다 상대적으로 두꺼운 두께를 가질 수 있다. 비아 절연층(210)은 투과부(OP)를 채울 수 있다. 비아 절연층(210)은 제2 층간 절연층(180)의 제2 층(182)과 인접할 수 있다. 제2 표시 영역(DA2)에서, 비아 절연층(210)에 실리콘 질화물을 포함하는 제2 층(182)이 인접하여 배치됨에 따라, 제2 표시 영역(DA2)의 녹색 광 및 청색 광 간의 투과율 산포가 개선될 수 있다.
도 12를 참조하면, 비아 절연층(210) 상의 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)에 각각 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)를 형성할 수 있다. 제2 발광 소자(LED2)는 비아 절연층(210)에 형성된 제4 콘택홀(CNT4)을 통해 투명 배선(TL1)과 전기적으로 연결될 수 있다. 이어서, 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)를 커버하는 봉지층(310)을 형성할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널을 나타내는 단면도이다. 도 13을 참조하여 설명하는 표시 패널(DP')은 제3 게이트 절연층(170') 및 투과부(OP')를 제외하고는 도 4를 참조하여 설명한 표시 패널(DP)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 반복되는 설명은 생략하거나 간략화하기로 한다.
도 13을 참조하면, 일 실시예에 있어서, 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150) 및 제1 층간 절연층(160)은 제2 표시 영역(DA2)에 대응되는 투과부(OP')를 가질 수 있다. 예를 들면, 배리어층(120)은 제2 표시 영역(DA2)에 대응되며 배리어층(120)의 상면으로부터 하부로 함몰되는 트렌치를 가질 수 있다. 상기 트렌치의 바닥면이 투과부(OP')의 바닥면으로 정의될 수 있다. 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150) 및 제1 층간 절연층(160)은 각각 제2 표시 영역(DA2)에 대응되는 홀을 가질 수 있다. 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150) 및 제1 층간 절연층(160)의 내측면들은 서로 얼라인되며, 상기 내측면들이 투과부(OP')의 내측면으로 정의될 수 있다.
이하에서, 투과부(OP')를 갖는 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150) 및 제1 층간 절연층(160)은 제1 무기 절연층으로 지칭될 수 있다.
제3 게이트 절연층(170') 및 제2 층간 절연층(180)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)에 전체적으로 배치되며, 상기 제1 무기 절연층의 투과부(OP')를 커버할 수 있다. 일 실시예에 있어서, 제1 표시 영역(DA1)에서, 제3 게이트 절연층(170')은 게이트 전극(G4)에 대응되는 형상을 가질 수도 있다.
일 실시예에 있어서, 도 13에 도시된 바와 같이, 제3 게이트 절연층(170') 및 제2 층간 절연층(180)은 투과부(OP')의 상기 내측면 및 상기 바닥면을 전체적으로 커버할 수 있다.
이하에서, 투과부(OP')를 커버하는 제3 게이트 절연층(170') 및 제2 층간 절연층(180)은 제2 무기 절연층으로 지칭될 수 있다.
즉, 기판(110) 상에 배리어층(120), 버퍼층(130), 제1 게이트 절연층(140), 제2 게이트 절연층(150) 및 제1 층간 절연층(160)을 포함하는 상기 제1 무기 절연층을 형성할 수 있다. 이어서, 상기 제1 무기 절연층의 일부를 제거하여 제2 표시 영역(DA2)에 대응되는 투과부(OP')를 형성할 수 있다. 이어서, 상기 제1 무기 절연층 상에 제3 게이트 절연층(170') 및 제2 층간 절연층(180)을 포함하는 상기 제2 무기 절연층을 형성할 수 있다. 이에 따라, 상기 제2 무기 절연층은 투과부(OP')의 상기 내측면 및 상기 바닥면을 전체적으로 커버할 수 있다.
본 실시예에 의하면, 제1 층(181) 및 제2 층(182)을 포함하는 제2 층간 절연층(180)에 더하여 제3 게이트 절연층(170')이 투과부(OP')의 상기 내측면을 더 커버할 수 있다. 따라서, 돌출부(PRT)와 인접한 영역에서, 제2 층(182)의 상기 상면의 굴곡은 더욱 완만한 경사를 가질 수 있다(도 5 참조). 투명 배선(TL1)은 제2 층(182)의 상기 상면 상에 배치될 수 있다. 따라서, 제2 표시 영역(DA2)의 투과율 산포가 개선되도록 식각 조건을 조절해 투과부(OP')를 형성하여 투과부(OP')의 상기 내측면에 돌출부(PRT)가 형성되더라도, 투명 배선(TL1)의 단선이 방지될 수 있다. 이에 따라, 제2 표시 영역(DA2)의 투과율 산포가 개선되면서, 표시 패널(DP')의 신뢰성이 향상될 수 있다.
도 14는 본 발명의 일 실시예에 따른 전자 기기를 나타내는 블록도이다.
도 14를 참조하면, 일 실시예에 있어서, 전자 기기(900)는 프로세서(910), 메모리 장치(920), 스토리지 장치(930), 입출력 장치(940), 파워 서플라이(950), 및 표시 패널(960)을 포함할 수 있다. 이 경우, 표시 패널(960)은 도 4의 표시 패널(DP) 및 도 13의 표시 패널(DP') 중 어느 하나에 상응할 수 있다. 전자 기기(900)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신할 수 있는 여러 포트들을 더 포함할 수 있다. 일 실시예에 있어서, 전자 기기(900)는 텔레비전으로 구현될 수 있다. 다른 실시예에 있어서, 전자 기기(900)는 스마트폰으로 구현될 수 있다. 그러나 전자 기기(900)는 이에 한정되지 아니하고, 예를 들면, 전자 기기(900)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 내비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
프로세서(910)는 특정 계산들 또는 태스크들(tasks)을 수행할 수 있다. 일 실시예에 있어서, 프로세서(910)는 마이크로프로세서(microprocessor), 중앙 처리 유닛(central processing unit; CPU), 어플리케이션 프로세서(application processor; AP) 등일 수 있다. 프로세서(910)는 어드레스 버스(address bus), 제어 버스(control bus), 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 일 실시예에 있어서, 프로세서(910)는 주변 구성 요소 상호 연결(peripheral component interconnect; PCI) 버스 등과 같은 확장 버스에도 연결될 수 있다.
메모리 장치(920)는 전자 기기(900)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들면, 메모리 장치(920)는 이피롬(erasable programmable read-only memory; EPROM) 장치, 이이피롬(electrically erasable programmable read-only memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(phase change random access memory; PRAM) 장치, 알램(resistance random access memory; RRAM) 장치, 엔에프지엠(nano floating gate memory; NFGM) 장치, 폴리머램(polymer random access memory; PoRAM) 장치, 엠램(magnetic random access memory; MRAM), 에프램(ferroelectric random access memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(dynamic random access memory; DRAM) 장치, 에스램(static random access memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(930)는 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크 드라이브(hard disk drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(940)는 키보드, 키패드, 터치 패드, 터치 스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다.
파워 서플라이(950)는 전자 기기(900)의 동작에 필요한 전원을 공급할 수 있다. 표시 패널(960)은 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 일 실시예에 있어서, 표시 패널(960)은 입출력 장치(940)에 포함될 수도 있다.
본 발명은 다양한 표시 장치들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 다양한 디스플레이 기기들에 적용 가능하다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
DP, DP': 표시 패널 DA: 표시 영역
NDA: 비표시 영역 DA1: 제1 표시 영역
DA2: 제2 표시 영역 LED1: 제1 발광 소자
LED2: 제2 발광 소자 PC1: 제1 화소 회로
PC2: 제2 화소 회로 TL: 전달 배선
TL1: 투명 배선 TL2: 금속 배선
110: 기판 120: 배리어층
130: 버퍼층 140: 제1 게이트 절연층
150: 제2 게이트 절연층 160: 제1 층간 절연층
170, 170': 제3 게이트 절연층 180: 제2 층간 절연층
CE1: 제1 연결 전극 CE2: 제2 연결 전극
OP: 투과부 PRT: 돌출부
210: 비아 절연층 220: 화소 정의층
310: 봉지층

Claims (27)

  1. 제1 표시 영역 및 상기 제1 표시 영역에 인접한 제2 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 제2 표시 영역에 대응되는 투과부를 갖는 제1 무기 절연층;
    상기 제1 무기 절연층 상에 배치되고, 상기 투과부의 내측면 및 바닥면을 커버하는 제2 무기 절연층;
    상기 제2 무기 절연층 상에 배치되고, 상기 제2 표시 영역에 중첩하며, 투명한 도전성 물질을 포함하는 투명 배선;
    상기 제2 무기 절연층 및 상기 투명 배선 상에 배치되고, 유기 물질을 포함하는 비아 절연층;
    상기 비아 절연층 상의 상기 제1 표시 영역에 배치되는 제1 발광 소자;
    상기 비아 절연층 상의 상기 제2 표시 영역에 배치되고, 상기 투명 배선과 전기적으로 연결되는 제2 발광 소자; 및
    상기 제1 발광 소자 및 상기 제2 발광 소자를 커버하는 봉지층을 포함하는 표시 패널.
  2. 제1 항에 있어서, 상기 투명 배선은 상기 투과부의 상기 내측면과 중첩하는 것을 특징으로 하는 표시 패널.
  3. 제2 항에 있어서, 상기 투과부의 상기 내측면은 돌출부를 포함하고, 상기 제2 무기 절연층은 상기 돌출부를 커버하는 것을 특징으로 하는 표시 패널.
  4. 제1 항에 있어서, 상기 제2 무기 절연층은 실리콘 질화물을 포함하는 것을 특징으로 하는 표시 패널.
  5. 제1 항에 있어서, 상기 비아 절연층은 상기 투과부를 채우는 것을 특징으로 하는 표시 패널.
  6. 제1 항에 있어서, 상기 제1 표시 영역은 상기 제2 표시 영역의 적어도 일부를 둘러싸고,
    상기 제2 표시 영역의 투과율은 상기 제1 표시 영역의 투과율보다 큰 것을 특징으로 하는 표시 패널.
  7. 제1 항에 있어서, 상기 표시 패널은,
    상기 제1 발광 소자와 전기적으로 연결되는 제1 화소 회로; 및
    상기 투명 배선을 통해 상기 제2 발광 소자와 전기적으로 연결되는 제2 화소 회로를 더 포함하는 것을 특징으로 하는 표시 패널.
  8. 제7 항에 있어서, 상기 제1 화소 회로는,
    제1 액티브층 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터;
    상기 제1 게이트 전극 및 상기 제1 게이트 전극 상에 배치되는 상부 전극을 포함하는 커패시터; 및
    상기 상부 전극 상에 배치되며 상기 제1 게이트 전극과 전기적으로 연결되는 제2 액티브층 및 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 초기화 트랜지스터를 포함하는 것을 특징으로 하는 표시 패널.
  9. 제8 항에 있어서,
    상기 기판 상에 배치되는 배리어층;
    상기 배리어층 상에 배치되는 버퍼층;
    상기 버퍼층 상에서 상기 제1 액티브층을 커버하는 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에서 상기 제1 게이트 전극을 커버하는 제2 게이트 절연층;
    상기 제2 게이트 절연층 상에서 상기 상부 전극을 커버하는 제1 층간 절연층;
    상기 제1 층간 절연층 상에서 상기 제2 액티브층을 커버하는 제3 게이트 절연층; 및
    상기 제3 게이트 절연층 상에서 상기 제2 게이트 전극을 커버하는 제2 층간 절연층을 더 포함하고,
    상기 제2 무기 절연층은 상기 제2 층간 절연층을 포함하는 것을 특징으로 하는 표시 패널.
  10. 제9 항에 있어서, 상기 제2 층간 절연층은 실리콘 산화물을 포함하는 제1 층 및 실리콘 질화물을 포함하는 제2 층을 포함하는 것을 특징으로 하는 표시 패널.
  11. 제9 항에 있어서, 상기 제1 무기 절연층은 상기 배리어층, 상기 버퍼층, 상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 상기 제1 층간 절연층 및 상기 제3 게이트 절연층을 포함하는 것을 특징으로 하는 표시 패널.
  12. 제9 항에 있어서, 상기 제1 무기 절연층은 상기 배리어층, 상기 버퍼층, 상기 제1 게이트 절연층, 상기 제2 게이트 절연층 및 상기 제1 층간 절연층을 포함하고,
    상기 제2 무기 절연층은 상기 제3 게이트 절연층을 더 포함하는 것을 특징으로 하는 표시 패널.
  13. 제9 항에 있어서, 상기 배리어층은 상기 제2 표시 영역에 대응되며 상기 배리어층의 상면으로부터 하부로 함몰되는 트렌치를 가지고, 상기 트렌치의 바닥면이 상기 투과부의 상기 바닥면으로 정의되는 것을 특징으로 하는 표시 패널.
  14. 제9 항에 있어서,
    상기 제2 게이트 전극과 동일한 층에 배치되고, 상기 제1 게이트 전극과 중첩하는 콘택홀을 통해 상기 제1 게이트 전극과 전기적으로 연결되는 제1 연결 전극; 및
    상기 제2 층간 절연층 상에 배치되고, 상기 제1 연결 전극 및 상기 제2 액티브층 각각과 전기적으로 연결되는 제2 연결 전극을 더 포함하는 것을 특징으로 하는 표시 패널.
  15. 제1 표시 영역 및 상기 제1 표시 영역에 인접한 제2 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 제2 표시 영역에 대응되는 투과부를 갖는 제1 무기 절연층;
    상기 제1 무기 절연층 상에 배치되고, 상기 투과부의 내측면 및 바닥면을 커버하며, 실리콘 질화물을 포함하는 제2 무기 절연층;
    상기 제2 무기 절연층 상에 배치되고, 상기 투과부를 채우며, 유기 물질을 포함하는 비아 절연층;
    상기 비아 절연층 상의 상기 제1 표시 영역에 배치되는 제1 발광 소자;
    상기 비아 절연층 상의 상기 제2 표시 영역에 배치되는 제2 발광 소자; 및
    상기 제1 발광 소자 및 상기 제2 발광 소자를 커버하는 봉지층을 포함하는 표시 패널.
  16. 제15 항에 있어서,
    상기 제2 무기 절연층 상에 배치되고, 상기 제2 표시 영역에 중첩하며, 투명한 도전성 물질을 포함하는 투명 배선을 더 포함하고,
    상기 제2 발광 소자는 상기 투명 배선과 전기적으로 연결되는 것을 특징으로 하는 표시 패널.
  17. 제16 항에 있어서, 상기 투명 배선은 상기 투과부의 상기 내측면과 중첩하는 것을 특징으로 하는 표시 패널.
  18. 제1 표시 영역 및 상기 제1 표시 영역에 인접한 제2 표시 영역을 포함하는 기판 상에 제1 무기 절연층을 형성하는 단계;
    상기 제1 무기 절연층의 일부를 제거하여 상기 제2 표시 영역에 대응되는 투과부를 형성하는 단계;
    상기 제1 무기 절연층 상에 상기 투과부의 내측면 및 바닥면을 커버하는 제2 무기 절연층을 형성하는 단계;
    상기 제2 무기 절연층 상에 상기 제2 표시 영역에 중첩하며, 투명한 도전성 물질을 포함하는 투명 배선을 형성하는 단계;
    상기 제2 무기 절연층 및 상기 투명 배선 상에 유기 물질을 포함하는 비아 절연층을 형성하는 단계;
    상기 비아 절연층 상의 상기 제1 표시 영역 및 상기 제2 표시 영역에 각각 제1 발광 소자 및 상기 투명 배선과 전기적으로 연결되는 제2 발광 소자를 형성하는 단계; 및
    상기 제1 발광 소자 및 상기 제2 발광 소자를 커버하는 봉지층을 형성하는 단계를 포함하는 표시 패널의 제조 방법.
  19. 제18 항에 있어서, 상기 투명 배선은 상기 투과부의 상기 내측면과 중첩하는 것을 특징으로 하는 표시 패널의 제조 방법.
  20. 제18 항에 있어서, 상기 투과부는 상기 제1 무기 절연층의 상기 일부를 건식 식각하여 형성되며, 상기 건식 식각에 의해 상기 투과부의 상기 내측면에 돌출부가 형성되고,
    상기 제2 무기 절연층은 상기 돌출부를 커버하는 것을 특징으로 하는 표시 패널의 제조 방법.
  21. 제18 항에 있어서, 상기 비아 절연층을 형성하는 단계 이전에,
    상기 기판 상에 상기 제1 발광 소자와 전기적으로 연결되는 제1 화소 회로 및 상기 투명 배선을 통해 상기 제2 발광 소자와 전기적으로 연결되는 제2 화소 회로를 형성하는 단계를 더 포함하고,
    상기 제1 화소 회로는,
    제1 액티브층 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터;
    상기 제1 게이트 전극 및 상기 제1 게이트 전극 상에 배치되는 상부 전극을 포함하는 커패시터; 및
    상기 상부 전극 상에 배치되며 상기 제1 게이트 전극과 전기적으로 연결되는 제2 액티브층 및 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 초기화 트랜지스터를 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  22. 제21 항에 있어서, 상기 제1 무기 절연층을 형성하는 단계는,
    상기 기판 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 상기 제1 액티브층을 커버하는 제1 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층 상에 상기 제1 게이트 전극을 커버하는 제2 게이트 절연층을 형성하는 단계;
    상기 제2 게이트 절연층 상에 상기 상부 전극을 커버하는 제1 층간 절연층을 형성하는 단계; 및
    상기 제1 층간 절연층 상에 상기 제2 액티브층을 커버하는 제3 게이트 절연층을 형성하는 단계를 포함하고,
    상기 제2 무기 절연층을 형성하는 단계는, 상기 제3 게이트 절연층 상에 상기 제2 게이트 전극을 커버하는 제2 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  23. 제22 항에 있어서, 상기 제3 게이트 절연층을 형성하는 단계 이후에,
    상기 제2 게이트 절연층, 상기 제1 층간 절연층 및 상기 제3 게이트 절연층의 일부를 건식 식각하여 상기 제1 게이트 전극과 중첩하는 콘택홀을 형성하는 단계; 및
    상기 제2 게이트 전극 및 상기 콘택홀을 통해 상기 제1 게이트 전극과 전기적으로 연결되는 제1 연결 전극을 형성하는 단계를 더 포함하고,
    상기 콘택홀을 형성하는 단계는 상기 투과부를 형성하는 단계와 동시에 수행되는 것을 특징으로 하는 표시 패널의 제조 방법.
  24. 제23 항에 있어서, 상기 건식 식각에서, 상기 제1 게이트 전극의 식각률은 상기 배리어층, 상기 버퍼층 및 상기 제1 게이트 절연층 각각의 식각률보다 작고, 상기 배리어층, 상기 버퍼층 및 상기 제1 게이트 절연층을 오버 식각하여 상기 투과부를 형성하는 것을 특징으로 하는 표시 패널의 제조 방법.
  25. 제23 항에 있어서, 상기 제2 층간 절연층을 형성하는 단계 이후에,
    상기 제2 층간 절연층 상에 상기 제1 연결 전극 및 상기 제2 액티브층 각각과 전기적으로 연결되는 제2 연결 전극을 형성하는 단계를 더 포함하고,
    상기 투명 배선을 형성하는 단계는,
    상기 제2 층간 절연층 및 상기 제2 연결 전극 상에 투명 도전층을 형성하는 단계; 및
    상기 투명 도전층의 일부를 습식 식각하여 상기 투명 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  26. 제25 항에 있어서, 상기 습식 식각에서, 상기 제2 연결 전극의 식각률은 상기 투명 도전층의 식각률보다 작은 것을 특징으로 하는 표시 패널의 제조 방법.
  27. 제21 항에 있어서, 상기 제1 무기 절연층을 형성하는 단계는,
    상기 기판 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 상기 제1 액티브층을 커버하는 제1 게이트 절연층을 형성하는 단계; 및
    상기 제1 게이트 절연층 상에 상기 상부 전극을 커버하는 제1 층간 절연층을 형성하는 단계를 포함하고,
    상기 제2 무기 절연층을 형성하는 단계는,
    상기 제1 층간 절연층 상에 상기 제2 액티브층을 커버하는 제3 게이트 절연층을 형성하는 단계; 및
    상기 제3 게이트 절연층 상에 상기 제2 게이트 전극을 커버하는 제2 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
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